JPS62114327A - プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置 - Google Patents

プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置

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JPS62114327A
JPS62114327A JP61262588A JP26258886A JPS62114327A JP S62114327 A JPS62114327 A JP S62114327A JP 61262588 A JP61262588 A JP 61262588A JP 26258886 A JP26258886 A JP 26258886A JP S62114327 A JPS62114327 A JP S62114327A
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の分野］ この発明は集積回路チップに関するものであって、特に
プログラム可能アレイ論理素子を含む集積回路チップ上
の入力／出力にそしてそこから交信する信号を制御する
ための回路に関するものである。
［発明の背景］ 集積回路を製造する技術が進むにつれて、単一の集積回
路チップ上により多くのディスクリートな論理構成要素
を置くことが可能になってきている。たとえば、単一の
集積回路チップ上にＡＮＤゲート、ＯＲゲート、インバ
ータおよびレジスタのような丙子ものディスクリートな
論ａ！　ｆ＋Ｗ成要素があり得る。しかしながら、パッ
ケージ技術の限界のために所与の集積回路チップへの入
力および出力ポートの数は限られている。こうして、丙
子ものディスクリートな論理構成要素は典型的には数ダ
ースのオーダの入力／出力（Ｉ　１０）ボートたけによ
って扱われなければならない。こうして所与の集積回路
で得られるわずかな故の入力／出カポートは集積回路チ
ップ上で実現される論理回路の設計における融通性を厳
しく限定する。
設計における融通性はプログラム可能アレイ論理素子の
ような素子にとっては特に重要である。
プログラム可能アレイ論理素子では素子のユーザはフィ
ールドプログラミング技術を用いて論理アレイを特定の
必要に応じて形づくる。ユーザは入力／出力ピンの形状
によってその設計の選択が強制されるので、プログラム
可能論理アレイの有用性は限られる。
この出願と同じ譲受人によって所有される、「１１ｉ−
出力での複数個の信号のいずれかを生産するための装置
（ＡＰＰＡＲＡＴＵＳ　　ＦＯＲＰＲＯＤＵＣＩＮＧ　
　ＡＮＹ　　ＯＮＥ　　ＯＦ　　ＡＰＬＵＲＡＬＩＴＹ
　　ＯＦ　　５ＩＧＮＡＬＳＡＴ　　Ａ　　Ｓ　ＩＮＧ
ＬＥ　　０ＵＴＰＵＴ）Ｊと題される、連続番号箱４３
３，２５３．１９８２年１０月７日出願の先行の米国特
許出願は入力／出力ポートの形状をより融通性のあるも
のにする１つの方法を述べている。そこでは、設計者が
チップ上に論理回路を組むたてるとき、ユーザはヒユー
ズを飛ばしたりまたは飛ばさなかったりといったフィー
ルドプログラミング技術を用いたセレクタ手段を設定す
ることによって、所与の出力ピンに出力信号の２つの型
のうち１つを選択することができる。こうして、たとえ
ば設計者は選択された論理アレイパッケージを所望する
とＩ１０ピン上にレジスタした出力および組合わせ出力
を置くことができる。
先行技術のプログラム可能アレイ論理素子の設計の融通
性を増すための別の方法では、出力論理に選択可能なフ
ィードバックを提供し、そのため設計者はフィールドプ
ログラミング技術を用いて実際上Ｉ１０ピンを入力ピン
として扱ってＩ１０ピンから論理アレイまで直接にフィ
ードバック経路を設けるか、または論理アレイからレジ
スタした出力をフィードバックとして選択するかを選ん
でもよい。この種のフィードバックシステムはアドバン
スト・マイクロ・ディバイシズのためのＡｔｎ　ＰＡＬ
２２Ｖ１０で記される２４−ピンＩＭＯＸＴｌ’ｌプロ
グラム可能アレイ論理素子（ＰＡＬはモノリシック・メ
モリズ・インコーホレーテッド（Ｍｏｎｏｌｉｔｈｉｃ
　Ｍｅｍｏｒｉｅｓ、Ｉｎｃ、）の登録商標である）製
品文献に説明されている。ＡＭＰＡＬ　２２　Ｖ　１０
に関連した先行の情報印刷物は１９８３年６月、カリフ
ォルニア、サニーベイルのアドバンスト争マイクロ・デ
ィバイシズ・インコーホレーテッド（Ａｄｖａｎｃｅｄ
　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ　Ｉｎｃ、　）によって
発表された。この先行した情報はこの発明のさらに他の
背景のために参考にしてもよい。
上で説明された先行技術の出力セレクタおよびフィード
バックセレクタの両方は、特定のＩ１０ピンにフィード
バックまたは出力の型に、設計に組入れたかまたはフィ
ールドプログラムした選択の型を含んだ。したがって、
ユーザは素子のための各１１０ピンの１つの形状に限定
された。融通性のある出力論理回路を提供することか所
望であるので、融通性が増加し、かつ先行技術の限界を
克服する出力論理回路が必要である。
さらに、ユーザが各１１０ピンを先行技術の出力論理回
路として形づくることができた一方で、Ｉ１０ビンをま
た入力論理回路して形づくることがしばしば非常に望ま
しい。さらに、内部の状態カウンタを用いるシーケンサ
内でそのような論理回路を用いるので、論理回路内に入
力、出力または埋設した状態レジスタとして、またはそ
の代わりに入力または出力の透明なラッチとしてレジス
タを配置することがしばしば望ましい。したがって、融
通性をもって入力または出力のいずれかのモードで形づ
くられ得、そしてそこでレジスタ／ラッチが融通性をも
って利用される入力／出力回路が必要である。論理アレ
イへのフィードバックの制御に対する必要性、出力信号
の可能化に関する制御およびレジスタをプリロード、リ
セットおよびプレセットする態様での融通性が、出力論
理回路に欠けている所望の特徴として認められる。
さらに、ユーザの選択で、通常のクロツクからと同様、
論理アレイからも個々の出力論理回路のレジスタ／ラッ
チのクロック動作を可能にすることかしばしば望ましい
。特に出力論理回路を用いる集積回路チップが、各々が
それ自身のクロックを有する２つの列で配置されるとき
、１対のクロックからのユーザの選択を可能にすること
さえも所望されるかもしれない。
［発明の要約］ この発明は、形状のダイナミック制御を可能にし、かつ
この発明のユーザのために設計の融通性を増やす、入力
／出力ポートの形状を制御するための入力／出力（Ｉｌ
ｏ）セルを含む。入力／出力セルの形状は、この発明の
Ｉ１０セル内の種々のフィールドプログラム可能ヒユー
ズに関連して、ユーザがプログラム可能アレイ論理素子
によって発生された種々の信号をまとめることによって
ダイナミックに制御される。
集積回路の入力／出力ポートの形状を制御するための入
力／出力論理素子が提供される。入力／出力論理素子は
第１の論理信号を集積回路の内部論理から受取る。クロ
ック／ラッチ可能化信号に応答して、レジスタされた信
号を与えるために論理信号をラッチするためのヒユーズ
−プログラム可能レジスタ／ラッチはＩ１０論理素子に
含まれる。ヒユーズ−プログラム可能出力選択マルチプ
レクサは論理信号とレジスタされた信号の両方を受取り
、出力選択信号にもまた応答して、第１の論理信号かま
たはレジスタされた信号のいずれかを出力論理手段から
の出力として選択する。ヒユーズ−プログラム可能入力
選択マルチプレクサは第１の論理信号と第１のフィード
バック信号の両方を受取り、そして代わりに第１のフィ
ードバック信号をレジスタ／ラッチに与えることができ
る。
入力選択制御信号は信号の選択がレジスタ／ラッチに与
えられることを可能にし、そしてまた内部論理によって
発生された信号または外部から与えられた信号によって
レジスタ／ラッチのプリロードの選択を可能にする。
専用のフィードバック経路は第１のフィードバック信号
を集積回路の内部の論理に導伝する。別のフィードバッ
ク経路は第２のフィードバック信号を集積回路の内部論
理に導伝する。ヒユーズ−プログラム可能フィードバッ
ク選択マルチプレクサは第１の論理信号またはレジスタ
／ラッチされた信号のいずれかを内部論理への第２のフ
ィードバック信号として選択する。さらに、クロック信
号および第２の論理信号に応答するヒユーズ−プログラ
ム可能クロック選択マルチプレクサはクロック信号を選
択し、レジスタをクロック動作させるかまたはラッチを
可能化する。したがって、レジスタ／ラッチ、入力選択
マルチプレクサ、出力選択マルチプレクサ、フィードバ
ックマルチプレクサおよびクロック選択マルチプレクサ
はそれらのそれぞれのプログラム可能ヒユーズおよびダ
イナミック制御信号の組合わせによって制御可能である
。
さらなる融通性およびダイナミック制御は出力可能化信
号に応答して出力選択マルチプレクサから選択された信
号を集積回路パッケージ上のＩ１０ポートへの出力信号
として与えるための出力反転バッファを備えた好ましい
実施例において達成される。また、集積回路の内部論理
または外部ピンのいずれかからの出力可能化信号のソー
スの選択を可能にする、出力可能化信号をダイナミック
に与えるためのマルチプレクサ手段が含まれる。
融通性およびダイナミック制御を与えるための他の手段
は、非同期のリセットまたはプリセット信号をレジスタ
／ラッチにダイナミックに与えるための手段を含む。さ
らに、Ｉ１０ポートはフィードバック手段から独立した
入力を集積回路内部論理に与えるような形状にされても
よい。レジスタクロック／ラッチ可能化極性、出力可能
化極性、および非同期リセットおよびプリセット極性を
プログラムするための手段もまた含まれる。
出力可能化信号をダイナミックに与えるための手段と、
非同期リセットおよびプリセット信号をダイナミックに
与えるための手段と、第２の論理クロック信号をダイナ
ミックに与えるための手段と、リセットおよびプリセッ
ト信号を与えるための手段がこの発明に含まれる。
この発明のＩ１０セルはＩ１０ポートで様々な入力アー
キテクチャをおよびそのＩ１０ポートで様々な出力アー
キテクチャを呈示するように形づくられ得る。専用の入
力、レジスタされた入力またはラッチされた入力が与え
らハることができ、そして専用の入力の場合、レジスタ
／ラッチはまた埋設状態レジスタとして用いられ得る。
その出力モードで、セルはレジスタされた出力と組合わ
せの出力とラッチされた出力とを与えることができる。
ヒユーズ−プログラム可能入力選択マルチプレクサに関
連したレジスタ／ラッチは、入力、出力のためにまたは
埋設レジスタとして用いられ得、そのマルチプレクサは
、内部の論理またはＩ１０ピンによって与えられた信号
の間で選択し、前者の場合ではレジスタ／ラッチは出力
レジスタとして動作し、後者の場合ではＩ１０セルは内
部論理へのレジスタされた入力を与える。Ｉ１０セルの
この特徴は非同期入力信号を同期化させるために非常に
有用である。
レジスタ／ラッチは透明ラッチとして働くようにヒユー
ズ−プログラム可能である。Ｉ１０セルが出力セルとし
て形づくられるとき、これはラッチされた出力を与える
。セルが、信号がＩ１０ピンに与えられる入力セルとし
て形づくられるとき、セルはラッチされた入力を与える
。ヒユーズ−プログラム可能クロック選択マルチプレク
サはＩ１０ピンで与えられるクロック／ラッチ可能化信
号かまたは内部論理によって発生された積の項の信号の
間で選択する。クロック／ラッチ可能化信号はレジスタ
／ラッチに与えられ、そしてもしセルがレジスタとして
作用するように形づくられるならクロック信号として、
そしてもしセルがラッチとして作用するように形づくら
れるならラッチ可能化として機能を果たす。さらに、ク
ロック／ラッチ可能化信号には極性制御があり、これは
クロック信号の立ち上がりまたは立ち下がり端縁でレジ
スタをクロック動作させ、そしてアクティブＨＩＧＨま
たはアクティブＬＯＷラッチ可能化信号でラッチを可能
化することを可能にする。各非同期リセットおよびプリ
セットの積の項もまた極性制御を有し、これはアクティ
ブＨＩＧＨまたはアクティブＬＯＷのリセット能力を可
能にする。レジスタ／ラッチをプリロードするためにチ
ップ内部の論理またはチップの外部ピンのいずれかから
のソースの選択のための手段が設けられている。
この発明の例示の実施例はフィールドプログラム可能ヒ
ユーズで与えられている一方、ＣＭＯＳ。
ＦＰＲＯＭおよびＥ２ＰＲＯＭメモリセルがヒユーズと
同等なものとして代わりに開発される。
マルチプレクサ手段はユーザの選択で、通常のクロック
からと同様、論理アレイからも個々の出力論理回路のレ
ジスタ／ラッチのクロック動作を可能にするために設け
られる。例示の実施例でこの特徴は、この発明の入力／
出力論理回路が、各々それ自身のクロックを有して２列
で配置されるとき、１対のクロックからのユーザ選択を
可能にするために用いられる。クロックの極性のユーザ
選択を可能にするための手段もまた設けられている。
［好ましい実施例の詳細な説明］ 第１図はこの発明のヒユーズ−プログラム可能入力／出
力セル１０の論理図である。第１図に示されるセル１０
はＩ１０ピン１２のような集積回路チップの入力／出力
ボートの形状を制御する。
入力／出力セル１０はプログラム可能ＡＮＤアレイのよ
うなプログラム可能アレイ論理（ＰＡＬ）素子に接続さ
れ、これは１組のライン１４上に論理信号を発生する。
プログラム可能ＡＮＤアレイの構造は以下により詳細に
論じられる。技術分野では認められるように、複数個の
プログラム可能ＡＮＤアレイからの論理信号の組合わせ
などの、この発明の制御信号をダイナミックに与えるた
めの他の手段が用いられ得る。
「積項」と呼ばれる種々の信号はライン１４上をＯＲゲ
ート１６に導伝される。これらのいわゆる「積項」のさ
らなる説明もまた以下に含まれる。
ＯＲゲート１６は２入力／１出力ヒューズープログラム
可能入力選択マルチプレクサ（ＭＵＸ）１８の第１の（
ＩＤ）入力に接続される。ＭＵＸＩ８は制御選択入力（
Ｓｏ）で、そのＩＤおよび１０入力端子でＭＵＸ１８に
与えられるどの信号がＭＵＸ１８の出力端子で発生され
るかを決定する信号を受取る。
ＯＲゲート１９はプログラム可能ＡＮＤアレイによって
発生される積項としてプリロード制御信号を第１の入力
で受取り、そしてフィールド−プログラム可能ヒユーズ
２０はＯＲゲート１９の第２の入力に接続される。集積
回路チップの外部の端子（ピン）から導伝される信号は
ＯＲゲート１９の第３の入力に与えられる。ＯＲゲート
１９の出力で発生される信号はＭＵＸｌｇの制御選択入
力（Ｓｏ）に導伝される。
各フィールド−プログラム可能ヒユーズ回路は高電位Ｖ
ＣＣに接続される抵抗器（図示されていない）を含む。
抵抗器と並列にヒユーズが接地に接続される。ヒユーズ
はフィールドプログラム可能ヒユーズであり、これはユ
ーザが入力選択およびクロック極性のような種々の特徴
を選択するための素子を組立てるとき、ユーザが所望す
るように飛ばされたりまたは飛ばされなかったりしても
よい。制御信号をダイナミックに与えるための手段は、
静電フィールド−プログラム可能入力によって実現され
る代わりに、プログラム可能ＡＮＤアレイ、プログラム
可能ＡＮＤアレイの組合わせなどによって発生される積
項によって実現され得る。さらに、フィールドプログラ
ム可能ヒユーズとして図面に示され、かつここで説明さ
れる状態要素によって決定される制御信号はＣＭＯ５，
ＥＰＲＯＭ、またはＥ２　　ＦＲＯＭメモリ要素によっ
てか、または集積回路の外部ピンに与えられる信号によ
って代わりに与えられてもよいことは当業者によって認
められるであろう。
ＭＵＸｌｇの出力端子はヒユーズ−プログラム可能出力
、入力または埋設り型レジスタ／ラッチ２２のデータ入
力（Ｄ）に接続される。レジスタ２２は、レジスタ２２
の制御（Ｃ）入力に接続されるヒユーズ２３の状態に依
存して、透明なラッチか、または出力、入力、もしくは
埋設レジスタのいずれかとして機能を果たすようにフィ
ールド−プログラム可能レジスタ／ラッチヒユーズ２３
によってプログラム可能である。ライン２４上のクロッ
ク／ラッチ可能化（ＣＬＫ／ＬＥ）信号に応答して、レ
ジスタ／ラッチ２２はヒユーズ２３の状態に依存して、
ＭＵＸｌｇから受取られた論理信号をラッチするか、ま
たはＱ出力端子でレジスタされた信号を発生するかのい
ずれかである。
その代わりに、レジスタ／ラッチ２２の状態はヒユーズ
２０の状態に関連して選ばれる、プログラム可能ＡＮＤ
アレイからまたは外部ピンから受取られるプリロード制
御信号を与えることによってセットされてもよい。
第１図に示される入力／出力セル１０はさらに出力選択
４ないし１のマルチプレクサ２６を含み、これは第１の
真および第１の補数の入力端子でレジスタ／ラッチ２２
によって発生される信号を、第２の真よび第２の補数の
入力端子でＯＲゲート１６によって発生される信号を受
取る。
出力選択マルチプレクサ（ＭＵＸ）２６はそれぞれライ
ン２８および３０上に設けられる出力選択入力Ｓ１、Ｓ
２に与えられる信号の状態に依存して、出力端子てＤフ
リップフロップ２２の出力で発生される信号か、その補
数か、ＯＲゲート１６によって発生される論理信号か、
またはその補数のいずれかを発生する。１対のフィール
ドプログラム可能ヒユーズ３１および３２はそれぞれラ
イン２８および３０に接続され、これはそれぞれ入力Ｓ
、およびＳ２に与えられる出力選択信号の状態を決定す
る。入力Ｓ、に接続されるヒユーズ３１は「出力選択」
を決定し、そして入力Ｓ２に接続されるヒユーズ３２は
「出力極性」を決定する。
第１図のヒユーズプログラム可能入力／出力セル１０に
は、ヒユーズプログラム可能２入力／１出カフィードバ
ックマルチプレクサ（ＭＵＸ）３８が含まれる。フィー
ドバックＭＵＸ３８はＩＤ入力端子でＯＲゲート１６に
よって発生される論理信号を受取る。ＭＵＸ３８は１０
入力端子でレジスタ／ラッチ２２の出力端子で発生され
る信号を受取る。
フィードバックＭＵＸ３８はその出力端子で、ＭＵＸ３
８の制御選択入力（Ｓｏ）に接続されるフィールド−プ
ログラム可能ヒユーズ４０によって制御される、そのＩ
Ｄまたは１０端子に与えられる信号の１つを発生する。
こうしてＳＯ端子に与えられるフィードバック選択制御
信号に応答して、フィードバックＭＵＸ３ｇはそのＩＤ
または１０入力端子に与えられる信号から選択して、ラ
イン４２上にフィードバック信号を発生する。ライン４
２上のフィードバック信号は集積回路内部の論理回路へ
のフィードバックのために真、および補数のバッファ４
４のような入力バッファに導伝される。
第１図に示される入力／出力セル１０は４入力、ｌ出力
プログラム可能クロック信号選択マルチプレクサ（ＣＬ
Ｋ　　５ＥＬＥＣＴ　　ＭＵＸ）４６をさらに含み、こ
れは真および補数の入力端子でクロック（ＣＬＫ）信号
を、そして真および補数の入力端子で独立したクロック
動作する積項を受取り、ライン２４上に、レジスタ／ラ
ッチ２２のクロック入力で受取られるクロック／ラッチ
可能化（ＣＬＫ／ＬＥ）信号を発生する。クロック手段
（図示されていない）はクロック信号ＣＬＫを与え、そ
してプログラム可能ＡＮＤアレイ（図示されていない）
は積項（ＣＰ　Ｔ）を与える。１対のフィールド−プロ
グラム可能ヒユーズ４７および４８はＭＵＸ４６の制御
選択出力に接続され、その状態はＭＵＸ４Ｂの入力で与
えられる信号を決定し、これはＣＬＫ　　５ＥＬＥＣＴ
　　ＭＵＸ４６の出力で発生されるであろう。
独立したクロック動作する積項（ＣＰＴ）はクロック動
作する積項をダイナミックに提供するための手段によっ
て、ライン２４上にクロック／ラッチ可能化信号ＣＬＫ
／ＬＥを発生する。第１図に示されるように、これはプ
ログラム可能ＡＮＤアレイ（図示されていない）または
他の論理回路を用いて達成されてもよい。
第１図に示される好ましい実施例の付加の特徴は、レジ
スタ／ラッチ２２のリセット（ＲＳＴ）入力端子に独立
した非同期リセッｌ−（ＡＳＹＮＲＳＴ）信号をダイナ
ミックに与えることを含む。
これはプログラム可能ＡＮＤアレイまたは他の論理回路
によって第１図で達成される。極性制御ＸＯＲゲート５
４は第１の入力端子でＡＳＹＮ　　Ｒ３Ｔ信号を受取り
、そしてフィールドプログラム可能ヒユーズ５５はＸＯ
Ｒゲート５４の第２の入力に接続される。このフィール
ドプログラム技術を用いることによって、ＡＳＹＮ　　
Ｒ３Ｔ信号の極性は制御され得る。極性制御された非同
期リセット信号（ＡＲ）はゲート５４の出力で発生され
、そしてレジスタ／ラッチ２２のリセット（ＲＳ　Ｔ）
端子に導伝される。非同期リセット信号はレジスタ／ラ
ッチ２２が、非同期リセット信号ＡＳＹＮＲ８ＴがＨＩ
ＧＨにいくとき、そのＱ出力端子で論理ＺＥＲＯ出力信
号を発生することを引き起こす。この切換はレジスタ／
ラッチ２２に与えられるＣＬＫ／ＬＥ信号と独立して発
生する。非同期リセット信号ＡＲはレジスタ／ラッチ２
２によフてライン５８上で受取られる。
レジスタ／ラッチ２２はまた、ライン６０上でそのプリ
セット（Ｐ）端子に導伝される独立した非同期プリセッ
ト（ＡＳＹＮ　　ＰＲＳＴ）信号を受取る。極性制御Ｘ
ＯＲゲート６１は第１の入力端子でＡＳＹＮ　　ＰＲ３
Ｔ信号を受取り、そしてフィールド−プログラム可能ヒ
ユーズ５９はＸＯＲゲート６１の第２の入力に接続され
る。このフィールド−プログラム技術を用いることによ
って、ＡＳＹＮ　　ＰＳＲＴの信号の極性は制御され得
る。
極性制御された非同期プリセット信号（ＡＰ）はゲート
６１の出力で発生され、レジスタ／ラッチ２２のプリセ
ット（ＰＲＳＴ）端子に導伝される。
非同期プリセット信号がセットされると、レジスクラッ
チ２２のＱ出力で発生される信号は、レジスタ／ラッチ
２２によって受取られるＣＬＫ／ＬＥ信号によってクロ
ック動作されるとき、ＨＩＧＨ信号にセットされる。非
同期プリセット信号ＡＳＹＮ　　ＰＲＳＴまたは非同期
リセット信号ＡＳＹＮ　　ＲＳＴを与える手段は第１図
には示されていないが、プログラム可能ＡＮＤアレイな
どによって発生される種々の積項をダイナミックに用い
て実現され得る。
第１図の入力／出力セル１０はまた出力選択ＭＵＸ２６
によって発生される出力信号を受取る出力反転バッファ
６２を含む。出力反転バッフ７６２はライン６４上で受
取られる出力可能化信号によって可能化される。ライン
６４上に出力可能化信号をダイナミックに与えるための
手段もまた含まれる。第１図に示されるように、プログ
ラム可能ＡＮＤアレイによって与えられる積項はライン
６８ａ上のプログラム可能４入力、１出力出力可能化マ
ルチプレクサ（ＭＵＸ）６６の入力に与えられる。ＭＵ
Ｘ６６はまた第２の入力で、信号ライン６８ｂを介して
集積回路チップの外部ビンから出力可能化信号を受取る
。ＭＵＸ６６はまた第３および第４の入力で、それぞれ
高電位ＶＣＣおよび接地電位Ｇｎｄを受取る。１対のフ
ィールド−プログラム可能ヒユーズ６９および７０は、
ＭＵＸ６６の１対の出力選択入力に接続され、これはＭ
ＵＸ６６の出力で発生される信号を決定する。
ＭＵＸ６６によって発生される出力可能化信号は信号ラ
イン６４を介してバッファ６２に導伝される。バッファ
６２によって発生される信号はＩ１０ビン１２に、ＩＮ
ＰＵＴ　　５ＥＬＥＣＴ　　ＭＵＸ１８の１０入力端子
に導伝され、そしてフィードバック回路経路７２を介し
てＩ１０ピン１２から直接に新および補数バッファ７４
に導伝される。
ハンフ７７４の出力端子で発生された信号はチップ内部
の回路に導伝される。
以前に述べられたように、プログラム可能ヒユーズ２０
．３１．３２．４０，５６．５９．６９および７０によ
る第１図に示される回路要素の制御は、回路１０を含む
集積回路チップ内部の回路によって発生される積項によ
って代わりに与えられることができる。別のそれに代る
方法としては当業者にとって認められるであろうように
、集積回路チップの外部端子（ビン）に与えられる信号
によってこれらの要素のいずれかを制御することである
。第２図に示される回路の説明を簡潔にするために、点
線７６内の入力／出力セル１０の部分は入力／出力（Ｉ
　１０）論理マクロセルフ８と称される。
この発明の入力／出力セル１０の機能をより明確に論じ
るために、第２図はプログラム可能アレイ論理（ＰＡＬ
）素子１００でのこの発明の実現化例を示す。第２図に
示されるプログラム可能アレイ論理（ＰＡＬ）素子１０
０は、論理セルの他の組合わせが用いられ得るけれども
、当業者にとって馴染みの深い積の総和の機構を用いて
構成される。したがって複数個の多重入カプログラム可
能ＡＮＤアレイ１０１が素子上に形成される。ＡＮＤア
レイ１０１は、複数個の多重入力ＯＲゲート１０２を用
いて合計される「積項」として周知のものを提供する。
したがって、ＯＲゲート１０２の各々の出力は「積の総
和の項」である。ＰＡＬの内部構造をさらに詳細に知る
ためには、著作１１９８４年アドバンスト・マイクロ・
デイバイシズ・インコーホレーテッド（Ａｄｖａｎｃｅ
ｄ　Ｍｉｃｒ。
Ｄｅｖｉｃｅｓ、　Ｉｎｃ、　）の「プログラム可能ア
レイ論理ハンドブック（Ｐ　ｒｏｇｒａｍｍａｂｌｅ　
Ａ　ｒｒａｙ　　Ｌ　ｏｇｊｃＨａｎｄｂｏｏｋ　）　
Ｊを参照することができる。
第２図の図はラインのグリッド１１０を用いるプログラ
ム可能ＡＮＤアレイを概略的に示す。第３図はグリッド
１１０の論理的同等物を例示するために用いられる。第
２図の垂直線１０３の各々は真および補数のバッファ４
４および７４からの入力信号１０４またはフィードバッ
ク信号の１つを表わす。第２図に示される水平ライン１
０５の各々は、プログラム可能ＡＮＤアレイ１０１への
ラインの各交差１１１について１つの、複数個の入力を
表わす。第３図に例示されるように、水平ラインと垂直
ラインの各交差１１１は垂直ライン１０３の１つとプロ
グラム可能ＡＮＤアレイ１０１への多重入力１１２の１
つとの間の可融リンク１０５ａとして示される。プログ
ラム可能ＡＮＤアレイ１０１は周知のヒユーズプログラ
ム技術を用いてフィールドプログラム可能であり、特定
のプログラム可能ＡＮＤアレイ１０１の積項を制御する
入力を選択する。
第２図に見られるように、入力信号の各々は真および補
数のバッファ１１３のようなバッファを介して入力ライ
ン１０４に与えられる。真および補数のバッファ１１３
．４４．７４からの入力信号およびフィードバック信号
の各々はプログラム可能リンクを介してプログラム可能
アレイ論理素子上のプログラム可能ＡＮＤアレイ１０１
のいずれかに連結され得る。こうしてプログラム可能ア
レイ論理素子１００はユーザによって形が変えられ、広
い多様な論理タスクをなしとげる。この発明の出力論理
回路１０はプログラム可能アレイ論理素子１００の融通
性を増す。
プログラム可能アレイ論理（ＰＡＬ）素子１００上での
この発明の入力／出力セル１０の実現が説明される。第
１図に用いられる参照番号は同様の構成要素を識別する
ために第２図で用いられるであろう。
したがって、第１図に説明される入力／出力論理マクロ
セルフ８はプログラム可能アレイ論理素子内の入力／出
力（Ｉ　１０）ピン１２の各々で、プログラム可能アレ
イ論理素子１００内に含まれる。この発明の入力／出力
セル１０は、第１図を参照して上に詳細に論じられる入
力／出力ピン１２を形づくる。
Ｉ１０ピンは第１図を参照して論じられた反転バッフ７
６２を介してＩ１０論理マクロセル７６に接続される。
ライン６４上に保持される出力可能化信号はライン６８
上のプログラム可能ＡＮＤアレイから導伝される積項か
ら発生される。こうしてプログラム可能ＡＮＤアレイか
ら出力の総和を含む回路はライン６４上に出力可能化信
号をダイナミックに提供する。
第２図に示されるように、ライン１４上の論理信号はＯ
Ｒアゲ−１０６ａおよび１０６ｂからの積項の総和の組
合わせ信号として与えられる。第２図では、５つの別々
のプログラム可能ＡＮＤゲ−１１０１からの信号を受取
る５入力ＯＲゲート１’０６ａが入力選択ＭＵＸ１ｇに
よって受取られた組合わせの信号を与える。しかしなが
ら、技術分野で認められるように、プログラム可能ＡＮ
Ｄゲートのいかなる数もこの組合わせ信号を与えるため
にＯＲゲート１０６ａへの入力として設計され得る。
好ましい実施例では、クロックは入力ピン（図示されて
いない）に接続されており、ライン１０７ａ上のクロッ
ク信号ＣＬＫに加えて、ライン１Ｏ７上のクロック（Ｃ
Ｋ）信号をプログラム可能アレイに与える。第２図では
、アレイへ入力を与えるクロック信号ライン１０７と１
０７ａの間の接続はそれはこの発明に必要ではないので
図示されていない。
第１図を参照して論じられたライン６０上の入力選択Ｍ
ＵＸ信号および同期プリセット信号以外に、ダイナミッ
ク制御信号の各々は単一のプログラム可能ＡＮＤアレイ
の出力として与えられる。
したがって、非同期リセット信号（ＡＳＹＮ　　Ｒ３Ｔ
）はライン１２０上でプログラム可能ＡＮＤアレイの出
力として与えられる。クロック動作する積項（ＣＰＴ）
信号はライン１２２上にプログラム可能ＡＮＤアレイの
出力として与えられる。
出力可能化選択信号は５入力ＯＲター）１０６ｂを介し
てライン６８ｂ上にプログラム可能ＡＮＤアレイの出力
として与えられる。出力可能化信号はライン６８上にプ
ログラム可能ＡＮＤアレイの出力として与えられる。上
で述べられた制御信号のいずれも、もし所望されるなら
積の項の総和のようなより複雑な論理回路によって実現
され得る。
プログラム可能アレイ論理索子１００上の入力／出力セ
ル１０の各々は入力／出力論理マクロセル７６を含む。
種々のダイナミック制御信号を与える手段は単一のプロ
グラム可能ＡＮＤアレイ１０１の出力からの単純な積項
としてか、または複数個のプログラム可能ＡＮＤアレイ
を総和するＯＲゲート１０２の出力からの積項の総和の
いずれかとして、種々の態様で形づくられ得る。さらに
、各１１０ビンは独特の形にされ得る。
第２図に示されるプログラム可能アレイ論理（ＰＡＬ）
素子１００は２つの別々のＩ１０ビンを形づくる２つの
入力／出力セル１０とともに例示されている。しかしな
がら、楕円１１６および１１７はいかなる数のＩ１０ピ
ンおよび入力も素子内に設計され得、そしてプログラム
可能アレイ論理グリッド１１０のいかなる大きさも集積
回路およびバッキング技術の制限内で形成され得ること
を示す。
典型的なプログラム可能アレイ論理素子はたとえば２４
の外部ビンを含んでもよく、それらの大多数はこの発明
によって教えられたような入力／出力セル１０を用いる
入力／出力ビンとして形づくられる。
第２図では、非同期プリセット信号ＡＳＹＮＰＲＳＴは
プログラム可能アレイ論理素子１００上の出力論理マク
ロセル７６のレジスタ／ラッチ２２（第１図を参照）の
すべてに共通に与えられる。非同期プリセット信号はラ
イン６０上でプログラム可能ＡＮＤアレイの出力からの
積項としてダイナミックに与えられる。他のダイナミッ
ク制御信号と同様に、非同期プリセットＡＳＹＮ　　Ｐ
ＲＳＴ信号または非同期リセット信号ＡＳＹＮＲＳＴは
この発明に従った積の項の総和のような他の論理回路で
実現され得る。ＡＳＹＮ　　ＰＲ８Ｔ信号は素面を簡単
にするために出力論理マクロセル７６の各々に接続され
ずに示されている。
プログラム可能アレイ論理素子１００の機能は１１のプ
ログラム可能ヒユーズ２０．２３．３１．３２．４０．
４７．４８．５６．５９．６９および７０と関連してダ
イナミックに与えられた制御信号によって向上される。
この発明のヒユーズ−プログラム可能入力／出力セル１
０の機能説明は第１Ａ表、第１Ｂ表、第１Ｃ表、第１Ｄ
表および第１Ｅ表で表の形で示されている。
第１Ａ表に関すれば、Ｉ１０セル１０の種々の可融リン
ク２０．２３．３０．３２および４０は示された機能を
発生するようにセットされ得、そこではヒユーズ２０の
場合、項目「０」と「１」はそれぞれヒユーズ２０が入
力選択ＭＵＸＩＩＩＩがそれぞれＩＤ入力と１０入力で
信号を渡すようにセットされるという意味である。ヒユ
ーズ２３の場合、項目「０」および「１」はそれぞれ、
ヒユーズ２３がレジスタ／ラッチ２２がそれぞれレジス
タとラッチとして動作するようにセットされるという意
味である。ヒユーズ３１　（出力選択ヒユーズ）の場合
、項目「０」および「１」はそれぞれ、ヒユーズ３１が
出力選択ＭＵＸ２６がそれぞれＯＲゲート１６およびレ
ジスタ／ラッチ２２から信号を渡すようにセットされる
ことを、そしてヒユーズ３２（出力極性ヒユーズ）の場
合、項目ｒＯＪおよび「１」はそれぞれ、ヒユーズ３２
が出力選択ＭＵＸ２６はそれぞれ真および補数の入力で
信号を渡すようにセットされることを意味する。ヒユー
ズ４０の場合、項目「０」およびｒｌＪはそれぞれヒユ
ーズ４０がフィードバックＭＵＸ３８がそれぞれ「ＯＲ
」ゲート１６およびレジスタ／ラッチ２２からの信号を
渡すようにセットされることを意味する。第１Ｂ図ない
し第１Ｅ図における項目を解釈するために同様の機構が
用いられる。項目「Ｘ」は「関係がない」を指す。
「入力／出力」と示される列の項目はレジスタ／ラッチ
２２（ヒユーズ２０および２３によって制御される）に
よって行なわれる機能を示す。
「出力極性」で示される列の項目は出力選択ＭＵＸ２６
によって発生される信号がアクティブＨＩＧＨかまたは
アクティブＬＯＷ（ヒユーズ３２によって制御される）
のどちらであるかを示し、そしてヒユーズ３１はＭＵＸ
２６で発生された出力の性質を組合わせか、レジスタさ
れたかまたはラッチされたかのいずれかとして決定する
。「フィードバック」で示される列の項目はフィードバ
ック選択ＭＵＸ３ｇ（ヒユーズ４０によって制御される
）によって発生される信号の性質を示す。
９ノＴ−免匍） 第！Ａ表 融合可能リンク状態　入力／　　　　　　　出力０ｘＯ
１Ｏ組み合わせ出力　　ＬＯＷ”　　　組み合わせ００
００１　　　組み合わせ出力　　ＨＩＧＨレジスタ００
０１１　　　組み合わせ出力　　ＬＯＷ　　　　レジス
タ０１００１　°組み合わせ出力　　ＨＩＧＨラッチ０
１０１１　　　組み合わせ出力　　ＬＯＷ　　　　ラッ
チ００１００　　登録出力　　　　　ＨＩＧＨ組み合わ
せ００１１０　　　登録出力　　　　　ＬＯＷ　　　　
組み合わせ（１０１０１登録出力　　　　　）１１ＧＨ
レジスタ００１１１　　　登録出力　　　　　ＬＯＷ　
　　　レジスタ０１１（ｌ［ｌ　　　ラッチ出力　　　
　ＨＩＧＨＭｌみ合わせ０１１１０　　　ラッチ出力　
　　　ＬＯＷ　　　　組み合わせ０１１０１　　　ラッ
チ出力　　　　ＨＩＧＨラッチ０１１１１　　　ラッチ
出力　　　　ＬＯＷ　　　　ラッチ１０ｘｘｌ　　　組
み合わせ入力　　　　　　　　埋設レジスタ１１ｘｘ１
　　　組み合わせ入力　　　　　　　　埋設ラッチ１０
ｘｘｌ　　　組み合わせ入力　　　　　　　　登録入力
１１１Ｘ１　　　組み合わせ入力　　　　　　　　ラッ
チ入力第１Ｂ表 ０　　　工　　　　　　　　　　　　　後縁上の外部（
ＣＬＫ）１　　０　　　　　　　　　　　　　立ぢ上が
り端縁上の内部（ＣＰ　Ｔ）１　　１　　　　　　　　
　　　　　後縁上の内部（ＣＰＴ）第１Ｃ表 Ｉ１０セル１０の機能説明 一融合可能リンク状態 ０　　１　　　　　　　　　　　　　　　　　　常に不
能化１　　０　　　　　　　　　　　　　　　　　　　
外部から駆動ｌ　　　１　　　　　　　　　　　　　　
　　　　　　内部から駆動第１Ｄ表 Ｉ１０セル１０の機能説明 継合可能リンク状態 ５６　　　　　　　　　　　　レジスタ／ラッチ２２の
非同期リセットＯ後縁 １　　　　　　　　　　　立ち上がり端縁第１Ｅ表 Ｉ１０セル１０の機能説明 融合可能リンク状態 ５９　　　　　　　　　　　レジスタ／ラッチ２２の非
同期プリセット０　　　　　　　　　　　後縁 工　　　　　　　　　　　立ち上がり端縁具体例によっ
て、飛ばされたヒユーズ７０と関連したライン６８ａ上
のプログラム可能なダイナミックに変化する出力可能化
信号は出力反転バッファ６２を不能化することができ、
そしてＩ１０ピン１２が入力／出力論理マクロセル７６
の出力選択ＭＵＸ２６によって与えられた出力と独立し
′　　た入力信号を与えることを可能にする。Ｉ１０ビ
ン１２からの入力信号はプログラム可能論理アレイグリ
ッド１１０へのフィードバックとしてライン７２の上で
真および補数のバッファ７４に与えられる。ライン６８
上の出力可能化信号がダイナミックに後ろに変化すると
き、Ｉ１０ピン１２は出力ピンとしてその機能を再開す
る。
ライン１２０上にダイナミックに与えられた非同期リセ
ット信号ＡＳＹＮ　　Ｒ９Ｔを介して利用可能な機能に
おける向上の具体例は、以下のように進む。ライン１２
０上の非同期リセット信号ＡＳＹＮ　　Ｒ３ＴがＨＩＧ
Ｈになるとき、出力選択ＭＵＸ２６によって受取られる
レジスタ／ラッチ２２の出力はＬＯＷに変化するであろ
う。こうして出力選択ＭＵＸ２Ｂによって受取られたレ
ジスタ／ラッチ２２の出力の補数はＨＩＧＨに行く。
ダイナミックフィードバックＭＵＸ３８選択信号Ｓｏお
よびダイナミック出力選択ＭＵＸ２６信号Ｓ１およびＳ
２はその時選択すべき予測可能なレジスタされた出力を
有し、これはＯＲゲート１６によって発生される組合わ
せの論理信号から独立している。こうして、非同期リセ
ット信号ＡＳＹＮ　　Ｒ３Ｔ、プログラム可能ヒユーズ
４０を介したフィードバック選択信号ＳＯ、プログラム
可能ヒユーズ３２を介した出力選択信号Ｓ、およびライ
ン３０を介して出力選択信号Ｓ２を制御する信号を与え
るプログラム可能ＡＮＤアレイのプログラミングをまと
めることによって、先行技術の素子ではなされ得ないプ
ログラム可能アレイ論理素子１００の特定の機能が実現
され得る。制御信号の他の組合わせは他の機能を与える
ために考えられ得る。
ＰＡＬ索子１００の動作の向上の別の具体例は、ユーザ
がレジスタ／ラッチ２２を入力、出力として、または埋
設レジスタとしてダイナミックに配置することができる
ことを含む。プログラム可能ヒユーズ２０に関連して、
ＯＲゲート１６によって発生された積の項の総和すなわ
ち、入力選択ＭＵＸ１３のＩＤ入力端子に与えられる信
号、を与えるプログラム可能ＡＮＤアレイをプログラミ
ングすることによって、ユーザは出力選択ＭＵＸ　２６
がレジスタ／ラッチ２２のＱ出力端子で発生される信号
をＩ１０ビン１２に送ったりまたは送らなかったりする
ことを引き起こし、そして０ＵＴＰＵＴ　　５ＥＬＥＣ
Ｔ　　ＭＵＸ２６の出力で与えられる信号が真および補
数のバッファ７４を介してプログラム可能ＡＮＤアレイ
に戻って導伝されることを引き起こし得る。さらに、プ
ログラム可能アレイによって発生されるＯＥ倍信号プロ
グラミングをまとめることによって、反転バッファ６２
は不能化され得、そしてＩ１０ピン１２は入力として機
能を果たし、そのためそこに与えられる信号は真および
補数のバッファ７４を介してプログラム可能ＡＮＤアレ
イに戻って導伝されるであろう。
第２図の実施例には示されていないが、非同期プリセッ
ト信号は同様に、独立してこの発明の入力／出力セル１
０に付加の融通性を与える入力／出力マクロセル７６の
各々にダイナミックに与えられ得る。
レジスタ／ラッチ２２から受取られる信号とゲート１６
を介して出力選択ＭＵＸ２６によって発生される信号か
ら独立して受取られる組合わせの信号とを選択するフィ
ードバックマルチプレクサ３８を提供することによって
、プログラム可能アレイ論理素子１００の性能を向上さ
せる付加の特徴が見られる。こうしてヒユーズ４０を介
したフィードバック選択とライン６４上の出力可能化信
号をまとめることによって、反転バッファ６２は不能化
され、レジスタまたは組合わせ信号のいずれかである論
理信号が真および補数のバッファ４１を介してプログラ
ム可能論理アレイに戻って供給され得るのと同時に、Ｉ
１０ビン１２がライン７２を横切って入力信号を真およ
び補数のバッファ７４に与えることを可能にする。こう
して真および補数バッファ４４を介したフィードバック
は出力反転バッファ６２の不能化によっては影響されな
い。
前述の具体例が例示するように、プログラム可能アレイ
論理素子１００の機能はこの発明の出力論理回路１０に
よって非常に向上される。さらに出力論理回路１０は集
積回路チップ上で実現される特定の回路の融通性および
ダイナミック制御を高めるために様々な集積回路素子で
利用され得る。
このように、チップ上で実現される論理素子の数に関し
て所与の集積回路チップ上つ入力／出力ボートの数が比
較的少ないことによって生じる限界は最小にされ得る。
この発明のＩ１０論理マクロセル７６を用いるプログラ
ム可能アレイ論理（ＰＡＬ）素子２００の代わりの実施
例は第４図に示される。プログラム可能ＡＮＤアレイ２
００は、８１１０ピン１２ａの代表のものにインターフ
ェイスするＩ１０論理マクロセルの第１の列７６ａと、
８１１０ピン１２ｂの代表のものにインターフェイスす
る■１０論理マクロセルの第２の列７６ｂを有して示さ
れる。この実施例はクロック動作の機構においてのみが
第２図に例示されるものと異なっているので、そこで示
される要素の多くは明解さのために第４図から省かれて
いる。それぞれマクロセル７６ａまたはマクロセル７６
ｂの部分を形成する要素を参照するとき接尾辞ｒａＪま
たはｒｂＪが第４図でその説明に用いられている。
ＰＡＬ２００を含む集積回路パッケージに与えられる第
１のクロック信号（ＣＬＫ／Ｉ）は信号ライン２０２上
をＩ１０論理マ゛クロセル７６ｂのＣＬＫ選択ＭＵＸ４
６ｂのＩＤ入力におよびヒユーズ−プログラム可能クロ
ックマルチプレクサ（ＣＬＫ　　ＭＵＸ）２０４の第１
の入力端子に導伝され、ＰＡＬ２００に与えられる第２
のクロック信号（ＣＬＫ／Ｉ　Ｉ）はＣＬＫ　　ＭＵＸ
２０４の第２の入力端子のみならず、プログラム可能Ａ
ＮＤアレイ２０８にクロックを与えるクロック駆動／イ
ンバータ２０６にも導伝される。ＣＬＫＭＵＸ２０４の
制御選択入力（Ｓｏ）に接続されるフィールド−プログ
ラム可能ヒユーズ２１０の適切なプログラミングによっ
て、その出力で発生されたクロック信号はＣＬＫ　　Ｉ
またはＣＩ、ＫＸ信号のいずれかである。ＭＵＸ２０４
によって発生されるクロック信号は、■１０論理マ久ロ
セル７６ａのＣＬＫ選択ＭＵＸ４６ａのＩＤ入力に導伝
される。各マクロセルはヒユーズ−プログラム可能クロ
ック極性選択を可能にするので、各列は別々のプログラ
ム可能クロック極性を有することができる。さらに、ヒ
ユーズ−プログラム可能ＣＬＫ　　ＭＵＸ２０４を提供
することによって、各列で共通のクロック（ＣＬ　Ｋ　
　Ｉ　）または異なるクロックＣＬＫ　　ＩおよびＣＬ
Ｋ　　ＩＩを使用することが可能になる。
この発明の好ましい実施例の前述の説明は例示および説
明の目的で提示されている。これはあますところない訳
ではなく、また発明を開示された正確な形状に制限する
ことも意図されておらず、そして上の教示を考慮すれば
明らかに多くの修正および変形が可能である。プログラ
ム可能アレイ論理素子の実施例はこの発明の原理および
その実際の応用を最善に説明し、それによって他の技術
分野の当業者が種々の実施例においてそして考えられる
特定の使用に適合される種々の修正でこの発明を最善に
利用することを可能にするために選択されそして説明さ
れた。この発明の範囲は添付の特許請求の範囲によって
規定されることが意図される。
【図面の簡単な説明】
ｆｆ１１図はこの発明の好ましい実施例の論理図である
。 第２図はこの発明を実現するプログラム可能アレイ論理
素子の概略図である。 第３図は第１図および第２図にその複数個が概略に示さ
れたプログラム可能ＡＮＤアレイの論理的同等物の図で
ある。 第４図は２重クロックを用いてこの発明を実現するプロ
グラム可能アレイ論理素子の概略図である。 図において、１０は入力／出力セル、１２はＩ１０ピン
、１４，２４．２Ｂ、３０，４２．５ｇ。 ６０．６４および１０７はライン、１６はＯＲゲート、
１８は入力選択マルチプレクサ、１９はＯＲゲート、２
０はフィールドプログラム可能ヒユーズ、２２はレジス
タ、２３はフィールドプログラム可能レジスタ／ラッチ
ヒユーズ、２６は出力選択マルチプレクサ、３１および
３２はフィールドプログラム可能ヒユーズ、３８はフィ
ードバックマルチプレクサ、４０はフィールドプログラ
ム可能ヒユーズ、４４．７４および１１３は真および補
数バッファ、４６はプログラム可能クロック信号選択マ
ルチプレクサ、４７．４８．５６，５９．６９．７０お
よび２１０はフィールドプログラム可能ヒユーズ、５４
および６１はＸＯＲゲート、６２は出力反転バッファ、
６６は出力可能化マルチプレクサ、７２はフィードバッ
ク回路経路、１００はプログラム可能アレイ論理素子、
１０１はＡＮＤアレイ、１０２は多数入力ＯＲゲート、
１０３は縦のライン、１０５は水平のライン、１１０は
グリッド、１０５ａは可融リンク、１１２は多重入力、
１０４は入力ライン、２００はプログラム可能ＡＮＤア
レイ、２０２は信号ライン、２０４はヒユーズプログラ
ム可能クロックマルチプレクサ、２０６はクロック駆動
器／インバータ、２０８はプログラム可能ＡＮＤアレイ
、である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド

Claims (51)

    【特許請求の範囲】
  1. （１）集積回路の一部分によって発生されるデータ信号
    と、複数個のダイナミック制御信号とに応答し、前記集
    積回路の入力／出力ポートを形づくるためのプログラム
    可能入力／出力セルであつて： プログラム可能入力選択信号に応答し、前記データ信号
    と前記入力／出力ポートを介して受取られる信号を受取
    り、前記入力選択信号に応答して前記受取られた信号の
    １つを入力マルチプレクサ出力に選択的に結合するため
    の入力選択マルチプレクサ手段と； プログラム可能可融リンクを有し、前記入力選択マルチ
    プレクサ手段の出力に接続され、そして前記レジスタ／
    ラッチ可融リンクの状態に応答してレジスタまたはラッ
    チモードのいずれかで選択的に動作できるクロック／ラ
    ッチ可能化信号に応答し、前記入力選択マルチプレクサ
    から受取られる前記信号をレジスタまたはラッチし、か
    つそこからレジスタ／ラッチ出力でレジスタまたはラッ
    チされた信号を発生するためのレジスタ／ラッチ手段と
    ； プログラム可能出力選択信号に応答し、前記ダイナミッ
    ク制御信号の第１の信号に応答し、そして前記データ信
    号および前記レジスタ／ラッチ手段によって発生される
    前記信号を受取り、前記出力選択信号に応答して前記受
    取られた信号の１つかまたはその補数の信号を前記出力
    選択信号に応答して出力マルチプレクサ出力に、および
    前記第１のダイナミック制御信号に選択的に結合するた
    めの出力選択マルチプレクサ手段と；さらに前記出力選
    択マルチプレクサ手段の前記出力で発生される前記信号
    を受取り、そこから前記集積回路入力／出力ポートで信
    号を発生し、かつ前記入力／出力ポートで受取られる信
    号を受取るための入力／出力手段とを含む、セル。
  2. （２）第１のプログラム可能可融リンクを有し、クロッ
    ク信号と前記ダイナミック制御信号の第２の信号を受取
    り、前記第１のクロック選択マルチプレクサ可融リンク
    の状態に応答して前記受取られた信号の１つを前記クロ
    ック選択マルチプレクサ手段の出力に選択的に結合する
    ためのクロック選択マルチプレクサ手段をさらに含み、
    そのように結合された前記信号は前記レジスタ／ラッチ
    手段によって受取られる前記クロック／ラッチ可能化信
    号である、特許請求の範囲第１項に記載の入力／出力セ
    ル。
  3. （３）前記クロック選択マルチプレクサ手段が、第２の
    プログラム可能可融リンクをさらに含み、前記クロック
    選択マルチプレクサ手段は前記第２のクロック可融リン
    クの状態に応答して真または逆の極性で前記レジスタ／
    ラッチ手段によって受取られる前記クロック／ラッチ可
    能化信号をさらに選択的に発生するためのものである、
    特許請求の範囲第２項に記載の入力／出力セル。
  4. （４）プログラム可能フィードバック選択信号に応答し
    、前記データ信号と前記レジスタ／ラッチ手段によって
    発生される前記信号とを受取り、前記フィードバック選
    択信号に応答して前記受取られた信号の１つをフィード
    バックマルチプレクサ手段の出力に選択的に結合するた
    めのフィードバックマルチプレクサ手段をさらに含み、 そのように結合された前記信号は前記集積回路部分の前
    記部分に導伝される、特許請求の範囲第２項に記載の入
    力／出力セル。
  5. （５）前記入力／出力手段は出力可能化制御信号と出力
    可能化極性制御信号とに応答し、前記入力／出力手段は
    前記出力可能化制御信号に応答してさらに選択的に前記
    入力／出力ポートでの前記信号の発生を可能化したり、
    または前記信号の発生を不能化したりし、前記入力／出
    力セルは：プログラム可能出力可能化信号と出力可能化
    極性制御信号とに応答し、前記入力／出力手段に接続さ
    れ、第３および第４のダイナミック制御信号を受取り、
    前記出力可能化および前記出力極性制御信号に応答して
    真または逆の極性で前記入力／出力手段によって受取ら
    れる前記第３または前記第４のダイナミック制御信号を
    選択的に発生するための出力可能化マルチプレクサ選択
    手段をさらに含む、特許請求の範囲第１項に記載の入力
    ／出力セル。
  6. （６）前記レジスタ／ラッチ手段が前記ダイナミック制
    御信号の第５の信号にさらに応答し、前記第５のダイナ
    ミック制御信号に応答してそれによって発生される前記
    レジスタまたはラッチされた信号を予め定められたレベ
    ルにまで非同期にリセットし、前記入力／出力セルは： プログラム可能非同期リセット極性選択信号に応答し、
    前記レジスタ／ラッチ手段に接続され、前記第５のダイ
    ナミック制御信号を受取り、前記非同期リセット極性制
    御信号に応答して真または逆の極性で前記入力／出力手
    段によって受取られる前記第５のダイナミック制御信号
    を選択的に発生するための非同期リセット極性選択手段
    をさらに含む、特許請求の範囲第１項に記載の入力／出
    力セル。
  7. （７）前記レジスタ／ラッチ手段はさらに前記ダイナミ
    ック制御信号の第６の信号に応答し、前記第６のダイナ
    ミック制御信号に応答してそれによって、発生される前
    記レジスタまたはラッチされる信号を予め定められたレ
    ベルにまで非同期プリセットをし、前記入力／出力セル
    は、 プログラム可能非同期プリセット極性選択信号に応答し
    、前記レジスタ／ラッチ手段に接続され、前記第６のダ
    イナミック制御信号を受取り、前記非同期極性制御信号
    に応答して真のまたは逆の極性で前記入力／出力手段に
    よって受取られる前記第６のダイナミック制御信号を選
    択的に発生するための非同期プリセット極性選択手段を
    さらに含む、特許請求の範囲第６項に記載の入力／出力
    セル。
  8. （８）前記入力／出力手段によって発生される前記信号
    に応答して前記集積回路部分の前記部分に信号を発生す
    るための手段をさらに含む、特許請求の範囲第５項に記
    載の入力／出力セル。
  9. （９）第７および第８のダイナミック制御信号に応答し
    、前記入力選択マルチプレクサによって受取られる前記
    入力選択制御信号を発生するための入力マルチプレクサ
    プリロード手段をさらに含む、特許請求の範囲第１項に
    記載の入力／出力セル。
  10. （１０）前記ダイナミック制御信号の予め定められたも
    ののソースが前記集積回路の外部ピンまたは前記部分か
    ら選択可能である、特許請求の範囲第１項に記載の入力
    ／出力セル。
  11. （１１）前記入力選択マルチプレクサが、その状態が前
    記入力選択信号を決定するプログラム可能可融リンクを
    含む、特許請求の範囲第１項に記載の入力／出力セル。
  12. （１２）前記出力選択マルチプレクサが、その状態が前
    記出力選択信号を決定する第１および第２のプログラム
    可能可融リンクを含む、特許請求の範囲第１項に記載の
    入力／出力セル。
  13. （１３）前記フィードバックマルチプレクサ手段が、そ
    の状態が前記フィードバック選択信号を決定するプログ
    ラム可能可融リンクを含む、特許請求の範囲第４項に記
    載の入力／出力セル。
  14. （１４）前記出力可能化マルチプレクサ選択手段が、そ
    の状態がそれぞれ前記出力可能化および前記出力可能化
    極性信号を決定する第１および第２のプログラム可能可
    融リンクを含む、特許請求の範囲第５項に記載の入力／
    出力セル。
  15. （１５）前記非同期リセット極性選択手段が、第１の入
    力端子で前記第５のダイナミック制御信号を受取り、そ
    して第２の入力端子で前記非同期リセット極性制御信号
    を受取る排他的ＯＲゲートである、特許請求の範囲第６
    項に記載の入力／出力セル。
  16. （１６）前記非同期プリセット極性選択手段が、第１の
    入力端子で前記第６のダイナミック制御信号を受取り、
    そして第２の入力端子で前記非同期プリセット極性制御
    信号を受取る前記排他的ＯＲゲートである、特許請求の
    範囲第７項に記載の入力／出力セル。
  17. （１７）前記非同期リセット極性選択手段が、その状態
    が前記非同期リセット極性制御信号を決定するプログラ
    ム可能可融リンクを含む、特許請求の範囲第６項に記載
    の入力／出力セル。
  18. （１８）前記非同期プリセット極性選択手段が、その状
    態が前記非同期プリセット極性制御信号を決定するプロ
    グラム可能可融リンクを含む、特許請求の範囲第７項に
    記載の入力／出力セル。
  19. （１９）前記入力選択制御信号がメモリセルによって発
    生される、特許請求の範囲第１項に記載の入力／出力セ
    ル。
  20. （２０）前記出力選択制御信号がメモリセルによって発
    生される、特許請求の範囲第１項に記載の入力／出力セ
    ル。
  21. （２１）前記フィードバック選択信号がメモセルによっ
    て発生される、特許請求の範囲第４項に記載の入力／出
    力セル。
  22. （２２）前記出力可能化および前記出力可能化極性信号
    がメモリセルによって発生される、特許請求の範囲第５
    項に記載の入力／出力セル。
  23. （２３）前記非同期リセット極性制御信号がメモリセル
    によって発生される、特許請求の範囲第６項に記載の入
    力／出力セル。
  24. （２４）前記非同期プリセット極性制御信号がメモリセ
    ルによって発生される、特許請求の範囲第７項に記載の
    入力／出力セル。
  25. （２５）前記入力マルチプレクサプリロード手段がプロ
    グラム可能可融リンクと、前記第７および第８のダイナ
    ミック制御信号をそれぞれ第１および第２の入力端子で
    受取り、そして第３の入力端子で前記プログラム可能可
    融リンクに接続される前記入力選択信号を発生するため
    のＯＲゲートとを含み、そして前記第７のダイナミック
    制御信号は外部ピンから導伝され、そして前記第８のダ
    イナミック制御信号は前記集積回路の前記部分から受取
    られる、特許請求の範囲第９項に記載の入力／出力セル
    。
  26. （２６）ダイナミックに論理信号を発生する複数個の論
    理セル手段と、そこから複数個の組合わせ信号を発生す
    るための論理信号のサブセットを組合わせるための第２
    の複数個の組合わせ論理手段を含む部分を有する集積回
    路チップ上に含まれるプログラム可能アレイ論理素子に
    おいて、前記組合わせ信号の予め定められたものである
    データ信号と、前記集積回路チップの外部ピンに与えら
    れる信号および前記集積回路の前記部分によって発生さ
    れる前記複数個の組合わせ信号の予め定められものから
    選択可能である複数個のダイナミック制御信号とに応答
    し、前記集積回路の入力／出力ポートを形づくるための
    プログラム可能入力／出力セルであって： プログラム可能入力選択信号に応答し、前記データ信号
    と前記入力／出力ポートを介して受取られる信号とを受
    取り、前記入力選択信号に応答して前記受取られた信号
    の１つを入力マルチプレクサ出力に選択的に結合させる
    ための入力選択マルチプレクサ手段と； プログラム可能可融リンクを有し、前記入力選択マルチ
    プレクサ手段の出力に接続され、そして前記レジスタ／
    ラッチ可融リンクの状態に応答してレジスタまたはラッ
    チモードのいずれかで選択可能に動作できるクロック／
    ラッチ可能化信号に応答し、前記入力選択マルチプレク
    サから受取られる前記信号をレジスタまたはラッチし、
    かつそこからレジスタ／ラッチ出力でレジスタまたはラ
    ッチされた信号を発生するためのレジスタ／ラッチ手段
    と； プログラム可能出力選択信号に応答し、前記ダイナミッ
    ク制御信号の第１のものに応答し、そして前記データ信
    号と前記レジスタ／ラッチ手段によって発生される前記
    信号とを受取り、前記出力選択信号と前記第１のダイナ
    ミック制御信号とに応答して、前記受取られた信号の１
    つかまたはその補数の信号を出力マルチプレクサ出力に
    選択的に結合するための出力選択マルチプレクサ手段と
    ；前記出力選択マルチプレクサ手段の前記出力で発生さ
    れる前記信号を受取り、そこから前記集積回路入力／出
    力ポートで信号を発生しかつ前記入力／出力ポートで受
    取られる信号を受取るための入力／出力手段とを含む、
    セル。
  27. （２７）前記入力／出力セルが： 第１のプログラム可能可融リンクを有し、クロック信号
    と前記ダイナミック制御信号の第２のものを受取り、前
    記第１のクロック選択マルチプレクサ可融リンクの状態
    に応答して、前記クロック選択マルチプレクサ手段の出
    力に前記受取られた信号の１つを結合させるためのクロ
    ック選択マルチプレクサ手段をさらに含み、そのように
    結合された前記信号は前記レジスタ／ラッチ手段によつ
    て受取られるクロック／ラッチ可能化信号である、特許
    請求の範囲第２６項に記載のプログラム可能アレイ論理
    素子。
  28. （２８）前記クロック選択マルチプレクサ手段が第２の
    プログラム可能可融リンクをさらに含み、前記クロック
    選択マルチプレクサ手段はさらに前記第２のクロック可
    融リンクの状態に応答して真または逆の極性で前記レジ
    スタ／ラッチ手段によって受取られる前記クロック／ラ
    ッチ可能化信号を選択的に発生するためのものである、
    特許請求の範囲第２７項に記載のプログラム可能アレイ
    論理素子。
  29. （２９）前記入力／出力セルが： プログラム可能フィードバック選択信号に応答し、前記
    データ信号と前記レジスタ／ラッチ手段によって発生さ
    れる前記信号とを受取り、前記フィードバック選択信号
    に応答してフィードバックマルチプレクサ手段の出力に
    前記受取られた信号の１つを選択的に結合させるための
    フィードバックマルチプレクサ手段をさらに含み、 そのように結合された前記信号は前記集積回路部分の前
    記部分に導伝される、特許請求の範囲第２７項に記載の
    プログラム可能アレイ論理素子。
  30. （３０）前記入力／出力手段が出力可能化制御信号と出
    力可能化極性制御信号とに応答し、前記入力／出力手段
    はさらに前記出力可能化制御信号に応答して選択的に前
    記入力／出力ポートで前記信号の発生を可能化するかま
    たは前記信号の発生を不能化する、前記入力／出力セル
    であって、前記入力／出力セルは： プログラム可能出力可能化制御信号と出力可能化極性制
    御信号とに応答し、前記入力／出力手段に接続され、第
    ３および第４のダイナミック制御信号を受取り、前記出
    力可能化と前記出力極性制御信号とに応答して真または
    逆の極性で前記入力／出力手段によって受取られる前記
    第３または前記第４のダイナミック制御信号を選択的に
    発生するための出力可能化マルチプレクサ選択手段をさ
    らに含む、特許請求の範囲第２６項に記載のプログラム
    可能アレイ論理素子。
  31. （３１）前記レジスタ／ラッチ手段が前記ダイナミック
    制御信号の第５のものにさらに応答し、前記第５のダイ
    ナミック制御信号に応答してそれによって発生される前
    記レジスタまたはラッチされた信号を予め定められたレ
    ベルにまで非同期にリセットし、前記入力／出力セルが
    ： プログラム可能非同期リセット極性選択信号に応答し、
    前記レジスタ／ラッチ手段に接続され、前記第５のダイ
    ナミック制御信号を受取り、前記非同期リセット極性制
    御信号に応答して真または逆の極性で前記入力／出力手
    段によって発生される前記第５のダイナミック制御信号
    を選択的に発生するための非同期リセット極性選択手段
    をさらに含む、特許請求の範囲第２６項に記載のプログ
    ラム可能アレイ論理素子。
  32. （３２）前記レジスタ／ラッチ手段が前記ダイナミック
    制御信号の第６のものにさらに応答し、前記第６のダイ
    ナミック制御信号に応答してそれによって発生される前
    記レジスタまたはラッチされた信号を予め定められたレ
    ベルにまで非同期にプリセットし、前記入力／出力セル
    は： プログラム可能非同期プリセット極性選択信号に応答し
    、前記レジスタ／ラッチ手段に接続され、前記第６のダ
    イナミック制御信号を受取り、前記非同期極性制御信号
    に応答して真または逆の極性で前記入力／出力手段によ
    って受取られる前記第６のダイナミック制御信号を選択
    的に発生するための非同期プリセット極性選択手段をさ
    らに含む、特許請求の範囲第２６項に記載のプログラム
    可能アレイ論理素子。
  33. （３３）前記入力／出力セルが； 前記入力／出力手段によって発生される前記信号に応答
    し、前記集積回路部分の前記部分に信号を発生するため
    の手段をさらに含む、特許請求の範囲第３１項に記載の
    プログラム可能アレイ論理素子。
  34. （３４）第７および第８のダイナミック制御信号に応答
    し、前記入力選択マルチプレクサによって受け取られる
    前記入力選択制御信号を発生するための入力マルチプレ
    クサプリロード手段をさらに含む、特許請求の範囲第２
    ６項に記載の入力／出力セル。
  35. （３５）前記ダイナミック制御信号の予め定められたも
    ののソースが前記集積回路の外部ピンまたは前記部分か
    ら選択可能である、特許請求の範囲第２６項に記載の入
    力／出力セル。
  36. （３６）前記入力選択マルチプレクサ手段が、その状態
    が前記入力選択信号を決定するプログラム可能可融リン
    クを含む、特許請求の範囲第２６項に記載の入力／出力
    セル。
  37. （３７）前記出力選択マルチプレクサが、その状態が前
    記出力選択信号を決定する第１および第２のプログラム
    可能可融リンクを含む、特許請求の範囲第２６項に記載
    の入力／出力セル。
  38. （３８）前記フィードバックマルチプレクサ手段が、そ
    の状態が前記フィードバック選択信号を決定するプログ
    ラム可能可融リンクを含む、特許請求の範囲第２９項に
    記載の入力／出力セル。
  39. （３９）前記出力可能マルチプレクサ選択手段が、その
    状態がそれぞれ前記出力可能化および前記出力可能化極
    性信号を決定する第１および第２のプログラム可能可融
    リンクを含む、特許請求の範囲第３０項に記載の入力／
    出力セル。
  40. （４０）前記非同期リセット極性選択手段が、第１の入
    力端子で前記第５のダイナミック制御信号を、第２の入
    力端子で前記非同期リセット極性制御信号を受取る排他
    的ＯＲゲートである、特許請求の範囲第３１項に記載の
    入力／出力セル。
  41. （４１）前記非同期プリセット極性選択手段が、第１の
    入力端子で前記第６のダイナミック制御信号を、そして
    第２の入力端子で前記非同期プリセット極性制御信号を
    受取る前記排他的ＯＲゲートである、特許請求の範囲第
    ３２項に記載の入力／出力セル。
  42. （４２）前記非同期リセット極性選択手段が、その状態
    が前記非同期リセット極性制御信号を決定するプログラ
    ム可能可融リンクを含む、特許請求の範囲第３１項に記
    載の入力／出力セル。
  43. （４３）前記非同期プリセット極性選択手段が、その状
    態が前記非同期プリセット極性制御信号を決定するプロ
    グラム可能可融リンクを含む、特許請求の範囲第３２項
    に記載の入力／出力セル。
  44. （４４）前記入力選択制御信号がメモリセルによって発
    生される、特許請求の範囲第２６項に記載の入力／出力
    セル。
  45. （４５）前記出力選択制御信号がメモリセルによって発
    生される、特許請求の範囲第２６項に記載の入力／出力
    セル。
  46. （４６）前記フィードバック選択信号がメモリセルによ
    って発生される、特許請求の範囲第３０項に記載の入力
    ／出力セル。
  47. （４７）前記出力可能化および前記出力可能化極性信号
    がメモリセルによって発生される、特許請求の範囲第３
    １項に記載の入力／出力セル。
  48. （４８）前記非同期リセット極性制御信号がメモリセル
    によって発生される、特許請求の範囲第３２項に記載の
    入力／出力セル。
  49. （４９）前記非同期プリセット極性制御信号がメモリセ
    ルによって発生される、特許請求の範囲第３３項に記載
    の入力／出力セル。
  50. （５０）ダイナミックに論理信号を発生する複数個の論
    理セル手段と、論理信号のサブセットを組合わせ、そし
    てそこから複数個の組合わせ信号を発生するための第２
    の複数個の組合わせ論理手段とを含む部分を有する集積
    回路チップ上に含まれるプログラム可能アレイ論理素子
    内の第１および第２の複数個のプログラム可能入力／出
    力セルであって、前記第１および前記第２の複数個のセ
    ルの各々は、それぞれ第１および第２のクロック／ラッ
    チ可能化信号と、前記組合わせ信号の予め定められた１
    つであるデータ信号と、前記集積回路チップの外部ピン
    に与えられる信号と前記集積回路の前記部分によって発
    生される前記複数個の組合わせ信号の予め定められたも
    のとから選択可能である複数個のダイナミック制御信号
    とに応答し、それぞれ前記集積回路の第１および第２の
    複数個の入力／出力を形づくるための、セル。
  51. （５１）前記素子が第１および第２の列のクロック信号
    をけうとり、前記第１の複数個の入力／出力セルはその
    クロック／ラッチ可能化信号として前記第１の列のクロ
    ック信号を受取り、前記素子は： プログラム可能可融リンクを有し、前記第１および第２
    の列のクロック信号を受取り、前記列のクロック選択マ
    ルチプレクサ可融リンクの状態に応答して前記列のクロ
    ック選択マルチプレクサ手段の出力に前記受取られた信
    号の１つを選択的に結合させるための列のクロック選択
    マルチプレクサ手段をさらに含み、そのように結合され
    た前記信号は前記第２の複数個の入力／出力セルによっ
    て受取られた前記クロック／ラッチ可能化信号である、
    特許請求の範囲第５０項に記載のプログラム可能アレイ
    論理素子。
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