JPS62144416A - プログラム可能論理アレイ装置 - Google Patents

プログラム可能論理アレイ装置

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JPS62144416A JP61291399A JP29139986A JPS62144416A JP S62144416 A JPS62144416 A JP S62144416A JP 61291399 A JP61291399 A JP 61291399A JP 29139986 A JP29139986 A JP 29139986A JP S62144416 A JPS62144416 A JP S62144416A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連の同時係属中の出願との相互参照 この出願に特に興味ある関連の、同時係属中の出願は、
オーム・ビイ・アグラワル（Ｏｍ　Ｐ、　Ａｇｒａｗａ
ｌ）、力ピル・シャンカー（Ｋａｐｉｌ　５ｈａｎｋａ
ｒ　）およびファシス・ムバラク（Ｆａｒｅｓ　Ｍｕｂ
ａｒａｋ　）のための１９８５年１１月５日に出願され
、この出願の譲受人に譲渡された「融通性のあるクロッ
ク動作および重連性のあるフィードバックを有するプロ
グラム可能入力／出力セルＪ　　（Ｐｒｏｇｒａｍｍａ
ｂｌｅＩｎｐｕｔｌｏｕｔｐｕｔ　Ｃｅ１ｌ　ｗｉｔｈ
　Ｆｌｅｘｉｂｌｅ　Ｃｌｏｃｋｉｎｇ　ａｎｄＦｌｃ
ｘｌｂｌｅ　Ｆｅｅｄｂａｃｋ）と題される米国特許連
続番号節７９５．１５９号の出願である。
発明の分野 この発明は集積回路チップに関し、かつより特定には、
埋没されかつ観察できる内部状態レジスタを有するプロ
グラム可能論理装置を含み、特にプログラム可能ＡＮＤ
およびＯＲアレイ論理装置を含む集積回路に関する。
発明の背景 集積回路の製造技術が進歩するにつれて、単一の集積回
路チップ上にますます多くのディスクリートな論理構成
要素を置くことが可能となっている。たとえば、単一の
集積回路チップ上にＡＮＤゲート、ＯＲゲート、インバ
ータおよびレジスタのような丙子ものディスクリートな
論理構成要素が存在し得る。しかしながら、パッケージ
技術の制限により、所与の集積回路チップに対する入力
および出力ポートの数が制限される。こうして、丙子も
のディスクリートな論理構成要素は、典型的には数ダー
スのオーダの入力／出力（Ｉ　１０）ポートによって受
は持たれなければならない。所与の集積回路のために利
用可能な少数の入力／出力ポートはこうして、集積回路
チップで実現された論理回路の設計における融通性を厳
しく限定する。
設計における融通性は、プログラム可能アレイ論理装置
のような装置に対して特に重要である。
プログラム可能アレイ論理装置において、装置のユーザ
は、フィールドプログラム技術を用いる特定の必要性に
より論理アレイを形作る。ユーザは入力／出力ピンの形
状により設計の選択を強いられるので、プログラム可能
論理アレイの利用が制限される。
この出願と同一の譲受人により所有された、出願日１９
８５年１１月５日、連続番号第７９５゜１５９号の「融
通性のあるクロック動作および融通性のあるフィードバ
ックを有するプログラム可能入力／出力セルＪ　　（Ｐ
ＲＯＧＲＡＭＭＡＢＬＥ　　ＩＮＰＵＴｌｏＵＴＰＵＴ
　　ＣＢＬＬ、ＷＩＴｌ（ＦＬＥＸＩＢＬＥ　　Ｃ１，
０ＣＫＩＮＧ　　ＡＮＤＦＬＥＸＩＢＬＥ　　ＰＥＥＤ
ＢＡＣＫ）と題される先の米国特許出願は、入力／出力
ポートの形状がより融通性のあるようにされ得る１つの
方法を提案する。そこで、設計者が論理アレイ内に生じ
られたユーザ決定の「積の項」に関連してチップ上に論
理回路を設置するとき、ユーザはヒユーズを飛ばす、ま
たはヒユーズを飛ばさないフィールドプログラム技術を
用いるセレクタ手段を設定することにより、所与の入力
／出力ピンのための様々な入力モードまたは様々な出力
モードから選択できる。入力モードでは、ポートは専用
の登録されたまたはラッチされた入力として形作られて
もよく、出力モードでは、登録された組合わせのまたは
ラッチされた出力として形作られてもよい。レジスタ／
ラッチは、ヒユーズプログラム可能な入力選択マルチプ
レクサとともに入力、出力もしくは埋没レジスタとして
、または透明なラッチとして作用し得る。プログラム可
能クロック選択マルチプレクサは、外部のピンまたは内
部に生じられた積の項に与えられたクロック／ラッチ可
能化信号の間で選択する。
クロック極性制御もまた与えられる。レジスタ／ラッチ
の非同期リセットおよびプリセットは、そのために極性
制御に沿って設けられる。専用のかつプログラム可能フ
ィードバック経路が設けられる。出力インバータは内部
信号から、または外部ピンから選択可能に可能化され得
る。入力／出力回路は、各バンクが同一のまたは異なる
クロックを選択可能に受取るバンクに展開され得る。レ
ジスタ／ラッチは、内部に発生された信号を介してまた
は外部ピンからプリロードされ得る。こうして、たとえ
ば設計者は、選択された論理アレイパッケージに対し所
望のように、登録された出力および組合わせの出力をＩ
１０ピンに位置づけることができる。
先行技術のプログラム可能アレイ論理装置に対する設計
の融通性を増すための他の方法は、設計者が、事実上Ｉ
１０ピンを入力ピンとして扱いながら、Ｉ１０ピンから
論理アレイへ直接にフィードバック経路を設けるための
、または論理アレイからの登録された出力をフィードバ
ックとして選択するためのフィールドプログラム技術を
用いて選択できるように、出力論理内に選択可能なフィ
ードバックを与える。この種のフィードバックシステム
は、ＡｍＰＡＬ２２Ｖ１０として示されるアドバンスト
φマイクロ・ディバイシズ（Ａｄｖａｎｃｅｄ　Ｍｉｃ
ｒｏ　Ｄｅｖｉｃｅｓ）の２４−ピンＩＭＯＸ　　　プ
ログラム可能アレイ論理装置（ＰＡＬはモノリシック・
メモリーズ、インコーホレーテッド（Ｍｏｎ。
１１ｔｈ１ｃ　Ｍｅａ＋ｏｒｊｅｓ、　Ｉｎｃ、　）の
登録商標である）のための製品文献に述べられる。ＡＭ
ＰＡＬ２２Ｖ１０に関する早められた情報紙は、カリフ
ォルニア州すニイベイルのアドバンスト・マイクロ・デ
ィバイシズ・インコーホレーテッド（Ａｄｖａｎｃθｄ
Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ　、　Ｉｎｃ、）により１
９８３年６月付で発表された。この早められた情報は、
この発明に対するさらに他の背景のために参照され得る
。
上記の先行技術の出力セレクタおよびフィードバックセ
レクタの両方は、フィードバック型または特定のＩ１０
ピンのための出力型の、設計されたまたはフィールドプ
ログラムされた選択を必要とした。したがって、ユーザ
は装置に対する各■１０ピンの１個の形状に制限された
。融通性のある出力論理回路を設けることが望ましいの
で、融通性を増大するために設けかつ先行技術の限界を
克服する出力論理回路が必要となる。
さらに、内部状態カウンタを採用するシーケンサ内にこ
のような論理回路を用いるため、論理回路内のレジスタ
を専用の埋没状態レジスタとして展開することがしばし
ば望ましい。したがって、融通性のあるように形作られ
ることが可能でありかついわゆる「埋没の」、または内
部の状態レジスタが融通性のあるように利用され得る入
力／出力回路が必要となる。この特徴により、システム
設計者は周知のように改良された「状態機械」または「
制御シーケンサ」を作るようにされる。これらのレジス
タの内容物をモニタする必要性もまた、入力／出力論理
回路から欠けている望ましい特徴として認識される。
先行技術の他の限界は、各レジスタに給電するＯＲゲー
トにより受取られた可変数の「積の項」を有する観察で
きる埋没状態レジスタがなく、かつすべてのＩ１０ピン
からチップ内部の論理回路までの専用のフィードバック
経路がないことである。このように、内部に発生された
信号が割当てられる態様で不所望の設計が強いられ、そ
の結果、しばしばレジスタを非能率的に利用することに
なる。たとえば、現存のプログラム可能アレイ論理装置
は典型的には、各々がＩ１０ピンを割当てられた１０個
または１２個のレジスタを有する。このような装置を用
いる状態機械の設計者は、これらのレジスタのいくつか
を内部状態レジスタとして割当て、それによって不足し
たＩ１０ピンをタイアップさせるように強いられる。Ｉ
１０ピンを割当てられない多くの、ユーザがアクセス可
能な専用の内部状態レジスタが利用可能であることが望
ましい。しかしながら、回路は設計者により検査されな
ければならないので、このようなアクセス可能なレジス
タを単に設けることでは充分ではない。これは、デバッ
キングおよび回路検証の間、これらの内部状態レジスタ
の内容物をダイナミックに観察することを必要とする。
さらに、先行技術は状態を決定するためにＩ１０ピンを
割当てられたレジスタから専用のフィードバックを与え
るが、設計者は、状態が内部状態レジスタを含むすべて
のレジスタの内容物の関数であり得るようにしようとす
る。したがって、設計者が可変数の内部状態およびＩ１
０ピンを割当てられた可変数のレジスタを有する状態機
械を融通性のあるように構成し得るように、すべてのレ
ジスタからの専用のフィードバックを有することが望ま
しい。
しばしば、プログラム可能アレイ論理装置内のレジスタ
が「状態機械」カウンタとして用いられ、かつ通常この
ようなレジスタの内容物は、Ｉ１０ピンに導伝される必
要がない、なぜならその内容物はカウントする目的のた
めに内部で用いられるからである。しかしながら、先行
技術はそれにもかかわらず、名前の通りのＰＡＬの「論
理シーケンサ」のためにこのようなレジスタの各々にＩ
１０ピンを割当てた。この目的のためには入力／出力ピ
ンを専用しないが、このような埋没状態レジスタの内容
物を観察するために入力／出力回路を予備的に検査し、
かつ開発する間、さらに必要性が生じる。
さらに望ましい特徴は、検査段階の間利用可能ではない
ツェナレベルのプリロード電圧を与えることよりもむし
ろ、論理アレイからのレジスタをプリロードする能力で
ある。
論理アレイのプログラム可能ＯＲ部分からの、そこから
受取られかつレジスタにストアされた信号とは別の、独
立した組合わせの信号を与えることが望ましい、なぜな
らばアレイから独立して受取られた信号がこのレジスタ
を受は持つＩ１０ピンに導伝されるとき、レジスタが埋
没レジスタとして用いられ得るからである。この能力に
より、また、異なる組合わせの、かつ異なるシーケンシ
ャルな出力が、出力を適当に選択することにより、同一
の装置からフィードバックされるように設計者が許容さ
れる。
さらに、ユーザによる選択で、通常のクロックと同様に
論理アレイからの個々の出力論理回路のレジスタのクロ
ック動作を可能にすることがしばしば望ましい。特に出
力論理回路を採用する集積回路チップが、各々が自己自
身のクロックを有する２個のバンク内で展開されるとき
、１対のクロックからのユーザ選択を可能にすることも
望ましいかもしれない。
発明の要約 この発明は、一実施例では、各々が専用の出力レジスタ
により受は持たれる１組の入力／出力（Ｉｌｏ）ピンと
、各々がＩ１０セルにより受は持たれ、Ｉ１０ピンの融
通性のあるユーザ形状を可能にする１組のＩ１０ピンと
、Ｉ１０ピンを割当てられないがその内容物がそれにも
かかわらず、専用のレジスタおよびＩ１０セルと共有さ
れたＩ１０ピンではユーザの制御の下で観察可能である
１組の専用の埋没状態レジスタとを有するプログラム可
能アレイ論理集積回路装置を提供する。
この発明による典型的なプログラム可能アレイ論理装置
は、たとえば２０個の外部ピンを含んでもよく、そのう
ちの８個はＩ１０ピンであり、そのうちの４個が専用の
出力レジスタにより受は持たれ、かつ残りの４個がＩ１
０セルにより受は持たれでもよい。４個の専用の出力レ
ジスタは、この発明のＰＡＬ装置のプログラム可能ＡＮ
Ｄアレイ部分から、専用の出力レジスタのデータ（Ｄ）
入力端子に接続された４個の８−１８−１１２−および
１２−入力ＯＲゲートに導伝された８個、８個、１２個
および１２個の論理信号ラインの可変分布からの登録さ
れた出力を与える。専用のフィードバック経路は、出力
レジスタにより受は持たれた４個のＩ１０ピンの各々を
ＡＮＤアレイに接続する。
専用の出力レジスタが含まれたヒユーズプログラム可能
極性選択手段により、ユーザはレジスタにより発生され
た信号に対応してＩ１０ピンで発生される信号の極性を
決定するようにされる。このようなＩ１０ピンの各々を
駆動する反転バッファは、極性もまたユーザが決定可能
である信号ににより可能化され得る。
この発明はまた、形状のダイナミック制御を考慮に入れ
かつこの発明のユーザのために設計の融通性を増大する
、セルにより受は持たれた４個の入力／出力ピンの形状
を制御するための４個の入力／出力（Ｉ　１０）セルを
含む。入力／出力セルの形状は、Ｉ１０セル内の種々の
フィールドプログラム可能ヒユーズに関連して、プログ
ラム可能アレイ論理装置により発生された種々の信号を
統合することにより、ユーザによってダイナミックに制
御される。
４個の入力／出力セルは、各セルにより受は持たれた入
力／出力ピンの形状を制御するための手段を与え、かつ
ＯＲゲートで集積回路のＡＮＤアレイからの８個、８個
、１０個および１０個の可変分布の論理信号をそれぞれ
受取る。ヒユーズプログラム可能出力選択マルチプレク
サは、論理信号およびＩ１０セルに含まれるレジスタに
より発生された信号の両方を受取り、かつ出力選択信号
にも応答して、出力セルからの出力として論理信号また
は登録された信号のいずれかを選択する。
ヒユーズプログラム可能フィードバック選択マルチプレ
クサは、セルにより受は持たれたＩ１０ピンの信号また
はＡＮＤアレイにフィードバックされるための登録され
た信号のいずれかを選択する。さらに、専用の出力レジ
スタのための、上記のヒユーズプログラム可能極性選択
手段は、Ｉ１０セルに含まれる。したがって、出力反転
バッファ、出力選択マルチプレクサ、フィードバックマ
ルチプレクサ、および極性選択手段はそのそれぞれのプ
ログラム可能ヒユーズおよびダイナミック制御信号の組
合わせにより制御可能である。たとえば、ＡＮＤアレイ
からの組合わせの出力信号は１個のＩ１０ピンで発生さ
れ得て、かつ登録された出力信号はヒユーズおよび制御
信号の適当な選択によりＡＮＤアレイへ同時にフィード
バックされ得る。
１組（６個）の専用の埋没状態レジスタは、埋没レジス
タのデータ（Ｄ）入力に接続されたそのそれぞれのＯＲ
ゲートで、ＡＮＤアレイからの、６個、６個、８個、８
個、１０個および１０個の可変分布の組合わせの論理信
号をそれぞれ受取る。
専用のフィードバック経路は、各レジスタの出力端子を
ＡＮＤアレイに接続する。したがって、設計者は専用の
出力レジスタのいかなる内容物も、入力／出力セルそし
て／または専用の埋没状態レジスタを、状態機械シーケ
ンサの設計における「状態」レジスタとして選択し得る
。
ヒユーズプログラム可能排他的ＯＲ（ＸＯＲ）ゲートが
設けられ、それにより出力反転バッファを介して導伝さ
れた融通性のある信号制御が可能になる。先行技術とは
異なり、ＸＯＲゲートは典型的には、このようなバッフ
ァにより発生された出力を不能化する手段を与えるマル
チプレクサを用いられるが、ユーザが多数信号またはそ
の補数の組合わせに基づいて出力バッファを真に可能化
または不能化するのを可能にする。
ユーザ制御の観測可能性可能化信号の「積の項」は、専
用の出力レジスタを受は持つ反転バッファおよびＩ１０
セルを受は持つ４個の反転バッファのうちの２個と同様
に、埋没レジスタを受は持つ１組（６個）の反転バッフ
ァにより受取られる。
この信号により後者の６個のバッファは、６個のそれぞ
れの出力レジスタおよびＩ１０セルからそれぞれのＩ１
０ピンへの信号の流れを不能化し、かつ６個の埋没レジ
スタからそれぞれのＩ１０ピンへの信号の流れを可能化
するようにされる。ゆえに、埋没レジスタの内容物は装
置のデバッギングのためにモニタされ得る。
専用の出力および埋没レジスタの各々、ならびにＩ１０
セル内のレジスタは、共通非同期リセットおよび同期プ
リセットの積の項をＡＮＤアレイから受取る。どの発明
の例示の実施例はフィールドプログラム可能ヒユーズに
より与えられ、ヒユーズに対して均等なものとしてのＣ
ＭＯＳ、ＥＰＲＯＭおよびＥ２　ＰＲＯＭメモリセルが
、引用することによりここに援用された関連の同時係属
中の出願において展開される。
一実施例では、マルチプレクサ手段はユーザによる選択
で、通常のクロックと同様に論理アレイからの個々の出
力論理回路のレジスタのクロック動作を可能にするよう
に与えられる。例示の実施例では、この発明の入力／出
力論理回路が、各々が自己自身のクロックを有する２個
のバンクで展開されるとき、この特徴は１対のクロック
からのユーザ選択を可能にするように用いられる。クロ
ック極性のユーザ選択を可能にするための手段もまた与
えられる。
好ましい実施例の詳細な説明 第１図は、この発明のプログラム可能アレイ論理（ＰＡ
Ｌ）装置１０の論理図である。第１図で示されるＰＡＬ
ｌ　０は、入力／出力（Ｉ　１０）ピン１２および１４
のような集積回路チップの入力／出力ポートの形状を可
能にする。例示の目的で、数個、すなわち４個のＩ１０
ピンのうちの１２の１個だけが示され、それは数個、す
なわち４個の専用の出力レジスタ部分を受は持ち、その
うちの１６の１個だけが示される。同様に、数個、すな
わち４個のＩ１０ピンのうちの１４の１個だけが示され
、それは数個、すなわち４個の出力マクロセル１８を受
は持つ。また、数個、すなわち６個の埋没状態レジスタ
部分のうちの２０の１個だけが第１図に示される。
ＰＬＡ装置１０がプログラム可能ＡＮＤアレイ２２に接
続され、それは１組のライン２４に組合わせの論理信号
を発生する。プログラム可能ＡＮＤアレイ２２の構成は
、以下でより詳細に述べられる。この技術で認識される
ように、この発明において、複数個のプログラム可能Ａ
ＮＤアレイからの論理信号の組合わせのような、制御信
号をダイナミックに与えるための他の手段が用いられ得
る。ライン２４は、ＡＮＤアレイ２２により発生された
論理信号を、専用の出力レジスタ部分１６、出力マクロ
セル１８および埋没状態レジスタ部分２０を受は持つＯ
Ｒゲートに導伝する。可変数のライン２４は、ＡＮＤア
レイ２２をより効率的に利用するために可変分布の信号
を与えるように、種々のＯＲゲートの各々に接続される
。第１図で示されたＯＲゲートの終端でライン２４に隣
接する数は、４個の出力レジスタ部分１６．４個の出力
マクロセル１８、および６個の埋没状態レジスタ部分２
０を受は持つＯＲゲートの特定の１個で終端となるライ
ンの数を示す。第１図で示された種々の他の信号ライン
もまた、それに隣接する数を有し、それは同様に信号ラ
インにより相互接続された要素の間に並列に導伝された
信号の数を示す。
「積の項」とも呼ばれるこれらの信号は、ライン２４で
、第１図で示された特定の専用の出力レジスタ部分１６
を受は持つＯＲゲート２６に導伝される。これらのいわ
ゆる「積の項」のさらに詳細な説明もまた以下で述べら
れる。ＯＲゲート２６は、レジスタ２８のデータ（Ｄ）
入力に接続される。レジスタ２８のクロック（Ｃ）入力
で受は取られた、ライン２９のクロック（ＣＬＫ）信号
に応答して、レジスタ２８はそのＱ出力端子で信号を発
生する。代わりに、レジスタ２８の状態は信号ライン２
９ａを介してＡＮＤアレイ２２から受取られた共通同期
プリセット（ＣＭＮ　　５ＹＮＰＲＳＴ）信号または信
号ライン２９ｃを介してＡＮＤアレイ２２から受取られ
た共通非同期リセット（ＣＭＮ　　ＡＳＹＮ　　ＲＳＴ
）信号を与えることにより設定されてもよい。ヒユーズ
プログラム可能排他的ＯＲ（ＸＯＲ）出力極性制御ゲー
ト３０は、第１の入力で、レジスタ２８により発生され
た信号を受取る。ＸＯＲゲート３０の第２の入力は、フ
ィールドプログラム可能ヒユーズ３２に接続され、その
ステータスは専用の出力レジスタ部分１６により発生さ
れた信号の極性を決定する。
各フィールドプログラム可能ヒユーズ回路は、高電位Ｖ
ｃｃに接続された抵抗器（図示せず）を含む。抵抗器と
並列してヒユーズが接地に接続される。ヒユーズはフィ
ールドプログラム可能ヒユーズであり、それはユーザが
入力選択およびクロック極性のような種々の特徴を選択
するために装置を設置するとき、ユーザが所望のように
、飛ばされたりまたは飛ばされなかったりされ得る。制
御信号をダイナミックに与えるための手段は、スタティ
ックフィールドプログラム可能入力ではなく、プログラ
ム可能ＡＮＤアレイ、プログラム可能ＡＮＤアレイの組
合わせ、またはその他同種のものにより発生された積の
項により実現され得る。
さらに、フィールドプログラム可能ヒユーズとして図面
で示され、かつここで述べられた状態要素により決定さ
れる制御信号は０ＭＯ３，ＥＦＲＯＭまたはＥ２　ＦＲ
ＯＭメモリ要素により、または集積回路の外部ピンに与
えられた信号により代わりに与えられてもよいことが当
業者によって認識される。
専用の出力レジスタ部分１６もまた、出力極性制御ゲー
ト３０により発生された出力信号を受取る出力反転バッ
ファ３４を含む。出力反転バッファ３４は、ライン３６
で受取られた出力可能化信号により可能化される。積の
項は、プログラム可能ＡＮＤアレイ２２からヒユーズプ
ログラム可能出力可能化極性制御ＸＯＲゲート３８の第
１の入力に導伝される。ＸＯＲゲート３８の第２の入力
は、フィールドプログラム可能ヒユーズ４０に接続され
、そのステータスはバッファ３４により受取られた出力
可能化信号の極性を決定する。バッファ３４により発生
された信号は、Ｉ１０ピン１２に、かつフィードバック
回路経路４２を介してＩ１０ピン１２から真のおよび補
数のバッファ４４に直接に導伝される。入力バッファ４
４の出力端子で発生された信号は、ＡＮＤアレイ２２に
導伝される。
他の積の項は、ライン２４で、ＡＮＤアレイ２２から第
１図で示された特定の出力マクロセル１８を受は持つＯ
Ｒゲート４６に導伝される。ＯＲゲート４６は、レジス
タ４８のデータ入力（Ｄ）に接続される。ライン２９ａ
のクロック（ＣＬＫ）信号に応答して、レジスタ４８は
Ｑ出力端子で信号を発生する。代わりに、レジスタ４８
の状態は、ライン２９ｂおよび２９ｃを介してプログラ
ム可能ＡＮＤアレイから受は取られたＣＭＮ　　５ＹＮ
ＰＲＳＴまたはＣＭＮ　　ＡＳＹＮ　　Ｒ８Ｔ信号を与
えることにより設定され得る。共通非同期リセット信号
ＣＭＮ　　ＡＳＹＮ　　ＲＳＴが「ハイ」になると、非
同期リセット信号により、レジスタ２８は、そのＱ出力
端子で論理「０」の出力信号を発生するようにされる。
このスイッチングは、レジスタ２８に与えられたＣＬＫ
信号から独立して生じる。共通同期プリセット信号ＣＭ
Ｎ　　ＳＹＮ　　ＰＲＳＴが設定されるとき、レジスタ
２８のＱ出力で発生された信号は、レジスタ２８により
受取られたＣＬＫ信号によりクロックされると、「ハイ
」の信号に設定される。同期プリセット信号ＣＭＮ　　
ＳＹＮ　　ＰＲＳＴまたは非同期リセット信号ＣＭＮ　
　ＡＳＹＮ　　ＲＳＴを与える手段は、第１図に示され
ていないが、プログラム可能ＡＮＤアレイ２２またはそ
の他同種のものにより発生された種々の積の項をダイナ
ミックに用いて実現され得る。
第１図で示された出力マクロセル部分１８は、出力選択
２−１マルチプレクサ５０をさらに含み、それはレジス
タ４８により発生された信号を１０入力端子で、かつＯ
Ｒゲート４６により発生された信号をＩＤ入力端子で受
取る。
出力選択マルチプレクサ（ＭＵＸ）５０は、出力端子で
、ライン５２上に設けられた出力制御選択入力Ｓに与え
られた信号の状態に依存して、そのＩＤ入力端子で与え
られた信号またはその１０入力端子で与えられた信号の
いずれかを発生する。
フィールドプログラム可能ヒユーズ５４は、入力Ｓに与
えられた出力選択信号の状態を決定するライン５２に接
続される。入力Ｓに接続されたヒユーズ５４は、「出力
選択」を決定する。ヒユーズプログラム可能ＸＯＲゲー
ト５６は、第１の入力で、ＭＵＸ５０により発生された
信号を受取り、かつゲート５６の第２の入力に接続され
たヒユーズ５８は、出力マクロセル１８により発生され
かつ反転出力バッファ６０に導伝される信号の「出力極
性」を決定する。
ヒユーズプログラム可能２−入力／１−出力フィードバ
ックマルチプレクサ（ＭＵＸ）６２が、第１図の出力マ
クロセル１８に含まれる。フィードバックＭＵＸ６２は
、ＩＤ入力端子で、反転バッファ６０により発生された
、またはＩ１０ピン１４から受取られた論理信号を受取
る。ＭＵＸ６２は、１０入力端子で、レジスタ４８のＱ
出力端子で発生された信号を受取る。
フィードバックＭＵＸ６２は、その出力端子で、ＭＵＸ
６２の制御選択入力（Ｓ　ｏ）に接続されたフィールド
プログラム可能ヒユーズ６３により制御されるそのＩＤ
または１０の端子に与えられた信号の１個を発生する。
こうしてＳｏ端子に与えられたフィードバック選択制御
信号に応答して、フィードバックＭＵＸ６２は、ライン
６４にフィードバック信号を発生するように、そのＩＤ
または１０の入力端子に与えられた信号から選択する。
ライン６４のフィードバック信号は、集積回路のＡＮＤ
アレイ２２の内部の論理回路へのフィードバックのため
に、真のおよび補数のバッファ６６のような入力バッフ
ァに導伝される。
出力反転バッファ６０は、ライン６８で受取られた出力
可能化信号により可能化される。積の項は、プログラム
可能ＡＮＤアレイ２２からヒユーズプログラム可能出力
可能化極性制御ＸＯＲゲート７０の第１の入力に導伝さ
れる。ＸＯＲゲート７０の第２の入力は、フィールドプ
ログラム可能ヒユーズ７２に接続され、そのステータス
はバッファ６０により受取られた出力可能化信号の極性
を決定する。バッファ６０により発生された信号は、Ｉ
１０ピン１４に導伝される。
他の積の項はライン２４で、ＡＮＤアレイ２２から第１
図で示された特定の埋没状態レジスタ部分２０を受は持
つＯＲゲート７４に導伝される。
ＯＲゲート７４は、いわゆる「埋没」レジスタ７６のデ
ータ入力（Ｄ）に接続される。ライン２９ａのクロック
（ＣＬＫ）に応答して、埋没レジスタ７６はそのＱ出力
端子で信号を発生する。代わりに、レジスタ７６の状態
は、ライン２９ｂおよび２９ｃで受取られたＣＭＮ　　
ＳＹＮ　　ＰＲＳＴまたはＣＭＮ　　ＡＳＹＮ　　ＲＳ
Ｔ信号を与えることにより設定され得る。
埋没レジスタ７６により発生された信号は、フィードバ
ック信号経路８０上の真のおよび補数のバッファ７８に
、かつそこからプログラム可能ＡＮＤアレイ２２に導伝
される。レジスタ７６により発生された信号はまた、Ａ
ＮＤアレイ２２から信号ライン８４を介してユーザが決
定可能な観測可能外積の項の信号を受取る反転出力バッ
ファ８２に導伝される。出力バッファ３４および６０も
また、補数にされた入力で観測可能性信号を受取る。
バッファ３４および６０は、専用の出力レジスタ部分１
６からおよび出力マクロセル１８から発生された信号を
それぞれ、Ｉ１０ピン１２および１４にそれぞれ導伝す
るように、ライン３６および６８でそれぞれ受取られた
出力可能化信号により可能化され得る。代わりに、バッ
ファ３４および６０は、ライン８４で受取られた観測可
能性信号により不能化され得て、かつバッファ８２はＰ
ＡＬ装置１０の埋没状態レジスタ部分２０から発生され
た信号をＩ１０ピン１２またはＩ１０ピン１４に導伝す
るように、観測可能性信号により可能化され得る。観測
可能外積の項の信号はしたがって、通常の出力信号の選
択を抑制し、かつＩ１０ピン１２および１４で埋没状態
レジスタの内容物の観察を可能にする。
上記のように、第１図でプログラム可能ヒユーズ３２．
４０．５４．５８．６３および７２により示された回路
要素のいかなるものの制御も、回路１０を含む集積回路
チップの内部の回路により発生された積の項により、交
互に与えられ得る。
他の代わりのものは、当業者に認識されるように、集積
回路チップの外部端子（ピン）に与えられた信号により
これらの要素のいかなるものも制御することである。
第１図で示されたプログラム可能ＡＮＤアレイ２２は、
論理セルの他の組合わせが用いられ得るが、当業者に熟
知の「積の和」の機構を用いて構成される。１９８４年
にアドバンスト・マイクロ・ディバイシズ、インコーボ
レーテッド（Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉ
ｃｅｓ、　Ｉｎｃ、）が版権を得た［プログラム可能ア
レイ論理ハンドブックＪ　　（Ｐｒｏｇｒａ［Ｉｌｍａ
ｂｔｏ　Ａｒｒａｙ　Ｌｏｇｉｃ　Ｈａｎｄｂｏｏｋ　
）およびＰＡＬの内部構造をさらに詳しく述べる［融通
性のあるクロック動作および融通性のあるフィードバッ
クを有するプログラム可能入力／出力セルＪ　　（Ｐｒ
ｏｇｒａｍｍａｂｌｅ　　Ｉｎｐｕｔｌｏｕｔｐｕｔ　
　Ｃｅ１ｌ　　ｖｌｔｈ　　Ｆｌｅｘｉｂｌｅ　　Ｃｌ
ｏｃｋｉｎｇａｎｄ　Ｆｌｅｘｉｂｌｅ　Ｆｅｅｄｂａ
ｃｋ　）と題される関連の同時係属中の出願を参照され
たい。
第１図で示されるように、ライン２４の論理信号は「積
の和」の項の組合わせの信号としてＯＲゲート２６．４
６および７４に与えられる。第１図では、これら３個の
ＯＲゲートは、レジスタ２８．４８および７６によりそ
れぞれ受取られる組合わせの信号を与えるように、アレ
イ２２内の可変数の別々のプログラム可能ＡＮＤゲート
から信号を受取るように示される。しかしながら、この
技術で認識されるように、いかなる数のプログラム可能
ＡＮＤゲートも、この組合わせの信号を与えるようにＯ
Ｒゲートへの入力として設計され得る。
第１図の好ましい実施例では、クロックはライン２９ａ
にクロック信号を与える入力ピンに接続される。
第１図を参照して述べられるダイナミック制御信号の各
々は、単一のプログラム可能ＡＮＤアレイ２２の出力と
して与えられる。したがって、共通非同期リセット信号
（ＣＭＮ　　ＡＳＹＮ　　Ｒ３Ｔ）および共通同期プリ
セット信号（ＣＭＮ　　ＳＹＮ　　ＰＲＳＴ）は、プロ
グラム可能ＡＮＤアレイの出力としてライン２９ｃおよ
び２９ｂにそれぞれ与えられる。観測可能性信号は、プ
ログラム可能ＡＮＤアレイの出力としてライン８４に与
えられる。様々な出力可能化信号は、プログラム可能Ａ
ＮＤアレイの出力として、ＸＯＲゲート３８および７０
に接続された信号ラインに与えられる。
上記のいかなる制御信号も、もし所望されるならば、「
積の和」の項のような、より複雑な論理回路により実現
され得る。
種々のダイナミック制御信号を与える手段は、単一のプ
ログラム可能ＡＮＤアレイ２２の出力からの単なる積の
項または複数個のプログラム可能ＡＮＤアレイを総計す
るＯＲゲートの出力からの「積の和」の項のいずれかと
して、様々な態様で形作られ得る。さらに、各１１０ピ
ンが独特に形作られ得る。
第１図では、共通同期プリセット信号ＣＭＮＳＹＮ　　
ＰＲＳＴおよびＣＭＮ　　ＡＳＹＮ　　ＲＳＴ信号は、
プログラム可能アレイ論理装置１０の出力レジスタ部分
１６、出力マクロセル１８、および６個の埋没レジスタ
部分２０におけるすべてのレジスタ（第１図を参照され
たい）に対して共通に与えられる。同期プリセット信号
は、プログラム可能ＡＮＤアレイの出力からの積の項と
してライン２９ｂにダイナミックに与えられる。他のダ
イナミック制御信号のように、共通同期プリセット信号
ＣＭＮ　　ＳＹＮ　　ＰＲＳＴまたは非同期リセット信
号ＣＭＮ　　ＡＳＹＮ　　Ｒ５Ｔは、この発明による「
積の和」の項のような他の論理回路で実現され得る。
プログラム可能アレイ論理装置１０の機能は、６個のプ
ログラム可能ヒユーズ３２．４０，５４．５８．６３お
よび７２に関連してダイナミックに与えられた制御信号
により向上される。この発明の装置１０の可溶性リンク
３２は、ＸＯＲゲート３０により発生された信号が活性
状態の「ハイ」または活性状態の「ロー」であるかどう
かを決定するように設定され得て、かつこうしてヒユー
ズ３２は専用の出力レジスタ部分１６の極性ヒユーズと
呼ばれる。可溶性リンク５８は、出力マクロセル１８に
対して出力極性選択を行なう。
可溶性リンク４０および７２は、ＸＯＲゲート３８およ
び７０によりそれぞれ受取られた出力可能化制御信号が
出力バッファ３４および６０をそれぞれ不能化するかま
たは可能化するかのいずれであるかを決定するように設
定され得る。
ＭＵＸ５０に接続された可溶性リンク５４は、その１ｐ
入力の組合わせの信号またはその１０入力の登録された
信号のいずれが出力極性ＸＯＲゲート５６に導伝される
かを決定するように設定され得る。またＭＵＸ６２に接
続された可溶性リンク６３の状態は同様に、そのＩＤ入
力の登録された信号またはその１０入力に導伝されたＩ
１０ピン１４の信号のいずれがＡＮＤアレイ２２にフィ
ードバックされるべきであるかを決定する。
前の説明が例示するように、プログラム可能アレイ論理
装置１０の機能は、この発明の出力論理回路１６．１８
および２０により大いに向上される。さらに、出力論理
回路は、集積回路チップ上で実現される特定の回路の融
通性およびダイナミック制御を向上するように、様々な
集積回路装置において利用され得る。この態様では、チ
ップ上で実現される論理装置の数に関して、所与の集積
回路チップ上の相対的に少数の入力／出力ポートにより
生じられる制限が最少にされ得る。
第２図は、第１図で示されたものと同様の埋没状態レジ
スタおよび出力マクロセルがプログラム可能論理アレイ
（ＰＬＡ）装置１００において利用される、代わりの実
施例を例示する。この実施例は、第１図で要素２２とし
て示されたものと同様のプログラム可能ＡＮＤアレイ１
２２を、１対のプログラム可能ＯＲアレイ１０２ａおよ
び１０２ｂと関連して採用する。ＯＲアレイの各々は、
１組（４８個）の信号ラインで、ＡＮＤアレイ１２２か
ら「積の項」の信号を受取り、かつそこからＡＮＤ−Ｏ
Ｒ（ＰＬＡ）型のアーキテクチャに１６個の信号を発生
する。この実施例はＯＲアレイの採用、出力マクロセル
の詳細において、かつクロック動作機構においてのみ第
１図で例示されたものとは異なるので、そこに示された
多くの要素は平明にするために第２図から省略されてい
る。
出力マクロセル１１８ａのもしくは出力マクロセル１１
８ｂの部分をそれぞれ、または埋没状態レジスタ部分１
２０ａもしくは埋没状態レジスタ部分１２０ｂの部分を
それぞれ形成する要素に関するとき、接尾辞ｒａＪおよ
びｒｂＪが第２図およびその説明において用いられる。
第２図および第３図で用いた参照数字では「１」を前に
付しており、それは第１図で「１」を前に付していない
類似の要素を示す。
ただ１個が第２図では１１２ａで示された第１のバンク
の６個のＩ１０ピンは、第１の組（６個）の出力マクロ
セル１１８ａを受は持ち、かっただ１個が１１２ｂで示
された第２のバンクの６個のＩ１０ピンは、第２の組（
６個）の出力マクロセル１１８ｂを受は持つ。ただ１個
が１２０ａで示された第１の組（４個）の埋没状態レジ
スタ部分は、ＯＲアレイ１０２ａに、および出力マクロ
セル１１８ａに関連し、またただ１個が１２０ｂで示さ
れた第２の組（４個）の埋没状態レジスタ部分はＯＲア
レイ１０２ｂおよび出力マクロセル１１８ｂに関連する
。
埋没状態レジスタ部分１２０ａおよび１２０ｂの各々は
、第１図で示された、レジスタ７６がそのＤ入力でＯＲ
ゲートにより発生された信号を受取るのと同一の態様で
、ＯＲアレイ１０２ａ、１０２ｂからの信号をそれぞれ
受取る。したがって、各部分１２０ａおよび１２０ｂは
、ＯＲアレイ１０２ａまたは１０２ｂ内でＯＲゲートに
より発生された信号を受取るレジスタをそれぞれ備え、
かつそのＱ出力で、バッファ１７８ａおよび１７８ｂを
それぞれ介してＡＮＤアレイ１２２に戻り導伝される信
号をそこから信号ライン１８０ａおよび１８０ｂにそれ
ぞれ発生する。同様に、埋没状態レジスタ１２０ａおよ
び１２０ｂにより発生された信号は、信号ライン１７９
ａおよび１７９ｂをそれぞれ介して出力マクロセル１１
８ａおよび１１８ｂにそれぞれ導伝され、そこでそれは
、第１図と関連して上で述べられた観測可能性信号を受
けて、Ｉ１０ピン１１２ａおよび１１２ｂでそれぞれ観
察され得る。
すべての点で、第２図で例示された埋没状態レジスタ部
分１２０ａおよび１２０ｂは、構造および機能において
第１図で示された埋没状態レジスタ部分２０と同一であ
り、かつしたがってさらに詳細には述べられない。しか
しながら、出力マクロセル１１８ａおよび１１８ｂは、
第１図で例示された出力マクロセル１８とはいくつかの
点で異なる。
第３図を参照すると、第２図のマクロセル１１８ａおよ
び１１８ｂを表わす出力マクロセル１１８は、ＯＲアレ
イ１０２ａまたは１０２ｂからの第１のおよび第２の信
号の両方を受取る。第１のこのような信号は、第１図で
例示された出力マクロセル１８の場合のように、レジス
タ１４８のＤ入力に導伝される。第２のこのような信号
は、出力および極性選択４−１マルチプレクサ（ＭＵＸ
）１５０の第１の真のかつ補数にされた入力端子に導伝
される。レジスタ１４８のＱ出力端子は、出力選択ＭＵ
Ｘ　１５０の第２の真のかつ補数にされた入力に接続さ
れる。出力マクロセル１１８の出力選択ＭＵＸ　１５０
はしたがって、ＯＲアレイから別々の信号を受取り、ユ
ーザがＯＲアレイから１１０ピンへ直接に第１の組合わ
せの信号を、またはＩ１０ピンへ第２の登録された信号
を通過させるようにされる。前者の場合には、レジスタ
は埋没レジスタとして作用する。ＯＲアレイからの別々
の信号をＯＲゲート１４５および１４６を介して与える
ことにより、他の「埋没」レジスタとして出力マクロセ
ル１１８のレジスタ１４８の利用が可能となり、その場
合ライン１４５の組合わせの出力信号はＩ１０ピン１１
４に導伝されるように、レジスタ１４８の内容物よりも
むしろ出力選択ＭＵＸ１５０により選択される。
共通出力レジスタ観測可能性の項の信号は、ＭＵＸ１５
０のＳＯ出力制御端子に順に導伝される信号を発生する
出力レジスタ観測可能性制御ＯＲゲート１５３に至る第
１の入力で受取られる。フィールドプログラム可能可溶
性リンク１５３ａは、ＯＲゲート１５３の第２の入力に
接続される。ＭＵＸ１５０に接続されたフィールドプロ
グラム可能可溶性リンク１５２は、第１図のＭＵＸ５０
に関連して上で述べられた、同一の極性制御関数を与え
る。共通埋没レジスタ観測可能性の項の信号は、反転出
力バッファ１６０に導伝される。　ヒユーズ１５３ａお
よび１５２のステータスは、登録されたまたは組合わせ
の信号のいずれがＩ１０ピン１１４に導伝されるか、か
つそのように導伝されたこの信号が活性状態の「ハイ」
であるかまたは活性状態の「ロー」のいずれであるがを
それぞれ決定する。ヒユーズ１５３ａがそのままであれ
ば、組合わせの信号はピン１１４で発生されるが、ユー
ザは共通出力レジスタ観測可能性の項の信号を「ハイ」
に設定することにより、ピン１１４で出力レジスタ１４
８の内容物を観察し得る。
ユーザは、共通埋没レジスタ観測可能性信号を「ハイ」
に設定することにより、Ｉ１０ピン１１４により受は持
たれた埋没レジスタ７６の内容物を観察することが可能
であり、それによって第１図に関連して上で述べられた
態様で、出力バッフ７１６０を不能化する。他のすべて
の点では、第３図で例示された出力マクロセル１１８は
、構造および機能において第１図で示された出力マクロ
セル１８と同一であり、かつしたがってさらに詳細には
述べられない。
埋没状態レジスタ部分１２０ａおよび１２０ｂの内容物
は、第２図で示されるように、ライン１７９ａおよび１
７９ｂをそれぞれ介して出力マクロセル１１８ａおよび
１１８ｂにそれぞれ導伝される。ライン１７９ａおよび
１７９ｂを表わす信号ライン１７９は、第１図に関連し
て述べられたのと同じように、Ｉ１０ピン１１４に至る
埋没状態レジスタ（第１図の７６）を受は持つ反転バッ
ファ（第１図の８２）により発生された信号を導伝する
ものとして第３図で示される。
第３図で示されるように、ＡＮＤアレイ１２２からの共
通プリロード積の項の信号は、レジスタ１４８によって
受取られ、それによってユーザは、ツェナ電圧がこの目
的のために利用可能でないとき、予備回路検証の間レジ
スタ１４８の状態を設定するようにされる。共通プリロ
ード積の項の信号はまた、これらのレジスタを同様にプ
リロードするために埋没状態レジスタ部分１２０ａおよ
び１２０ｂにより受取られる。
ＰＡＬ　１００を含む集積回路パッケージに与えられた
第１のクロック信号（ＣＬＫ／Ｉ）は、信号ライン１９
０で、ヒユーズプログラム可能２−入力、２−出力クロ
ックマルチプレクサ（ＣＬＫＭＵＸ）１９２の第１の入
力端子に導伝され、かつＰＡＬ　１００に与えられた第
２のクロック信号（ＣＬＫ／ｎ）は、ＣＬＫ　　ＭＵＸ
１９２の第２の入力端子およびプログラム可能ＡＮＤア
レイ１２２に導伝される。ＣＬＫ　　ＭＵＸ１９２の制
御選択入力（ＳＯ）に接続されたフィールドプログラム
可能ヒユーズ１９４の適当なプログラム動作により、そ
の出力の各々で発生されたクロック信号ＣＬＫＩおよび
ＣＬ　Ｋ　２は、ＣＬＫＩのまたはＣＬＫ　　ｎの信号
のいずれかである。ＭＵＸ１９２によりその第１の出力
で発生されたクロック信号、ＣＬＫＩは、第１のバンク
出力マクロセル１１８ａのレジスタ１４８ａおよび埋没
状態レジスタ部分１２０ａのレジスタ１７６ａに導伝さ
れ、かつその第２の出力で発生されたクロック信号、Ｃ
ＬＫ２は、第２のバンク出力マクロセル１１８ｂのレジ
スタ１４８ｂおよび埋没状態レジスタ部分１２０ｂのレ
ジスタ１７６ｂに導伝される。
さらに、ヒユーズプログラム可能ＣＬＫ　　ＭＵＸ１９
２を設けることにより、各々のバンクに対して共通のク
ロック（ＣＬＫ　　Ｉ）または異なるクロックＣＬＫＩ
およびＣＬＫ　　ｎを利用することが可能となる。
第２図で示されたＰＬＡ装置に対する他の代わりの実施
例は、出力マクロセル１１８ａおよび１１８ｂならびに
埋没状態レジスタ１２０ａおよび１２０ｂにより受取ら
れたＣ　Ｌ　Ｋ　１のおよびＣＬＫ２の信号を与えるよ
うに、共通のクロックが単一のバンク内に採用されたも
のである。この単一のバンクの代わりの実施例では、プ
ログラム可能ＯＲアレイ１０２ａは、要素１１８ａおよ
び１２０ａよりもむしろ出力マクロセル１１８ａおよび
１１８ｂに接続され、またプログラム可能ＯＲアレイ１
０２ｂは、要素１１８ｂおよび１２０ｂよりもむしろ埋
没状態レジスタ部分１２０ａおよび１２０ｂに接続され
る。これらの接続は、別の出力発生ＯＲアレイ１０２ａ
および別の制御シーケンス動作ＯＲアレイ１０２ｂを与
え、そのためユーザは出力マクロセル１１８ａおよび１
２０ａに対してダイナミック制御信号をプログラム可能
に特定し、かつ埋没状態レジスタ部分１２０ａおよび１
２０ｂに対して制御信号を独立して特定し得る。
この発明の代わりの好ましい実施例に関する上の説明は
、例示と説明の目的のために与えられている。それらは
、余すところないものではなく、またこの発明を開示さ
れた正確な形式に限定するものでもなく、かつ明らかに
上の教示に照らして多くの修正および変更が可能である
。プログラム可能アレイ論理装置およびプログラム可能
論理アレイ装置の実施例は、この発明の原理およびその
実際の応用を最良に説明するために選ばれかつ述べられ
ていて、それによって当業者が、企図された特定の用途
に適する様々な修正と様々な実施例においてこの発明を
最良に利用することが可能である。この発明の範囲は前
掲の特許請求の範囲により規定されることが意図されて
いる。
【図面の簡単な説明】
第１図は、この発明の第１の好ましい実施例の論理図で
ある。 第２図は、この発明を実現し、二重クロックを採用する
プログラム可能アレイ論理装置の論理図である。 第３図は、この発明の出力マクロセルの代わりの実施例
の論理図である。 図に、おいて、１０はＰＡＬ装置、１２，１４゜１１４
はＩ１０ピン、１６は専用の出力レジスタ部分、１８，
１１８は出力マクロセル、２０は埋没状態レジスタ部分
、２２，１２２はプログラム可能ＡＮＤアレイ、２６．
４６，７４，１４５゜１４６．１５３はＯＲゲート、２
８．４８．７６゜１４８はレジスタ、３０．３８，５６
．７０はＸＯＲゲート、３２．　４０．　５４．　５８
．　６３．　７２．１５２，１９４はヒユーズ、３４，
４４，６０．６６．７８，８２．１６０はバッファ、４
２゜８０はフィードバック経路、５０，６２，１５０゜
１９２はマルチプレクサ、１００はＰＬＡ装置である。

Claims (30)

    【特許請求の範囲】
  1. （１）複数個のデータ信号および複数個のダイナミック
    制御信号を発生するためのプログラム可能アレイ手段を
    有し、かつ複数個の入力／出力ポートを有する論理装置
    において、前記入力／出力ポートを形作るための回路が
    、 各々が前記データ信号の予め定められたものを受取る前
    記ダイナミック制御信号の第１のものに応答して、前記
    データ信号をストアし、前記入力／出力ポートの予め定
    められたものを選択的に形作り、かつ前記入力／出力ポ
    ートで信号を発生するための複数個のプログラム可能出
    力セル手段と、各々が前記データ信号の予め定められた
    ものを受取る前記第１のダイナミック制御信号に応答し
    て、前記データ信号をストアし、かつそこから信号を発
    生するための複数個の記憶セル手段とを含み、 それによって第１の、第２の予め定められたレベルの前
    記第１のダイナミック制御信号をそれぞれ受けて、前記
    出力セル手段が、それによってストアされまたは受取ら
    れる前記データ信号を選択的に発生するように前記予め
    定められた入力／出力ポートを形作り、前記データ信号
    が前記記憶セル手段の予め定められたものにそれぞれス
    トアされる論理装置。
  2. （２）前記プログラム可能出力セル手段が、前記データ
    信号を受取るクロック信号に応答して、前記データ信号
    を登録し、かつ登録された信号をそこから発生するため
    のレジスタ手段と、前記ダイナミック制御信号の第２の
    ものに応答して、前記登録された信号に応答して、前記
    第２のダイナミック制御信号に応答して、活性状態の「
    ハイ」のモードまたは活性状態の「ロー」のモードの出
    力信号を選択的に発生するための出力極性選択手段と、 前記ダイナミック制御信号の第４のものを受取る前記ダ
    イナミック制御信号の第３のものに応答して、前記第３
    のダイナミック制御信号に応答して、出力可能化信号お
    よび出力不能化信号をそこから選択的に発生するための
    出力可能化制御手段と、 前記出力信号を受取り、真の入力で受取られた前記第１
    のダイナミック制御信号および前記出力可能化および不
    能化信号に応答して、前記出力信号または前記入力／出
    力ポートで前記記憶セル手段により発生された前記信号
    をそこから選択的に発生し、かつ前記入力／出力ポート
    で受取られた信号を受取るための、入力／出力手段とを
    含む、特許請求の範囲第１項に記載の論理装置。
  3. （３）前記複数個のプログラム可能出力セル手段が、複
    数個の第１のおよび第２のプログラム可能出力セル手段
    を含み、前記第２の出力セル手段がさらに、前記ポート
    で前記データ信号または前記登録された信号を発生する
    ように前記入力／出力ポートを選択的に形作り、前記第
    ２の出力セル手段が、 前記データ信号および前記登録された信号を受取る前記
    ダイナミック制御信号の第５のものに応答して、前記第
    ５のダイナミック制御信号に応答して、前記出力極性選
    択手段に前記受取られた信号の１個を選択的に結合する
    ための出力選択マルチプレクサ手段をさらに含む、特許
    請求の範囲第２項に記載の論理装置。
  4. （４）前記第２の出力セル手段がさらに、前記ポートで
    受取られた前記信号をまたは前記プログラム可能アレイ
    手段への前記登録された信号を発生するように、前記入
    力／出力ポートを選択的に形作り、前記第２の出力セル
    手段が、 前記登録された信号および前記ポートで受取られた前記
    信号を受取る前記ダイナミック制御信号の第６のものに
    応答して、前記第６のダイナミック制御信号に応答して
    、前記プログラムアレイ手段に前記受取られた信号の１
    個を選択的に結合するためのフィードバックマルチプレ
    クサ手段をさらに含む、特許請求の範囲第３項に記載の
    論理装置。
  5. （５）前記第１の出力セル手段が、前記ポートで受取ら
    れた前記信号を前記プログラム可能アレイ手段に導伝す
    るための手段をさらに含む、特許請求の範囲第２項に記
    載の論理装置。
  6. （６）前記複数個の記憶セル手段が、 前記データ信号を受取るクロック信号に応答して、前記
    データ信号をストアし、かつ前記ストアされたデータ信
    号をそこから発生するためのレジスタ手段と、 前記ストアされたデータ信号を受取り、真の入力で受取
    られた前記第１のダイナミック制御信号に応答して、前
    記ストアされたデータ信号を前記予め定められた入力／
    出力ポートに選択的に導伝するための入力／出力手段と
    を含む、特許請求の範囲第１項に記載の論理装置。
  7. （７）前記記憶セル手段が、前記ストアされたデータ信
    号を前記プログラム可能アレイ手段に導伝するための手
    段をさらに含む、特許請求の範囲第６項に記載の論理装
    置。
  8. （８）前記ダイナミック制御信号の予め定められたもの
    の信号源が前記プログラム可能可溶性リンクの予め定め
    られたものであり、そのステータスが前記ダイナミック
    制御信号を決定する複数個のプログラム可能可溶性リン
    クをさらに含む、特許請求の範囲第２項に記載の論理装
    置。
  9. （９）前記出力可能化制御手段が、第１の入力端子で前
    記第３のダイナミック制御信号を、かつ第２の入力端子
    で前記第４のダイナミック制御信号を受取る排他的ＯＲ
    ゲートであり、前記第４のダイナミック制御信号が前記
    複数個のプログラム可能可溶性リンクの第１のものによ
    り決定される、特許請求の範囲第８項に記載の論理装置
    。
  10. （１０）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第７のものに応答して、前記第７のダイナミ
    ック制御信号に応答して、それによって発生された前記
    登録された信号を予め定められたレベルまで非同期リセ
    ットするためのものである、特許請求の範囲第２項に記
    載の論理装置。
  11. （１１）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第８のものに応答して、前記第８のダイナミ
    ック制御信号に応答して、前記クロック信号を受けて、
    それによって発生された前記登録された信号を予め定め
    られたレベルまで同期プリセットするためのものである
    、特許請求の範囲第２項に記載の論理装置。
  12. （１２）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第７のものに応答して、前記第７のダイナミ
    ック制御信号に応答して、それによって発生された前記
    登録された信号を予め定められたレベルまで非同期リセ
    ットするためのものである、特許請求の範囲第６項に記
    載の論理装置。
  13. （１３）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第８のものに応答して、前記第８のダイナミ
    ック制御信号に応答して、前記クロック信号を受けて、
    それによって発生された前記登録された信号を予め定め
    られたレベルまで同期プリセットするためのものである
    、特許請求の範囲第６項に記載の論理装置。
  14. （１４）前記プログラム可能出力セル手段が、前記デー
    タ信号を受取るクロック信号に応答して、前記データ信
    号を登録し、かつ登録された信号をそこから発生するた
    めのレジスタ手段と、前記ダイナミック制御信号の第４
    のものを受取る前記ダイナミック制御信号の第２のもの
    に応答して、前記第２のダイナミック制御信号に応答し
    て、出力可能化信号および出力不能化信号をそこから選
    択的に発生するための出力可能化制御手段と、 前記出力信号を受取り、真の入力で受取られた前記第１
    のダイナミック制御信号ならびに前記出力可能化および
    不能化信号に応答して、前記出力信号または前記入力／
    出力ポートで前記記憶セル手段により発生された前記信
    号をそこから選択的に発生し、かつ前記入力／出力ポー
    トで受取られた信号を受取るための入力／出力手段とを
    含む、特許請求の範囲第１項に記載の論理装置。
  15. （１５）前記複数個のプログラム可能出力セル手段が複
    数個の第１のおよび第２のプログラム可能出力セル手段
    を含み、前記第２の出力セル手段がさらに、前記ポート
    で前記（第１の）データ信号または第２のデータ信号を
    発生するように前記入力／出力ポートを選択的に形作り
    、前記第２の出力セル手段が、 前記第２のデータ信号および前記登録された信号を受取
    る前記ダイナミック制御信号の第３のおよび第４のもの
    に応答して、前記第３のおよび第４のダイナミック制御
    信号に応答して、前記受取られた信号の１個を前記入力
    ／出力手段に選択的に結合するための出力選択マルチプ
    レクサ手段をさらに含む、特許請求の範囲第１４項に記
    載の論理装置。
  16. （１６）前記第２の出力セル手段がさらに、前記ポート
    で受取られた前記信号または前記登録された信号を前記
    プログラム可能アレイ手段に対し発生するように、前記
    入力／出力ポートを選択的に形作り、前記第２の出力セ
    ル手段が、 前記登録された信号および前記ポートで受取られた前記
    信号を受取る前記ダイナミック制御信号の第５のものに
    応答して、前記第５のダイナミック制御信号に応答して
    、前記受取られた信号の１個を前記プログラム可能アレ
    イ手段に選択的に結合するためのフィードバックマルチ
    プレクサ手段をさらに含む、特許請求の範囲第１５項に
    記載の論理装置。
  17. （１７）前記第２の出力セル手段がさらに、前記第１の
    ダイナミック制御信号および前記ダイナミック制御信号
    の第５のものに応答して、前記出力選択マルチプレクサ
    手段により受取られる前記第３のダイナミック制御信号
    を選択的に発生するための観測可能性手段をさらに含む
    、特許請求の範囲第１５項に記載の論理装置。
  18. （１８）複数個のプログラム可能可溶性リンクをさらに
    含み、そこで前記ダイナミック制御信号の予め定められ
    たものの信号源が前記プログラム可能可溶性リンクの予
    め定められたものであり、そのステータスが前記ダイナ
    ミック制御信号を決定する、特許請求の範囲第１４項に
    記載の論理装置。
  19. （１９）前記出力可能化制御手段が、第１の入力端子で
    前記第２のダイナミック制御信号を、かつ第２の入力端
    子で前記第３のダイナミック制御信号を受取る排他的Ｏ
    Ｒゲートであり、前記第３のダイナミック制御信号が前
    記複数個のプログラム可能可溶性リンクの第１のものに
    より決定される、特許請求の範囲第１８項に記載の論理
    装置。
  20. （２０）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第７のものに応答して、前記第７のダイナミ
    ック制御信号に応答して、それによって発生された前記
    登録された信号を予め定められたレベルまで非同期リセ
    ットするためのものである、特許請求の範囲第１４項に
    記載の論理装置。
  21. （２１）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第８のものに応答して、前記第８のダイナミ
    ック制御信号に応答して、前記クロック信号を受けて、
    それによって発生された前記登録された信号を予め定め
    られたレベルまで同期プリセットするためのものである
    、特許請求の範囲第１４項に記載の論理装置。
  22. （２２）前記レジスタ手段がさらに、前記ダイナミック
    制御信号の第９のものに応答して、前記レジスタ手段を
    非同期プリロードするためのものである、特許請求の範
    囲第１４項に記載の論理装置。
  23. （２３）集積回路チップに含まれるプログラム可能論理
    アレイ装置であって、論理信号をダイナミックに発生す
    る複数個のプログラム可能論理セル手段と、論理信号の
    サブセットを組合わせ、かつそこから複数個の組合わせ
    の信号を発生するための第２の複数個の第１のおよび第
    ２のプログラム可能組合わせの論理手段とを含む部分を
    有し、第１のおよび第２の組合わせの信号のそれぞれ予
    め定められたものである前記第１のおよび前記第２のク
    ロック信号およびデータ信号に、ならびに前記集積回路
    チップの外部ピンに与えられた信号および前記集積回路
    の前記部分により発生された前記複数個の組合わせの信
    号の予め定められたものから選択可能な複数個のダイナ
    ミック制御信号に応答して、前記集積回路の第１のおよ
    び第２の複数個の入力／出力ポートをそれぞれ形作るた
    めの第１のおよび第２の複数個のプログラム可能出力セ
    ルと、 前記第１のおよび前記第２の組合わせの信号のそれぞれ
    予め定められたものである前記第１のおよび前記第２の
    クロック信号およびデータ信号に、ならびに前記集積回
    路チップの外部ピンに与えられた信号および前記集積回
    路の前記部分により発生された前記複数個の組合わせの
    信号の予め定められたものから選択可能な複数個のダイ
    ナミック制御信号に応答して、前記データ信号の第３の
    および第４のものをそれぞれストアし、かつそこから第
    ３のおよび第４の複数個の信号をそれぞれ発生するため
    の第１のおよび第２の複数個の記憶セルとを含み、 それによって第１のおよび第２のそれぞれの予め定めら
    れたレベルの前記ダイナミック制御信号の第１のものを
    受けて、前記第１のおよび前記第２の複数個の出力セル
    がそれぞれ、それによってストアされまたは受取られる
    前記データ信号を発生するように、予め定められたポー
    トを形作り、前記データ信号が前記第１のおよび前記第
    ２の複数個の記憶セル手段のそれぞれ予め定められたも
    のにストアされるプログラム可能論理アレイ装置。
  24. （２４）前記装置が第１のおよび第２のバンククロック
    信号を受取り、前記複数個の論理セル手段の前記部分が
    前記第２のバンククロック信号をそのクロック信号とし
    て受取り、前記装置が、前記第１のおよび前記第２のバ
    ンククロック信号を受取るプログラム可能可溶性リンク
    を有し、前記バンククロック選択マルチプレクサ可溶性
    リンクのステータスに応答して、前記受取られた信号の
    １個をバンククロック選択マルチプレクサ手段の出力に
    選択的に結合し、そのように結合された前記信号が、前
    記第１のおよび前記第２の複数個の出力セルにより、か
    つ前記第１のおよび前記第２の複数個の記憶セルにより
    それぞれ受取られる前記クロック信号である前記バンク
    クロック選択マルチプレクサ手段をさらに含む、特許請
    求の範囲第２３項に記載のプログラム可能論理アレイ装
    置。
  25. （２５）前記出力セルおよび前記記憶セルにより発生さ
    れる前記信号が前記プログラム可能論理セル手段にフィ
    ードバックされる、特許請求の範囲第２３項に記載のプ
    ログラム可能論理アレイ装置。
  26. （２６）前記プログラム可能論理セル手段がプログラム
    可能ＡＮＤアレイである、特許請求の範囲第２３項に記
    載のプログラム可能論理アレイ装置。
  27. （２７）前記第１のおよび前記第２のプログラム可能組
    合わせの論理手段がプログラム可能ＯＲアレイである、
    特許請求の範囲第２３項に記載のプログラム可能論理ア
    レイ装置。
  28. （２８）集積回路チップに含まれるプログラム可能論理
    アレイ装置であって、論理信号をダイナミックに発生す
    る複数個のプログラム可能論理セル手段と、論理信号の
    サブセットを組合わせかつ複数個の組合わせの信号をそ
    こから発生するための第２の複数個の第１のおよび第２
    のプログラム可能組合わせの論理手段とを含む部分を有
    し、各々が、クロック信号、前記第１の組合わせの信号
    の予め定められたものであるデータ信号、および前記集
    積回路チップの外部ピンに与えられた信号および前記集
    積回路の前記部分により発生された前記複数個の組合わ
    せの信号の予め定められたものから選択可能な複数個の
    ダイナミック制御信号に応答して、前記集積回路の複数
    個の入力／出力ポートを形作るための第１の複数個のプ
    ログラム可能出力セルと、 各々のセルが、前記クロック信号、前記第２の組合わせ
    の信号の予め定められたものであるデータ信号、および
    前記集積回路チップの外部ピンに与えられた信号および
    前記集積回路の前記部分により発生された前記複数個の
    組合わせの信号の予め定められたものから選択可能な複
    数個のダイナミック制御信号に応答して、複数個の前記
    データ信号をストアし、かつそこから複数個の信号を発
    生するための複数個の記憶セルとを含み、 それによって第１のおよび第２のそれぞれの予め定めら
    れたレベルの前記ダイナミック制御信号の第１のものを
    受けて、前記出力セルが、それによってストアされまた
    は受取られる前記データ信号を発生するように予め定め
    られたポートを形作り、前記データ信号が前記記憶セル
    手段の予め定められたものにストアされるプログラム可
    能論理アレイ装置。
  29. （２９）複数（ｑ）個の出力ピンを有し、かつ各々が回
    路の出力ピンを割当てられた複数（ｍ）個の汎用レジス
    タおよび複数（ｋ）個の埋没レジスタを有する集積回路
    からｎ−状態機械シーケンサを設計する方法であって、
    そこでは２＾ｑ＜ｎであり、 ａ）ｉ＜＝ｍであるｉ個の前記汎用レジスタを選択する
    段階と、 ｂ）ｊ＜＝ｋであるｊ個の前記埋没レジスタを選択する
    段階と、 ｃ）２＾（＾ｉ＾＋＾ｊ＾）＞＝ｎであることを確実に
    する段階とを含む方法。
  30. （３０）前記埋没レジスタの内容物が前記出力ピンの予
    め定められたもので、マルチプレクサの態様で観察でき
    、 ｄ）前記出力ピンで、前記ｉ個の汎用レジスタおよび前
    記ｊ個の埋没レジスタの内容物を観察する設計検証段階
    をさらに含む、特許請求の範囲第２９項に記載のｎ−状
    態機械設計方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014200106A (ja) * 1999-03-04 2014-10-23 アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2548301B2 (ja) * 1988-05-25 1996-10-30 富士通株式会社 プログラマブル論理回路装置
US5479649A (en) * 1992-05-01 1995-12-26 Advanced Micro Devices, Inc. Method and apparatus for forming a logical combination of signals from diagnostic nodes in an IC chip for passive observation at a dedicated diagnostic pin
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
US5986465A (en) * 1996-04-09 1999-11-16 Altera Corporation Programmable logic integrated circuit architecture incorporating a global shareable expander
US6034540A (en) * 1997-04-08 2000-03-07 Altera Corporation Programmable logic integrated circuit architecture incorporating a lonely register
US6107822A (en) 1996-04-09 2000-08-22 Altera Corporation Logic element for a programmable logic integrated circuit
US7076663B2 (en) * 2001-11-06 2006-07-11 International Business Machines Corporation Integrated system security method
CN104678284B (zh) * 2013-12-03 2017-11-14 北京中电华大电子设计有限责任公司 一种提高芯片健壮性的新型测试控制电路和方法
CN117318734B (zh) * 2023-11-27 2024-02-02 芯来智融半导体科技(上海)有限公司 芯片信号发射电路及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114327A (ja) * 1985-11-05 1987-05-26 アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置
JPH0573294A (ja) * 1991-09-17 1993-03-26 Mitsubishi Electric Corp マイクロプロセツサ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483341A (en) * 1977-12-15 1979-07-03 Nec Corp Digital integrated circuit
JPS56153839A (en) * 1980-04-30 1981-11-28 Nec Corp Pla logical operation circuit
JPS5945722A (ja) * 1982-09-09 1984-03-14 Matsushita Electric Ind Co Ltd プログラマブルロジツクアレイ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114327A (ja) * 1985-11-05 1987-05-26 アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置
JPH0573294A (ja) * 1991-09-17 1993-03-26 Mitsubishi Electric Corp マイクロプロセツサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014200106A (ja) * 1999-03-04 2014-10-23 アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース

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DE3650401T2 (de) 1996-05-15
EP0227329A3 (en) 1989-01-25
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EP0227329A2 (en) 1987-07-01
JP2933207B2 (ja) 1999-08-09
JPH08256052A (ja) 1996-10-01
EP0426655A3 (en) 1991-07-03
ATE128291T1 (de) 1995-10-15
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