JPH08256052A - プログラム可能論理アレイ装置 - Google Patents

プログラム可能論理アレイ装置

Info

Publication number
JPH08256052A
JPH08256052A JP8042789A JP4278996A JPH08256052A JP H08256052 A JPH08256052 A JP H08256052A JP 8042789 A JP8042789 A JP 8042789A JP 4278996 A JP4278996 A JP 4278996A JP H08256052 A JPH08256052 A JP H08256052A
Authority
JP
Japan
Prior art keywords
output
signal
programmable
signals
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8042789A
Other languages
English (en)
Other versions
JP2933206B2 (ja
Inventor
Om Agrawal
オーム・アグラワル
Kapil Shankar
カピル・シャンカー
Fares N Mubarak
ファラス・エヌ・ムバラク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH08256052A publication Critical patent/JPH08256052A/ja
Application granted granted Critical
Publication of JP2933206B2 publication Critical patent/JP2933206B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]
    • G01R31/318519—Test of field programmable gate arrays [FPGA]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 埋没状態レジスタの内容がユーザの制御下に
Ｉ／Ｏピンで観察可能なプログラム可能論理アレイ装置
を提供する。 【解決手段】 ＰＬＡ装置は、Ｉ／Ｏピンに割当てられ
た複数のレジスタと、複数の埋没状態レジスタとを有す
る。各レジスタはフィードバック経路で論理回路に接続
される。ヒューズプログラム可能ＸＯＲゲートによりユ
ーザはＩ／Ｏピンでの信号発生を制御できる。ダイナミ
ック制御信号が供給され、プログラム可能フィードバッ
ク経路も設けられる。出力インバータは選択的に能動化
される。

Description

【発明の詳細な説明】
【０００１】
【関連の同時係属中の出願との相互参照】この出願に特
に興味ある関連の、同時係属中の出願は、オーム・ピィ
・アグラワル（Om P. Agrawal ）、カピル・シャンカー
（Kapil Shankar ）およびファラス・ムバラク（Fares
Mubarak ）のための１９８５年１１月５日に出願され、
この出願の譲受人に譲渡された「融通性のあるクロック
動作および融通性のあるフィードバックを有するプログ
ラム可能入力／出力セル」（Programmable Input/Outpu
t Cell with Flexible Clocking and Flexible Feedbac
k ）と題される米国特許連続番号第７９５，１５９号の
出願である。
【０００２】
【発明の分野】この発明は集積回路チップに関し、かつ
より特定には、埋没されかつ観察できる内部状態レジス
タを有するプログラム可能論理装置を含み、特にプログ
ラム可能ＡＮＤおよびＯＲアレイ論理装置を含む集積回
路に関する。
【０００３】
【発明の背景】集積回路の製造技術が進歩するにつれ
て、単一の集積回路チップ上にますます多くのディスク
リートな論理構成要素を置くことが可能となっている。
たとえば、単一の集積回路チップ上にＡＮＤゲート、Ｏ
Ｒゲート、インバータおよびレジスタのような何千もの
ディスクリートな論理構成要素が存在し得る。しかしな
がら、パッケージ技術の制限により、所与の集積回路チ
ップに対する入力および出力ポートの数が制限される。
こうして、何千ものディスクリートな論理構成要素は、
典型的には数ダースのオーダの入力／出力（Ｉ／Ｏ）ポ
ートによって受け持たれなければならない。所与の集積
回路のために利用可能な少数の入力／出力ポートはこう
して、集積回路チップで実現された論理回路の設計にお
ける融通性を厳しく限定する。
【０００４】設計における融通性は、プログラム可能ア
レイ論理装置のような装置に対して特に重要である。プ
ログラム可能アレイ論理装置において、装置のユーザ
は、フィールドプログラム技術を用いる特定の必要性に
より論理アレイを形作る。ユーザは入力／出力ピンの形
状により設計の選択を強いられるので、プログラム可能
論理アレイの利用が制限される。
【０００５】この出願と同一の譲受人により所有され
た、出願日１９８５年１１月５日、連続番号第７９５，
１５９号の「融通性のあるクロック動作および融通性の
あるフィードバックを有するプログラム可能入力／出力
セル」（PROGRAMMABLE INPUT/OUTPUT CELL WITH FLEXIB
LE CLOCKING AND FLEXIBLE FEEDBACK）と題される先の
米国特許出願は、入力／出力ポートの形状がより融通性
のあるようにされ得る１つの方法を提案する。そこで、
設計者が論理アレイ内に生じられたユーザ決定の「積の
項」に関連してチップ上に論理回路を設置するとき、ユ
ーザはヒューズを飛ばす、またはヒューズを飛ばさない
フィールドプログラム技術を用いるセレクタ手段を設定
することにより、所与の入力／出力ピンのための様々な
入力モードまたは様々な出力モードから選択できる。入
力モードでは、ポートは専用の登録されたまたはラッチ
された入力として形作られてもよく、出力モードでは、
登録された組合せのまたはラッチされた出力として形作
られてもよい。レジスタ／ラッチは、ヒューズプログラ
ム可能な入力選択マルチプレクサとともに入力、出力も
しくは埋没レジスタとして、または透明なラッチとして
作用し得る。プログラム可能クロック選択マルチプレク
サは、外部のピンまたは内部に生じられた積の項に与え
られたクロック／ラッチ可能化信号の間で選択する。ク
ロック極性制御もまた与えられる。レジスタ／ラッチの
非同期リセットおよびプリセットは、そのために極性制
御に沿って設けられる。専用のかつプログラム可能フィ
ードバック経路が設けられる。出力インバータは内部信
号から、または外部ピンから選択可能に可能化され得
る。入力／出力回路は、各バンクが同一のまたは異なる
クロックを選択可能に受取るバンクに展開され得る。レ
ジスタ／ラッチは、内部に発生された信号を介してまた
は外部ピンからプリロードされ得る。こうして、たとえ
ば設計者は、選択された論理アレイパッケージに対し所
望のように、登録された出力および組合せの出力をＩ／
Ｏピンに位置づけることができる。
【０００６】先行技術のプログラム可能アレイ論理装置
に対する設計の融通性を増すための他の方法は、設計者
が、事実上Ｉ／Ｏピンを入力ピンとして扱いながら、Ｉ
／Ｏピンから論理アレイへ直接にフィードバック経路を
設けるための、または論理アレイからの登録された出力
をフィードバックとして選択するためのフィールドプロ
グラム技術を用いて選択できるように、出力論理内に選
択可能なフィードバックを与える。この種のフィードバ
ックシステムは、ＡｍＰＡＬ２２Ｖ１０として示される
アドバンスト・マイクロ・ディバイシズ（Advanced Mic
ro Devices) の２４−ピンＩＭＯＸTMプログラム可能ア
レイ論理装置（ＰＡＬはモノリシック・メモリーズ，イ
ンコーポレーテッド（Monolithic Memories, Inc. ）の
登録商標である）のための製品文献に述べられる。ＡＭ
ＰＡＬ２２Ｖ１０に関する早められた情報紙は、カリフ
ォルニア州サニィベイルのアドバンスト・マイクロ・デ
ィバイシズ・インコーポレーテッド（Advanced Micro D
evices, Inc.）により１９８３年６月付で発表された。
この早められた情報は、この発明に対するさらに他の背
景のために参照され得る。
【０００７】上記の先行技術の出力セレクタおよびフィ
ードバックセレクタの両方は、フィードバック型または
特定のＩ／Ｏピンのための出力型の、設計されたまたは
フィールドプログラムされた選択を必要とした。したが
って、ユーザは装置に対する各Ｉ／Ｏピンの１個の形状
に制限された。融通性のある出力論理回路を設けること
が望ましいので、融通性を増大するために設けかつ先行
技術の限界を克服する出力論理回路が必要となる。
【０００８】さらに、内部状態カウンタを採用するシー
ケンサ内にこのような論理回路を用いるため、論理回路
内のレジスタを専用の埋没状態レジスタとして展開する
ことがしばしば望ましい。したがって、融通性のあるよ
うに形作られることが可能でありかついわゆる「埋没
の」、または内部の状態レジスタが融通性のあるように
利用され得る入力／出力回路が必要となる。この特徴に
より、システム設計者は周知のように改良された「状態
機械」または「制御シーケンサ」を作るようにされる。
これらのレジスタの内容物をモニタする必要性もまた、
入力／出力論理回路から欠けている望ましい特徴として
認識される。
【０００９】先行技術の他の限界は、各レジスタに給電
するＯＲゲートにより受取られた可変数の「積の項」を
有する観察できる埋没状態レジスタがなく、かつすべて
のＩ／Ｏピンからチップ内部の論理回路までの専用のフ
ィードバック経路がないことである。このように、内部
に発生された信号が割当てられる態様で不所望の設計が
強いられ、その結果、しばしばレジスタを非能率的に利
用することになる。たとえば、現存のプログラム可能ア
レイ論理装置は典型的には、各々がＩ／Ｏピンを割当て
られた１０個または１２個のレジスタを有する。このよ
うな装置を用いる状態機械の設計者は、これらのレジス
タのいくつかを内部状態レジスタとして割当て、それに
よって不足したＩ／Ｏピンをタイアップさせるように強
いられる。Ｉ／Ｏピンを割当てられない多くの、ユーザ
がアクセス可能な専用の内部状態レジスタが利用可能で
あることが望ましい。しかしながら、回路は設計者によ
り検査されなければならないので、このようなアクセス
可能なレジスタを単に設けることでは充分ではない。こ
れは、デバッギングおよび回路検証の間、これらの内部
状態レジスタの内容物をダイナミックに観察することを
必要とする。
【００１０】さらに、先行技術は状態を決定するために
Ｉ／Ｏピンを割当てられたレジスタから専用のフィード
バックを与えるが、設計者は、状態が内部状態レジスタ
を含むすべてのレジスタの内容物の関数であり得るよう
にしようとする。したがって、設計者が可変数の内部状
態およびＩ／Ｏピンを割当てられた可変数のレジスタを
有する状態機械を融通性のあるように構成し得るよう
に、すべてのレジスタからの専用のフィードバックを有
することが望ましい。
【００１１】しばしば、プログラム可能アレイ論理装置
内のレジスタが「状態機械」カウンタとして用いられ、
かつ通常このようなレジスタの内容物は、Ｉ／Ｏピンに
導伝される必要がない、なぜならその内容物はカウント
する目的のために内部で用いられるからである。しかし
ながら、先行技術はそれにもかかわらず、名前の通りの
ＰＡＬの「論理シーケンサ」のためにこのようなレジス
タの各々にＩ／Ｏピンを割当てた。この目的のためには
入力／出力ピンを専用しないが、このような埋没状態レ
ジスタの内容物を観察するために入力／出力回路を予備
的に検査し、かつ開発する間、さらに必要性が生じる。
【００１２】さらに望ましい特徴は、検査段階の間利用
可能ではないツェナレベルのプリロード電圧を与えるこ
とよりもむしろ、論理アレイからのレジスタをプリロー
ドする能力である。
【００１３】論理アレイのプログラム可能ＯＲ部分から
の、そこから受取られかつレジスタにストアされた信号
とは別の、独立した組合せの信号を与えることが望まし
い、なぜならばアレイから独立して受取られた信号がこ
のレジスタを受け持つＩ／Ｏピンに導伝されるとき、レ
ジスタが埋没レジスタとして用いられ得るからである。
この能力により、また、異なる組合せの、かつ異なるシ
ーケンシャルな出力が、出力を適当に選択することによ
り、同一の装置からフィードバックされるように設計者
が許容される。
【００１４】さらに、ユーザによる選択で、通常のクロ
ックと同様に論理アレイからの個々の出力論理回路のレ
ジスタのクロック動作を可能にすることがしばしば望ま
しい。特に出力論理回路を採用する集積回路チップが、
各々が自己自身のクロックを有する２個のバンク内で展
開されるとき、１対のクロックからのユーザ選択を可能
にすることも望ましいかもしれない。
【００１５】
【発明の要約】この発明は、一実施例では、各々が専用
の出力レジスタにより受け持たれる１組の入力／出力
（Ｉ／Ｏ）ピンと、各々がＩ／Ｏセルにより受け持た
れ、Ｉ／Ｏピンの融通性のあるユーザ形状を可能にする
１組のＩ／Ｏピンと、Ｉ／Ｏピンを割当てられないがそ
の内容物がそれにもかかわらず、専用のレジスタおよび
Ｉ／Ｏセルと共有されたＩ／Ｏピンではユーザの制御の
下で観察可能である１組の専用の埋没状態レジスタとを
有するプログラム可能アレイ論理集積回路装置を提供す
る。
【００１６】この発明による典型的なプログラム可能ア
レイ論理装置は、たとえば２０個の外部ピンを含んでも
よく、そのうちの８個はＩ／Ｏピンであり、そのうちの
４個が専用の出力レジスタにより受け持たれ、かつ残り
の４個がＩ／Ｏセルにより受け持たれてもよい。４個の
専用の出力レジスタは、この発明のＰＡＬ装置のプログ
ラム可能ＡＮＤアレイ部分から、専用の出力レジスタの
データ（Ｄ）入力端子に接続された４個の８−、８−、
１２−および１２−入力ＯＲゲートに導伝された８個、
８個、１２個および１２個の論理信号ラインの可変分布
からの登録された出力を与える。専用のフィードバック
経路は、出力レジスタにより受け持たれた４個のＩ／Ｏ
ピンの各々をＡＮＤアレイに接続する。
【００１７】専用の出力レジスタが含まれたヒューズプ
ログラム可能極性選択手段により、ユーザはレジスタに
より発生された信号に対応してＩ／Ｏピンで発生される
信号の極性を決定するようにされる。このようなＩ／Ｏ
ピンの各々を駆動する反転バッファは、極性もまたユー
ザが決定可能である信号により可能化され得る。
【００１８】この発明はまた、形状のダイナミック制御
を考慮に入れかつこの発明のユーザのために設計の融通
性を増大する、セルにより受け持たれた４個の入力／出
力ピンの形状を制御するための４個の入力／出力（Ｉ／
Ｏ）セルを含む。入力／出力セルの形状は、Ｉ／Ｏセル
内の種々のフィールドプログラム可能ヒューズに関連し
て、プログラム可能アレイ論理装置により発生された種
々の信号を統合することにより、ユーザによってダイナ
ミックに制御される。
【００１９】４個の入力／出力セルは、各セルにより受
け持たれた入力／出力ピンの形状を制御するための手段
を与え、かつＯＲゲートで集積回路のＡＮＤアレイから
の８個、８個、１０個および１０個の可変分布の論理信
号をそれぞれ受取る。ヒューズプログラム可能出力選択
マルチプレクサは、論理信号およびＩ／Ｏセルに含まれ
るレジスタにより発生された信号の両方を受取り、かつ
出力選択信号にも応答して、出力セルからの出力として
論理信号または登録された信号のいずれかを選択する。
【００２０】ヒューズプログラム可能フィードバック選
択マルチプレクサは、セルにより受け持たれたＩ／Ｏピ
ンの信号またはＡＮＤアレイにフィードバックされるた
めの登録された信号のいずれかを選択する。さらに、専
用の出力レジスタのための、上記のヒューズプログラム
可能極性選択手段は、Ｉ／Ｏセルに含まれる。したがっ
て、出力反転バッファ、出力選択マルチプレクサ、フィ
ードバックマルチプレクサ、および極性選択手段はその
それぞれのプログラム可能ヒューズおよびダイナミック
制御信号の組合せにより制御可能である。たとえば、Ａ
ＮＤアレイからの組合せの出力信号は１個のＩ／Ｏピン
で発生され得て、かつ登録された出力信号はヒューズお
よび制御信号の適当な選択によりＡＮＤアレイへ同時に
フィードバックされ得る。
【００２１】１組（６個）の専用の埋没状態レジスタ
は、埋没レジスタのデータ（Ｄ）入力に接続されたその
それぞれのＯＲゲートで、ＡＮＤアレイからの、６個、
６個、８個、８個、１０個および１０個の可変分布の組
合せの論理信号をそれぞれ受取る。専用のフィードバッ
ク経路は、各レジスタの出力端子をＡＮＤアレイに接続
する。したがって、設計者は専用の出力レジスタのいか
なる内容物も、入力／出力セルそして／または専用の埋
没状態レジスタを、状態機械シーケンサの設計における
「状態」レジスタとして選択し得る。
【００２２】ヒューズプログラム可能排他的ＯＲ（ＸＯ
Ｒ）ゲートが設けられ、それにより出力反転バッファを
介して導伝された融通性のある信号制御が可能になる。
先行技術とは異なり、ＸＯＲゲートは典型的には、この
ようなバッファにより発生された出力を不能化する手段
を与えるマルチプレクサを用いられるが、ユーザが多数
信号またはその補数の組合せに基づいて出力バッファを
真に可能化または不能化するのを可能にする。
【００２３】ユーザ制御の観測可能性可能化信号の「積
の項」は、専用の出力レジスタを受け持つ反転バッファ
およびＩ／Ｏセルを受け持つ４個の反転バッファのうち
の２個と同様に、埋没レジスタを受け持つ１組（６個）
の反転バッファにより受取られる。この信号により後者
の６個のバッファは、６個のそれぞれの出力レジスタお
よびＩ／ＯセルからそれぞれのＩ／Ｏピンへの信号の流
れを不能化し、かつ６個の埋没レジスタからそれぞれの
Ｉ／Ｏピンへの信号の流れを可能化するようにされる。
ゆえに、埋没レジスタの内容物は装置のデバッギングの
ためにモニタされ得る。
【００２４】専用の出力および埋没レジスタの各々、な
らびにＩ／Ｏセル内のレジスタは、共通非同期リセット
および同期プリセットの積の項をＡＮＤアレイから受取
る。この発明の例示の実施例はフィールドプログラム可
能ヒューズにより与えられ、ヒューズに対して均等なも
のとしてのＣＭＯＳ、ＥＰＲＯＭおよびＥ2 ＰＲＯＭメ
モリセルが、引用することによりここに援用された関連
の同時係属中の出願において展開される。
【００２５】一実施例では、マルチプレクサ手段はユー
ザによる選択で、通常のクロックと同様に論理アレイか
らの個々の出力論理回路のレジスタのクロック動作を可
能にするように与えられる。例示の実施例では、この発
明の入力／出力論理回路が、各々が自己自身のクロック
を有する２個のバンクで展開されるとき、この特徴は１
対のクロックからのユーザ選択を可能にするように用い
られる。クロック極性のユーザ選択を可能にするための
手段もまた与えられる。
【００２６】
【好ましい実施例の詳細な説明】図１は、この発明のプ
ログラム可能論理アレイ装置１０（以下、ＰＬＡ装置１
０と称する）の論理図である。図１で示されるＰＬＡ装
置１０は、入力／出力（Ｉ／Ｏ）ピン１２および１４の
ような集積回路チップの入力／出力ポートの形状を可能
にする。すなわち、以下に説明する可溶性リンク（フィ
ールドプログラム可能ヒューズ）の状態に従って、入力
／出力ポート（Ｉ／Ｏピン）上にどの信号が存在するか
をユーザが選択することを可能にしている。例示の目的
で、数個の、たとえば４個のＩ／Ｏピン１２のうちの１
個だけが１２として例示され、これらのＩ／Ｏピン１２
は、数個の、たとえば４個の専用の出力レジスタ部分１
６を受け持っており、これらの専用の出力レジスタ部分
１６のうちの１個だけが１６として例示される。同様
に、数個の、たとえば４個のＩ／Ｏピン１４のうちの１
個だけが１４として例示され、これらのＩ／Ｏピン１４
は、数個の、たとえば４個の出力マクロセル１８を受け
持っており、これらの出力マクロセル１８のうちの１個
だけが１８として例示される。また、数個の、たとえば
６個の埋没状態レジスタ部分２０のうちの１個だけが図
１に２０として例示される。専用の出力レジスタ部分１
６と出力マクロセル１８とは「プログラム可能出力セル
手段」を構成する。埋没状態レジスタ部分２０は「記憶
セル手段」を構成する。
【００２７】ＰＬＡ装置１０がプログラム可能ＡＮＤア
レイ２２に接続され、それは１組のライン２４に組合せ
の論理信号を発生する。プログラム可能ＡＮＤアレイ２
２の構成は、以下でより詳細に述べられる。この技術で
認識されるように、この発明において、複数個のプログ
ラム可能ＡＮＤアレイからの論理信号の組合せのよう
な、制御信号をダイナミックに与えるための他の手段が
用いられ得る。ライン２４は、プログラム可能ＡＮＤア
レイ２２により発生された論理信号を、専用の出力レジ
スタ部分１６、出力マクロセル１８および埋没状態レジ
スタ部分２０を受け持つＯＲゲートに導伝する。種々の
ＯＲゲートの各々に、各々が可変数のラインからなるラ
イン２４が接続されて信号の可変の分布をもたらし、こ
れにより、プログラム可能ＡＮＤアレイ２２をより効率
的に利用するようにしている。図１に示されたＯＲゲー
トの上方にライン２４に隣接して示された数（たとえば
ＯＲゲート２６上に示された（８，８，１２，１２）、
ＯＲゲート４６上に示された（８，８，１０，１０）お
よびＯＲゲート７４上に示された（６，６，８，８，１
０，１０））はそれぞれ、４個の専用の出力レジスタ部
分１６、４個の出力マクロセル１８、および６個の埋没
状態レジスタ部分２０を受け持つＯＲゲートのある特定
の１個で終端となるラインの数を示す。図１で示された
種々の他の信号ラインもまた、それに隣接して示された
数を有し、それらの数は同様に、信号ラインにより相互
接続された要素間で並列に導伝される信号の数を示す。
【００２８】「積の項」とも呼ばれるこれらの信号は、
ライン２４で、図１で示された特定の専用の出力レジス
タ部分１６を受け持つＯＲゲート２６に導伝される。こ
れらのいわゆる「積の項」のさらに詳細な説明もまた以
下で述べられる。ＯＲゲート２６は、レジスタ２８のデ
ータ（Ｄ）入力に接続される。レジスタ２８のクロック
（Ｃ）入力で受け取られた、ライン２９ａのクロック
（ＣＬＫ）信号に応答して、レジスタ２８はそのＱ出力
端子で信号を発生する。代わりに、レジスタ２８の状態
は信号ライン２９ｂを介してプログラム可能ＡＮＤアレ
イ２２から受取られた共通同期プリセット（ＣＭＮ Ｓ
ＹＮ ＰＲＳＴ）信号または信号ライン２９ｃを介して
プログラム可能ＡＮＤアレイ２２から受取られた共通非
同期リセット（ＣＭＮ ＡＳＹＮ ＲＳＴ）信号を与え
ることにより設定されてもよい。ヒューズプログラム可
能排他的ＯＲ出力極性制御ゲート３０（以下、ＸＯＲゲ
ート３０と称する）は、第１の入力で、レジスタ２８に
より発生された信号を受取る。ＸＯＲゲート３０の第２
の入力は、フィールドプログラム可能ヒューズ３２に接
続され、そのステータスは専用の出力レジスタ部分１６
により発生された信号の極性を決定する。
【００２９】各フィールドプログラム可能ヒューズは、
高電位Ｖｃｃに接続された抵抗器（図示せず）と並列し
て、接地に接続される。このフィールドプログラム可能
ヒューズは、ユーザが入力選択およびクロック極性のよ
うな種々の特徴を選択するために装置を設置するとき、
ユーザが所望のように、飛ばされたりまたは飛ばされな
かったりされ得る。制御信号をダイナミックに与えるた
めの手段は、スタティックフィールドプログラム可能入
力ではなく、プログラム可能ＡＮＤアレイ、プログラム
可能ＡＮＤアレイの組合せ、またはその他同種のものに
より発生された積の項により実現され得る。さらに、フ
ィールドプログラム可能ヒューズとして述べられかつ図
面に示された状態要素により決定される、ライン３６お
よび６８上の制御信号は、ＣＭＯＳ、ＥＰＲＯＭまたは
Ｅ2 ＰＲＯＭメモリ要素により、または集積回路の外部
ピンに与えられた信号により代わりに与えられてもよい
ことが当業者によって認識される。
【００３０】専用の出力レジスタ部分１６もまた、ＸＯ
Ｒゲート３０により発生された出力信号を受取る出力反
転バッファ３４を含む。出力反転バッファ３４は、ライ
ン３６で受取られた出力可能化信号により可能化され
る。積の項は、プログラム可能ＡＮＤアレイ２２からヒ
ューズプログラム可能出力可能化極性制御ＸＯＲゲート
３８（以下、ＸＯＲゲート３８と称する）の第１の入力
に導伝される。ＸＯＲゲート３８の第２の入力は、フィ
ールドプログラム可能ヒューズ４０に接続され、ヒュー
ズ４０のステータスは、バッファ３４により受取られる
出力可能化信号の極性を決定する。バッファ３４により
発生された信号は、Ｉ／Ｏピン１２に導伝され、かつＩ
／Ｏピン１２からはフィードバック回路経路４２を介し
て真のおよび補数のバッファ４４に直接に導伝される。
真のおよび補数のバッファ４４の出力端子で発生された
信号は、プログラム可能ＡＮＤアレイ２２に導伝され
る。
【００３１】他の積の項は、プログラム可能ＡＮＤアレ
イ２２から、図１に示された特定の出力マクロセル１８
を受け持つＯＲゲート４６に、ライン２４上を導伝され
る。ＯＲゲート４６は、レジスタ４８のデータ入力
（Ｄ）に接続される。ライン２９ａのクロック（ＣＬ
Ｋ）信号に応答して、レジスタ４８はＱ出力端子で信号
を発生する。代わりに、レジスタ４８の状態は、ライン
２９ｂおよび２９ｃを介してプログラム可能ＡＮＤアレ
イ２２から受け取られたＣＭＮ ＳＹＮ ＰＲＳＴまた
はＣＭＮ ＡＳＹＮ ＲＳＴ信号を与えることにより設
定され得る。共通非同期リセット信号ＣＭＮ ＡＳＹＮ
ＲＳＴが「ハイ」になると、レジスタ２８は、このハ
イの共通非同期リセット信号に応じて、そのＱ出力端子
に論理「０」の出力信号を発生する。このスイッチング
は、レジスタ２８に与えられたＣＬＫ信号から独立して
生じる。共通同期プリセット信号ＣＭＮ ＳＹＮ ＰＲ
ＳＴがハイに設定されるとき、レジスタ２８のＱ出力で
発生される信号は、レジスタ２８がＣＬＫ信号を受取る
と、「ハイ」になる。共通同期プリセット信号ＣＭＮ
ＳＹＮ ＰＲＳＴまたは共通非同期リセット信号ＣＭＮ
ＡＳＹＮ ＲＳＴを与える手段は、図１に示されてい
ないが、プログラム可能ＡＮＤアレイ２２またはその他
同種のものにより発生された種々の積の項をダイナミッ
クに用いて実現され得る。
【００３２】図１で示された出力マクロセル部分１８
は、出力選択２−１マルチプレクサ５０をさらに含み、
それはレジスタ４８により発生された信号を５０ａ入力
端子で、かつＯＲゲート４６により発生された信号を５
０ｂ入力端子で受取る。
【００３３】出力選択２−１マルチプレクサ５０（以
下、ＭＵＸ５０と称する）は、出力端子で、ライン５２
上に設けられた出力制御選択入力Ｓに与えられた信号の
状態に依存して、その５０ｂ入力端子で与えられた信号
またはその５０ａ入力端子で与えられた信号のいずれか
を発生する。フィールドプログラム可能ヒューズ５４
は、入力Ｓに与えられた出力選択信号の状態を決定する
ライン５２に接続される。入力Ｓに接続されたヒューズ
５４は、「出力選択」を決定する。ヒューズプログラム
可能ＸＯＲゲート５６（以下、ＸＯＲゲート５６と称す
る）は、第１の入力で、ＭＵＸ５０により発生された信
号を受取り、かつＸＯＲゲート５６の第２の入力に接続
されたヒューズ５８は、出力マクロセル１８により発生
されかつ出力反転バッファ６０に導伝される信号の「出
力極性」を決定する。
【００３４】ヒューズプログラム可能２−入力／１−出
力フィードバックマルチプレクサ６２（以下、フィード
バックＭＵＸ６２と称する）が、図１の出力マクロセル
１８に含まれる。フィードバックＭＵＸ６２は、６２ａ
入力端子で、出力反転バッファ６０により発生された、
またはＩ／Ｏピン１４から受取られた論理信号を受取
る。ＭＵＸ６２は、６２ｂ入力端子で、レジスタ４８の
Ｑ出力端子で発生された信号を受取る。
【００３５】フィードバックＭＵＸ６２は、フィードバ
ックＭＵＸ６２の制御選択入力（Ｓｏ）に接続されたフ
ィールドプログラム可能ヒューズ６３により制御され、
その６２ａまたは６２ｂの端子に与えられた信号の１個
を、その出力端子に発生する。こうしてＳｏ端子に与え
られたフィードバック選択制御信号に応答して、フィー
ドバックＭＵＸ６２は、ライン６４にフィードバック信
号を発生するように、その６２ａまたは６２ｂの入力端
子に与えられた信号から選択する。ライン６４のフィー
ドバック信号は、集積回路のプログラム可能ＡＮＤアレ
イ２２の内部の論理回路へのフィードバックのために、
真のおよび補数のバッファ６６のような入力バッファに
導伝される。
【００３６】出力反転バッファ６０は、ライン６８で受
取られた出力可能化信号により可能化される。積の項
は、プログラム可能ＡＮＤアレイ２２からヒューズプロ
グラム可能出力可能化極性制御ＸＯＲゲート７０（以
下、ＸＯＲゲート７０と称する）の第１の入力に導伝さ
れる。ＸＯＲゲート７０の第２の入力は、フィールドプ
ログラム可能ヒューズ７２に接続され、ヒューズ７２の
ステータスは、出力反転バッファ６０により受取られる
出力可能化信号の極性を決定する。出力反転バッファ６
０により発生された信号は、Ｉ／Ｏピン１４に導伝され
る。
【００３７】他の積の項は、プログラム可能ＡＮＤアレ
イ２２から、図１に示された特定の埋没状態レジスタ部
分２０を受け持つＯＲゲート７４に、ライン２４上を導
伝される。ＯＲゲート７４は、いわゆる「埋没」レジス
タ７６のデータ入力（Ｄ）に接続される。ライン２９ａ
のクロック（ＣＬＫ）に応答して、埋没レジスタ７６は
そのＱ出力端子で信号を発生する。代わりに、レジスタ
７６の状態は、ライン２９ｂおよび２９ｃで受取られた
ＣＭＮ ＳＹＮ ＰＲＳＴまたはＣＭＮ ＡＳＹＮ Ｒ
ＳＴ信号を与えることにより設定され得る。
【００３８】埋没レジスタ７６により発生された信号
は、フィードバック信号経路８０上の真のおよび補数の
バッファ７８に、かつそこからプログラム可能ＡＮＤア
レイ２２に導伝される。埋没レジスタ７６により発生さ
れた信号はまた、ユーザが決定可能な観測可能性積の項
の信号をプログラム可能ＡＮＤアレイ２２から信号ライ
ン８４を介して受取る出力反転バッファ８２に導伝され
る。出力反転バッファ３４および６０もまた、補数にさ
れた入力で観測可能性積の項の信号を受取る。
【００３９】出力反転バッファ３４および６０は、専用
の出力レジスタ部分１６からおよび出力マクロセル１８
から発生された信号をそれぞれ、Ｉ／Ｏピン１２および
１４にそれぞれ導伝するように、ライン３６および６８
でそれぞれ受取られた出力可能化信号により可能化され
得る。代わりに、出力反転バッファ３４および６０は、
ライン８４で受取られた観測可能性積の項の信号により
不能化され得て、かつ出力反転バッファ８２はＰＬＡ装
置１０の埋没状態レジスタ部分２０から発生された信号
をＩ／Ｏピン１２またはＩ／Ｏピン１４に導伝するよう
に、観測可能性積の項の信号により可能化され得る。観
測可能性積の項の信号はしたがって、通常の出力信号の
選択を抑制し、かつＩ／Ｏピン１２および１４で埋没状
態レジスタの内容物の観察を可能にする。
【００４０】上記のように、フィールドプログラム可能
ヒューズ３２、４０、５４、５８、６３および７２によ
る、図１に示された回路要素のいかなるものの制御も、
ＰＬＡ装置１０を含む集積回路チップの内部の回路によ
り発生された積の項により、交互にもたらされ得る。他
の代わりのものは、当業者に認識されるように、集積回
路チップの外部端子（ピン）に与えられた信号によりこ
れらの要素のいかなるものも制御することである。
【００４１】図１で示されたプログラム可能ＡＮＤアレ
イ２２は、論理セルの他の組合せが用いられ得るが、当
業者に熟知の「積の和」の機構を用いて構成される。１
９８４年にアドバンスト・マイクロ・ディバイシズ，イ
ンコーポレーテッド（Advanced Micro Devices，Inc.）
が著作権を得た「プログラム可能アレイ論理ハンドブッ
ク」（Programmable Array Logic Handbook ）およびＰ
ＬＡ装置の内部構造をさらに詳しく述べる「融通性のあ
るクロック動作および融通性のあるフィードバックを有
するプログラム可能入力／出力セル」（Programmable I
nput/Output Cell with Flexible Clocking and Flexib
le Feedback ）と題される関連の同時係属中の出願を参
照されたい。
【００４２】図１で示されるように、ライン２４の論理
信号は「積の和」の項の組合せの信号としてＯＲゲート
２６、４６および７４に与えられる。図１では、これら
３個のＯＲゲートは、レジスタ２８、４８および７６に
よりそれぞれ受取られる組合せの信号を与えるように、
プログラム可能ＡＮＤアレイ２２内の可変数の別々のプ
ログラム可能ＡＮＤゲート（図示せず）から信号を受取
るように示される。この技術で認識されるように、いか
なる数のプログラム可能ＡＮＤゲートも、この組合せの
信号を与えるようにＯＲゲートへの入力として設計され
得る。
【００４３】図１の好ましい実施例では、クロックはラ
イン２９ａにクロック信号を与える入力ピンに接続され
る。
【００４４】図１を参照して述べられるダイナミック制
御信号の各々は、単一のプログラム可能ＡＮＤアレイ２
２の出力として与えられる。したがって、共通非同期リ
セット信号（ＣＭＮ ＡＳＹＮ ＲＳＴ）および共通同
期プリセット信号（ＣＭＮＳＹＮ ＰＲＳＴ）は、プロ
グラム可能ＡＮＤアレイ２２の出力としてライン２９ｃ
および２９ｂにそれぞれ与えられる。観測可能性積の項
の信号は、プログラム可能ＡＮＤアレイ２２の出力とし
てライン８４に与えられる。様々な出力可能化信号は、
プログラム可能ＡＮＤアレイ２２の出力として、ＸＯＲ
ゲート３８および７０に接続された信号ラインに与えら
れる。上記のいかなる制御信号も、もし所望されるなら
ば、「積の和」の項のような、より複雑な論理回路によ
り実現され得る。
【００４５】種々のダイナミック制御信号を与える手段
は、単一のプログラム可能ＡＮＤアレイ２２の出力から
の単なる積の項または複数個のプログラム可能ＡＮＤア
レイを総計するＯＲゲートの出力からの「積の和」の項
のいずれかとして、様々な態様で形作られ得る。さら
に、各Ｉ／Ｏピンが独特に形作られ得る。
【００４６】図１では、共通同期プリセット信号ＣＭＮ
ＳＹＮ ＰＲＳＴおよび共通非同期リセット信号ＣＭ
Ｎ ＡＳＹＮ ＲＳＴ信号は、ＰＬＡ装置１０の４個の
出力レジスタ部分１６、４個の出力マクロセル１８、お
よび６個の埋没レジスタ部分２０におけるすべてのレジ
スタ（図１を参照されたい）に対して共通に与えられ
る。共通同期プリセット信号は、プログラム可能ＡＮＤ
アレイ２２の出力からの積の項としてライン２９ｂにダ
イナミックに与えられる。他のダイナミック制御信号の
ように、共通同期プリセット信号ＣＭＮ ＳＹＮ ＰＲ
ＳＴまたは非同期リセット信号ＣＭＮ ＡＳＹＮ ＲＳ
Ｔは、この発明による「積の和」の項のような他の論理
回路で実現され得る。
【００４７】ＰＬＡ装置１０の機能は、６個のフィール
ドプログラム可能ヒューズ３２、４０、５４、５８，６
３および７２に関連してダイナミックに与えられた制御
信号により向上される。この発明のＰＬＡ装置１０の、
可溶性リンクであるフィールドプログラム可能ヒューズ
３２は、ＸＯＲゲート３０により発生される信号が活性
状態で「ハイ」となる（アクティブハイ）または活性状
態で「ロー」となる（アクティブロー）かどうかを決定
するように設定され得て、かつこうしてフィールドプロ
グラム可能ヒューズ３２は専用の出力レジスタ部分１６
の極性ヒューズと呼ばれる。可溶性リンクであるフィー
ルドプログラム可能ヒューズ５８は、出力マクロセル１
８に対して出力極性選択を行なう。
【００４８】可溶性リンクであるフィールドプログラム
可能ヒューズ４０および７２は、ＸＯＲゲート３８およ
び７０によりそれぞれ受取られた出力可能化制御信号が
出力反転バッファ３４および６０をそれぞれ不能化する
かまたは可能化するかのいずれであるかを決定するよう
に設定され得る。
【００４９】ＭＵＸ５０に接続された、可溶性リンクで
あるフィールドプログラム可能ヒューズ５４は、ＭＵＸ
５０の５０ｂ入力の組合せの信号またはその５０ａ入力
の登録された信号のいずれがＸＯＲゲート５６に導伝さ
れるかを決定するように設定され得る。またフィードバ
ックＭＵＸ６２に接続された、可溶性リンクであるフィ
ールドプログラム可能ヒューズ６３の状態は同様に、フ
ィードバックＭＵＸ６２の６２ｂ入力の登録された信号
またはその６２ａ入力に導伝されたＩ／Ｏピン１４の信
号のいずれがプログラム可能ＡＮＤアレイ２２にフィー
ドバックされるべきであるかを決定する。
【００５０】前の説明が例示するように、ＰＬＡ装置１
０の機能は、この発明の出力論理回路としての専用の出
力レジスタ部分１６、出力マクロセル１８および埋没状
態レジスタ部分２０により大いに向上される。さらに、
これらの出力論理回路は、集積回路チップ上で実現され
る特定の回路の融通性およびダイナミック制御を向上す
るように、様々な集積回路装置において利用され得る。
この態様では、チップ上で実現される論理装置の数に関
して、所与の集積回路チップ上の相対的に少数の入力／
出力ポートにより生じられる制限が最少にされ得る。
【００５１】図２は、図１で示されたものと同様の埋没
状態レジスタ部分および出力マクロセルがＰＬＡ装置１
００において利用される、代わりの実施例を例示する。
この実施例は、図１で要素２２として示されたものと同
様のプログラム可能ＡＮＤアレイ１２２を、１対のプロ
グラム可能ＯＲアレイ１０２ａおよび１０２ｂと関連し
て採用する。プログラム可能ＯＲアレイ１０２ａ，１０
２ｂの各々は、１組（４８個）の信号ラインで、プログ
ラム可能ＡＮＤアレイ１２２から「論理信号のサブセッ
ト」すなわち「積の項」の信号を受取り、かつそこから
ＡＮＤ−ＯＲ（ＰＬＡ）型のアーキテクチャに１６個の
信号を発生する。この実施例は、ＯＲアレイの採用、出
力マクロセルの詳細、およびクロック動作機構において
のみ、図１で例示されたものとは異なるので、図１に示
された多くの要素は平明にするために図２から省略され
ている。出力マクロセル１１８ａのもしくは出力マクロ
セル１１８ｂの部分をそれぞれ、または埋没状態レジス
タ部分１２０ａもしくは埋没状態レジスタ部分１２０ｂ
の部分をそれぞれ形成する要素に関するとき、接尾辞
「ａ」および「ｂ」が図２およびその説明において用い
られる。図２および図３で用いた参照数字では「１」を
前に付しており、それは図１で「１」を前に付していな
い類似の要素を示す。図２では、そのうちのただ１個が
１１２ａで示された、第１のバンクの６個のＩ／Ｏピン
は、第１の組（６個）の出力マクロセル１１８ａを受け
持ち、かつそのうちのただ１個が１１２ｂで示された、
第２のバンクの６個のＩ／Ｏピンは、第２の組（６個）
の出力マクロセル１１８ｂを受け持つ。そのうちのただ
１個が１２０ａで示された、第１の組（４個）の埋没状
態レジスタ部分は、プログラム可能ＯＲアレイ１０２ａ
および出力マクロセル１１８ａに関連し、またそのうち
のただ１個が１２０ｂで示された、第２の組（４個）の
埋没状態レジスタ部分はＯＲアレイ１０２ｂおよび出力
マクロセル１１８ｂに関連する。
【００５２】埋没状態レジスタ部分１２０ａおよび１２
０ｂの各々は、図１で示された、レジスタ７６がそのＤ
入力でＯＲゲートにより発生された信号を受取るのと同
一の態様で、ＯＲアレイ１０２ａ、１０２ｂからの信号
をそれぞれ受取る。したがって、各部分１２０ａおよび
１２０ｂは、ＯＲアレイ１０２ａまたは１０２ｂ内でＯ
Ｒゲート（図示せず）により発生された信号を受取るレ
ジスタ（図示せず）をそれぞれ備え、かつそのレジスタ
のＱ出力で、バッファ１７８ａおよび１７８ｂをそれぞ
れ介してプログラム可能ＡＮＤアレイ１２２に戻るよう
に導伝される信号をそこから信号ライン１８０ａおよび
１８０ｂにそれぞれ発生する。同様に、埋没状態レジス
タ１２０ａおよび１２０ｂにより発生された信号は、信
号ライン１７９ａおよび１７９ｂをそれぞれ介して出力
マクロセル１１８ａおよび１１８ｂにそれぞれ導伝さ
れ、そこでそれらの信号は、図１と関連して上で述べら
れた観測可能性信号を受けて、Ｉ／Ｏピン１１２ａおよ
び１１２ｂでそれぞれ観察され得る。
【００５３】すべての点で、図２で例示された埋没状態
レジスタ部分１２０ａおよび１２０ｂは、構造および機
能において図１で示された埋没状態レジスタ部分２０と
同一であり、かつしたがってさらに詳細には述べられな
い。しかしながら、出力マクロセル１１８ａおよび１１
８ｂは、図１で例示された出力マクロセル１８とはいく
つかの点で異なる。
【００５４】図３を参照すると、図２のマクロセル１１
８ａおよび１１８ｂを表わす出力マクロセル１１８は、
プログラム可能ＯＲアレイ１０２ａまたは１０２ｂから
の第１のおよび第２の信号の両方を受取る。第１のこの
ような信号は、図１で例示された出力マクロセル１８の
場合のように、レジスタ１４８のＤ入力に導伝される。
第２のこのような信号は、出力および極性選択４−１マ
ルチプレクサ１５０（以下、ＭＵＸ１５０と称する）の
第１の真のおよび補数にされた入力端子に導伝される。
レジスタ１４８のＱ出力端子は、ＭＵＸ１５０の第２の
真のおよび補数にされた入力に接続される。出力マクロ
セル１１８のＭＵＸ１５０はしたがって、プログラム可
能ＯＲアレイ１０２ａまたは１０２ｂから別々の信号を
受取り、ユーザがそのプログラム可能ＯＲアレイからＩ
／Ｏピンへ直接に第２の組合せの信号を、またはＩ／Ｏ
ピンへ第１の登録された信号を通過させるようにされ
る。前者の場合には、レジスタ１４８は埋没レジスタと
して作用する。そのプログラム可能ＯＲアレイからの別
々の信号をＯＲゲート１４５および１４６を介して与え
ることにより、他の「埋没」レジスタとして出力マクロ
セル１１８のレジスタ１４８の利用が可能となり、その
場合、レジスタ１４８の内容物よりもむしろＯＲゲート
１４５の組合せの出力信号がＩ／Ｏピン１１４に導伝さ
れるように、ＭＵＸ１５０により選択される。
【００５５】共通出力レジスタ観測可能性の項の信号
は、ＭＵＸ１５０のＳ0 出力制御端子に導伝される信号
を発生する出力レジスタ観測可能性制御ＯＲゲート１５
３（以下、ＯＲゲート１５３と称する）に至る第１の入
力で受取られる。可溶性リンクであるフィールドプログ
ラム可能ヒューズ１５３ａは、ＯＲゲート１５３の第２
の入力に接続される。ＭＵＸ１５０に接続されたフィー
ルドプログラム可能ヒューズ１５２は、図１のＭＵＸ５
０に関連して上で述べられた、同一の極性制御関数を与
える。共通埋没レジスタ観測可能性の項の信号は、出力
反転バッファ１６０に導伝される。フィールドプログラ
ム可能ヒューズ１５３ａおよび１５２のステータスは、
登録されたまたは組合せの信号のいずれがＩ／Ｏピン１
１４に導伝されるか、かつそのように導伝されたこの信
号がアクティブハイであるかまたはアクティブローのい
ずれであるかをそれぞれ決定する。フィールドプログラ
ム可能ヒューズ１５３ａがそのままであれば、組合せの
信号はピン１１４で発生されるが、ユーザは共通出力レ
ジスタ観測可能性の項の信号を「ハイ」に設定すること
により、ピン１１４で出力レジスタ１４８の内容物を観
察し得る。ユーザは、共通埋没レジスタ観測可能性の項
の信号を「ハイ」に設定することにより、Ｉ／Ｏピン１
１４により受け持たれた埋没レジスタ７６の内容物を観
察することが可能であり、それによって図１に関連して
上で述べられた態様で、出力反転バッファ１６０を不能
化する。他のすべての点では、図３で例示された出力マ
クロセル１１８は、構造および機能において図１で示さ
れた出力マクロセル１８と同一であり、かつしたがって
さらに詳細には述べられない。
【００５６】埋没状態レジスタ部分１２０ａおよび１２
０ｂの内容物は、図２で示されるように、ライン１７９
ａおよび１７９ｂをそれぞれ介して出力マクロセル１１
８ａおよび１１８ｂにそれぞれ導伝される。ライン１７
９ａおよび１７９ｂを表わす信号ライン１７９は、図１
に関連して述べられたのと同じように、Ｉ／Ｏピン１１
４に至る埋没状態レジスタ（図１の７６）を受け持つ出
力反転バッファ（図１の８２）により発生された信号を
導伝するものとして図３で示される。
【００５７】図３で示されるように、プログラム可能Ａ
ＮＤアレイ１２２からの共通プリロード積の項の信号
は、レジスタ１４８によって受取られ、それによってユ
ーザは、ツェナ電圧がこの目的のために利用可能でない
とき、予備回路検証の間レジスタ１４８の状態を設定す
るようにされる。共通プリロード積の項の信号はまた、
これらのレジスタを同様にプリロードするために埋没状
態レジスタ部分１２０ａおよび１２０ｂにより受取られ
る。
【００５８】ＰＬＡ装置１００を含む集積回路パッケー
ジに与えられた第１のクロック信号（ＣＬＫ／Ｉ）は、
信号ライン１９０で、ヒューズプログラム可能２−入
力、２−出力クロックマルチプレクサ１９２（以下、Ｃ
ＬＫ ＭＵＸ１９２と称する）の第１の入力端子１９２
ａに導伝され、かつＰＬＡ装置１００に与えられた第２
のクロック信号（ＣＬＫ／ＩＩ）は、ＣＬＫ ＭＵＸ１
９２の第２の入力端子１９２ｂおよびプログラム可能Ａ
ＮＤアレイ１２２に導伝される。ＣＬＫ ＭＵＸ１９２
の制御選択入力（Ｓ0 ）に接続されたフィールドプログ
ラム可能ヒューズ１９４の適当なプログラム動作によ
り、その出力の各々で発生されたクロック信号ＣＬＫ１
およびＣＬＫ２は、ＣＬＫ ＩのまたはＣＬＫ ＩＩの
信号のいずれかである。ＭＵＸ１９２によりその第１の
出力で発生されたクロック信号ＣＬＫ１は、第１のバン
クの出力マクロセル１１８ａのレジスタ１４８ａおよび
埋没状態レジスタ部分１２０ａのレジスタ１７６ａに導
伝され、かつその第２の出力で発生されたクロック信号
ＣＬＫ２は、第２のバンクの出力マクロセル１１８ｂの
レジスタ１４８ｂおよび埋没状態レジスタ部分１２０ｂ
のレジスタ１７６ｂに導伝される。さらに、ＣＬＫ Ｍ
ＵＸ１９２を設けることにより、各々のバンクに対して
共通のクロック（ＣＬＫ ＩＩ）または異なるクロック
ＣＬＫ ＩおよびＣＬＫ ＩＩを利用することが可能と
なる。
【００５９】図２で示されたＰＬＡ装置に対する他の代
わりの実施例は、出力マクロセル１１８ａおよび１１８
ｂならびに埋没状態レジスタ部分１２０ａおよび１２０
ｂにより受取られたＣＬＫ１のおよびＣＬＫ２の信号を
与えるように、共通のクロックが単一のバンク内に採用
されたものである。この単一のバンクの代わりの実施例
では、プログラム可能ＯＲアレイ１０２ａは、要素１１
８ａおよび１２０ａよりもむしろ出力マクロセル１１８
ａおよび１１８ｂに接続され、またプログラム可能ＯＲ
アレイ１０２ｂは、要素１１８ｂおよび１２０ｂよりも
むしろ埋没状態レジスタ部分１２０ａおよび１２０ｂに
接続される。これらの接続は、別の出力発生動作のＯＲ
アレイ１０２ａおよび別の制御シーケンス動作のＯＲア
レイ１０２ｂをもたらし、そのためユーザは出力マクロ
セル１１８ａおよび１２０ａに対してダイナミック制御
信号をプログラム可能に特定し、かつ埋没状態レジスタ
部分１２０ａおよび１２０ｂに対して制御信号を独立し
て特定し得る。
【００６０】この発明の代わりの好ましい実施例に関す
る上の説明は、例示と説明の目的のために与えられてい
る。それらは、余すところないものではなく、またこの
発明を開示された正確な形式に限定するものでもなく、
かつ明らかに上の教示に照らして多くの修正および変更
が可能である。ＰＬＡ装置の実施例は、この発明の原理
およびその実際の応用を最良に説明するために選ばれか
つ述べられていて、それによって当業者が、企図された
特定の用途に適する様々な修正と様々な実施例において
この発明を最良に利用することが可能である。この発明
の範囲は前掲の特許請求の範囲により規定されることが
意図されている。
【図面の簡単な説明】
【図１】この発明の第１の好ましい実施例の論理図であ
る。
【図２】この発明を実現し、二重クロックを採用するＰ
ＬＡ装置の論理図である。
【図３】この発明の出力マクロセルの代わりの実施例の
論理図である。
【符号の説明】
１０，１００ ＰＬＡ装置 １２，１４，１１４ Ｉ／Ｏピン １６ 専用の出力レジスタ部分 １８，１１８ 出力マクロセル ２０ 埋没状態レジスタ部分 ２２，１２２ プログラム可能ＡＮＤアレイ ２６，４６，７４，１４５，１４６，１５３ ＯＲゲー
ト ２８，４８，７６，１４８ レジスタ ３０，３８，５６，７０ ＸＯＲゲート ３２，４０，５４，５８，６３，７２，１５２，１９４
フィールドプログラム可能ヒューズ ３４，４４，６０，６６，７８，８２，１６０ バッフ
ァ ４２，８０ フィードバック経路 ５０，６２，１５０，１９２ ＭＵＸ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オーム・アグラワル アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ローリングウッド・サークル、 3055 (72)発明者 カピル・シャンカー アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ノース・カピトゥル・アベニュ ー、247、ナンバー・128−３ (72)発明者 ファラス・エヌ・ムバラク アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ボイントン・アベニュー、429、 ナンバー・１

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 集積回路チップに含まれるプログラム可
    能論理アレイ装置であって、論理信号をダイナミックに
    発生する複数個のプログラム可能論理セル手段と、論理
    信号のサブセットを組合せかつ複数個の組合せの信号を
    そこから発生するための第２の複数個の第１のおよび第
    ２のプログラム可能組合せの論理手段とを含む部分を有
    し、各々が、クロック信号、前記第１の組合せの信号の
    予め定められたものであるデータ信号、および前記集積
    回路チップの外部ピンに与えられた信号および前記集積
    回路の前記部分により発生された前記複数個の組合せの
    信号の予め定められたものから選択可能な複数個のダイ
    ナミック制御信号に応答して、前記集積回路の複数個の
    入力／出力ポートを形作るための第１の複数個のプログ
    ラム可能出力セルと、 各々のセルが、前記クロック信号、前記第２の組合せの
    信号の予め定められたものであるデータ信号、および前
    記集積回路チップの外部ピンに与えられた信号および集
    積回路の前記部分により発生された前記複数個の組合せ
    の信号の予め定められたものから選択可能な複数個のダ
    イナミック制御信号に応答して、複数個の前記データ信
    号をストアし、かつそこから複数個の信号を発生するた
    めの複数個の記憶セルとを含み、 それによって第１のおよび第２のそれぞれの予め定めら
    れたレベルの前記ダイナミック制御信号の第１のものを
    受けて、前記出力セルが、それによってストアされまた
    は受取られる前記データ信号を発生するように予め定め
    られたポートを形作り、前記データ信号が前記記憶セル
    手段の予め定められたものにストアされるプログラム可
    能論理アレイ装置。
JP8042789A 1985-12-06 1996-02-29 プログラム可能論理装置 Expired - Lifetime JP2933206B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US80615885A 1985-12-06 1985-12-06
US806158 1985-12-06

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP61291399A Division JP2562586B2 (ja) 1985-12-06 1986-12-05 プログラム可能論理アレイ装置

Publications (2)

Publication Number Publication Date
JPH08256052A true JPH08256052A (ja) 1996-10-01
JP2933206B2 JP2933206B2 (ja) 1999-08-09

Family

ID=25193456

Family Applications (3)

Application Number Title Priority Date Filing Date
JP61291399A Expired - Lifetime JP2562586B2 (ja) 1985-12-06 1986-12-05 プログラム可能論理アレイ装置
JP8042789A Expired - Lifetime JP2933206B2 (ja) 1985-12-06 1996-02-29 プログラム可能論理装置
JP8042790A Expired - Lifetime JP2933207B2 (ja) 1985-12-06 1996-02-29 プログラム可能論理装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP61291399A Expired - Lifetime JP2562586B2 (ja) 1985-12-06 1986-12-05 プログラム可能論理アレイ装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP8042790A Expired - Lifetime JP2933207B2 (ja) 1985-12-06 1996-02-29 プログラム可能論理装置

Country Status (4)

Country Link
EP (3) EP0227329B1 (ja)
JP (3) JP2562586B2 (ja)
AT (2) ATE128291T1 (ja)
DE (2) DE3684573D1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2548301B2 (ja) * 1988-05-25 1996-10-30 富士通株式会社 プログラマブル論理回路装置
US5479649A (en) * 1992-05-01 1995-12-26 Advanced Micro Devices, Inc. Method and apparatus for forming a logical combination of signals from diagnostic nodes in an IC chip for passive observation at a dedicated diagnostic pin
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
US5986465A (en) * 1996-04-09 1999-11-16 Altera Corporation Programmable logic integrated circuit architecture incorporating a global shareable expander
US6034540A (en) * 1997-04-08 2000-03-07 Altera Corporation Programmable logic integrated circuit architecture incorporating a lonely register
US6107822A (en) 1996-04-09 2000-08-22 Altera Corporation Logic element for a programmable logic integrated circuit
JP4206203B2 (ja) * 1999-03-04 2009-01-07 アルテラ コーポレイション プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース
US7076663B2 (en) * 2001-11-06 2006-07-11 International Business Machines Corporation Integrated system security method
CN104678284B (zh) * 2013-12-03 2017-11-14 北京中电华大电子设计有限责任公司 一种提高芯片健壮性的新型测试控制电路和方法
CN117318734B (zh) * 2023-11-27 2024-02-02 芯来智融半导体科技(上海)有限公司 芯片信号发射电路及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114327A (ja) * 1985-11-05 1987-05-26 アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483341A (en) * 1977-12-15 1979-07-03 Nec Corp Digital integrated circuit
JPS56153839A (en) * 1980-04-30 1981-11-28 Nec Corp Pla logical operation circuit
JPS5945722A (ja) * 1982-09-09 1984-03-14 Matsushita Electric Ind Co Ltd プログラマブルロジツクアレイ
JPH0573294A (ja) * 1991-09-17 1993-03-26 Mitsubishi Electric Corp マイクロプロセツサ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114327A (ja) * 1985-11-05 1987-05-26 アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置

Also Published As

Publication number Publication date
EP0428503B1 (en) 1995-09-20
EP0227329B1 (en) 1992-03-25
JP2933206B2 (ja) 1999-08-09
DE3650401D1 (de) 1995-10-26
JPS62144416A (ja) 1987-06-27
EP0426655A2 (en) 1991-05-08
JPH08256053A (ja) 1996-10-01
DE3684573D1 (de) 1992-04-30
EP0428503A2 (en) 1991-05-22
DE3650401T2 (de) 1996-05-15
EP0227329A3 (en) 1989-01-25
ATE74243T1 (de) 1992-04-15
EP0428503A3 (en) 1991-08-14
EP0227329A2 (en) 1987-07-01
JP2933207B2 (ja) 1999-08-09
EP0426655A3 (en) 1991-07-03
ATE128291T1 (de) 1995-10-15
JP2562586B2 (ja) 1996-12-11

Similar Documents

Publication Publication Date Title
US5489857A (en) Flexible synchronous/asynchronous cell structure for a high density programmable logic device
JP2614169B2 (ja) プログラム可能アレイ論理装置およびプログラム可能論理装置
EP0584911B1 (en) Programmable logic device
JP3626239B2 (ja) プログラマブルアレイ
US7242218B2 (en) Techniques for combining volatile and non-volatile programmable logic on an integrated circuit
US5168177A (en) Programmable logic device with observability and preloadability for buried state registers
US5371422A (en) Programmable logic device having multiplexers and demultiplexers randomly connected to global conductors for interconnections between logic elements
JP3736855B2 (ja) フィールドプログラマブル・ゲートアレイ及びインテリジェント・メモリを含んでいるシステム
US5617042A (en) Multiple array programmable logic device with a plurality of programmable switch matrices
JPH04225621A (ja) 集積回路
US20030154458A1 (en) Emulation circuit with a hold time algorithm, logic analyzer and shadow memory
US5231312A (en) Integrated logic circuit with functionally flexible input/output macrocells
JPH098646A (ja) プログラマブル・アレイ相互接続ラッチ
US4983959A (en) Logic output macrocell
JPH05218199A (ja) 複数の入力／出力（ｉ／ｏ）ピンを有する集積回路
US10855285B2 (en) Field programmable transistor arrays
JP2562586B2 (ja) プログラム可能論理アレイ装置
US6028446A (en) Flexible synchronous and asynchronous circuits for a very high density programmable logic device
JPS6186855A (ja) 出力ロジツク回路
US6680871B1 (en) Method and apparatus for testing memory embedded in mask-programmable logic device
US6405334B1 (en) Method and apparatus characterizing AC parameters of a field programmable gate array internal cell array
JPS6145897B2 (ja)

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990427