JP2562586B2 - プログラム可能論理アレイ装置 - Google Patents

プログラム可能論理アレイ装置

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Description

【発明の詳細な説明】 関連の同時係属中の出願との相互参照 この出願に特に興味ある関連の、同時係属中の出願
は、オーム・ピィ・アグラワル（Om P.Agrawal）、カピ
ル・シャンカー（Kapil Shankar）およびファラス・ム
バラク（Fares Mubarak）のための1985年11月５日に出
願され、この出願の譲受人に譲渡された「融通性のある
クロック動作および融通性のあるフィードバックを有す
るプログラム可能出力／出力セル」（Programmable In
put/Output Cell with Flexible Clocking and Flexibl
e Feedback）と題される米国特許連続番号第795,159号
の出願である。
発明の分野 この発明は集積回路チップに関し、かつより特定に
は、埋没されかつ観察できる内部状態レジスタを有する
プログラム可能論理装置を含み、特にプログラム可能AN
DおよびORアレイ論理装置を含む集積回路に関する。
発明の背景 集積回路の製造技術が進歩するにつれて、単一の集積
回路チップ上にますます多くのディスクリートな論理構
成要素を置くことが可能となっている。たとえば、単一
の集積回路チップ上にANDゲート、ORゲート、インバー
タおよびレジスタのような何千ものディスクリートな論
理構成要素が存在し得る。しかしながら、パッケージ技
術の制限により、所与の集積回路チップに対する入力お
よび出力ポートの数が制限される。こうして、何千もの
ディスクリートな論理構成要素は、典型的には数ダース
のオーダの入力／出力（I/O）ポートによって受け持た
れなければならない。所与の集積回路のために利用可能
な少数の入力／出力ポートはこうして、集積回路チップ
で実現された論理回路の設計における融通性を厳しく限
定する。
設計における融通性は、プログラム可能アレイ論理装
置のような装置に対して特に重要である。プログラム可
能アレイ論理装置において、装置のユーザは、フィール
ドプログラム技術を用いる特定の必要性により論理アレ
イを形作る。ユーザは入力／出力ピンの形状により設計
の選択を強いられるので、プログラム可能論理アレイの
利用が制限される。
この出願と同一の譲渡人により所有された、出願日19
85年11月５日、連続番号第795,159号の「融通性のある
クロック動作および融通性のあるフィードバックを有す
るプログラム可能入力／出力セル」（PROGRAMMABLE IN
PUT/OUTPUT CELL WITH FLEXIBLE CLOCKING AND F
LEXIBLE FEEDBACK）と題される先の米国特許出願は、
入力／出力ポートの形状がより融通性のあるようにされ
得る１つの方法を提案する。そこで、設計者が論理アレ
イ内に生じられたユーザ決定の「積の項」に関連してチ
ップ上に論理回路を設置するとき、ユーザはヒューズを
飛ばす、またはヒューズを飛ばさないフィールドプログ
ラム技術を用いるセレクタ手段を設定することにより、
所与の入力／出力ピンのための様々な入力モードまたは
様々な出力モードから選択できる。入力モードでは、ポ
ートは専用の登録されたまたはラッチされた入力として
形作られてもよく、出力モードでは、登録された組合わ
せのまたはラッチされた出力として形作られてもよい。
レジスタ／ラッチは、ヒューズプログラム可能な入力選
択マルチプレクサとともに入力、出力もしくは埋没レジ
スタとして、または透明なラッチとして作用し得る。プ
ログラム可能クロック選択マルチプレクサは、外部のピ
ンまたは内部に生じられた積の項に与えられたクロック
／ラッチ可能化信号の間で選択する。クロック極性制御
もまた与えられる。レジスタ／ラッチの非同期リセット
およびプリセットは、そのために極性制御に沿って設け
られる。専用のかつプログラム可能フィードバック経路
が設けられる。出力インバータは内部信号から、または
外部ピンから選択可能に可能化され得る。入力／出力回
路は、各バンクが同一のまたは異なるクロックを選択可
能に受取るバンクに展開され得る。レジスタ／ラッチ
は、内部に発生された信号を介してまたは外部ピンから
プリロードされ得る。こうして、たとえば設計者は、選
択された論理アレイパッケージに対し所望のように、登
録された出力および組合わせの出力をI/Oピンに位置づ
けることができる。
先行技術のプログラム可能アレイ論理装置に対する設
計の融通性を増すための他の方法は、設計者が、事実上
I/Oピンを入力ピンとして扱いながら、I/Oピンから論理
アレイへ直接にフィードバック経路を設けるための、ま
たは論理アレイからの登録された出力をフィードバック
として選択するためのフィールドプログラム技術を用い
て選択できるように、出力論理内に選択可能なフィード
バックを与える。この種のフィードバックシステムは、
AmPAL22V10として示されるアドバンスト・マイクロ・デ
ィバイシズ（Advanced Micro Devices）の24−ピンIMOX
TMプログラム可能アレイ論理装置（PALはモノリシック
・メモリーズ，インコーポレーテッド（Monolithic Mem
ories,Inc.）の登録商標である）のための製品文献に述
べられる。AMPAL22V10に関する早められた情報紙は、カ
リフォルニア州サニィベイルのアドバンスト・マイクロ
・ディバイシズ・インコーポレーテッド（Advanced Mi
cro Devices,Inc.）により1983年６月付で発表された。
この早められた情報は、この発明に対するさらに他の背
景のために参照され得る。
上記の先行技術の出力セレクタおよびフィードバック
セレクタの両方は、フィードバック型または特定のI/O
ピンのための出力型の、設計されたまたはフィールドプ
ログラムされた選択を必要とした。したがって、ユーザ
は装置に対する各I/Oピンの１個の形状に制限された。
融通性のある出力論理回路を設けることが望ましいの
で、融通性を増大するために設けかつ先行技術の限界を
克服する出力論理回路が必要となる。
さらに、内部状態カウンタを採用するシーケンサ内に
このような論理回路を用いるため、論理回路内のレジス
タを専用の埋没状態レジスタとして展開することがしば
しば望ましい。したがって、融通性のあるように形作ら
れることが可能でありかついわゆる「埋没」の、または
内部の状態レジスタが融通性のあるように利用され得る
入力／出力回路が必要となる。この特徴により、システ
ム設計者は周知のように改良された「状態機械」または
「制御シーケンサ」を作るようにされる。これらのレジ
スタの内容物をモニタする必要性もまた、入力／出力論
理回路から欠けている望ましい特徴として認識される。
先行技術の他の限界は、各レジスタに給電するORゲー
トにより受取られた可能変数の「積の項」を有する観察
できる埋没状態レジスタがなく、かつすべてのI/Oピン
からチップ内部の論理回路までの専用のフィードバック
経路がないことである。このように、内部に発生された
信号が割当てられる態様で不所望の設計が強いられ、そ
の結果、しばしばレジスタを非能率的に利用することに
なる。たとえば、現存のプログラム可能アレイ論理装置
は典型的には、各々がI/Oピンを割当てられた10個また
は12個のレジスタを有する。このような装置を用いる状
態機械の設計者は、これらのレジスタのいくつかを内部
状態レジスタとして割当て、それによって不足したI/O
ピンをタイアップさせるように強いられる。I/Oピを割
当てられない多くの、ユーザがアクセス可能な専用の内
部状態レジスタが利用可能であることが望ましい。しか
しながら、回路は設計者により検査されなけれならない
ので、このようなアクセス可能なレジスタを単に設ける
ことでは充分ではない。これは、デバッギングおよび回
路検証の間、これらの内部状態レジスタの内容物をダイ
ナミックに観察することを必要とする。
さらに、先行技術は状態を決定するためにI/Oピンを
割当てられたレジスタから専用のフィードバックを与え
るが、設計者は、状態が内部状態レジスタを含むすべて
のレジスタの内容物の関数であり得るようにしようとす
る。したがって、設計者が可変数の内部状態およびI/O
ピンを割当てられた可変数のレジスタを有する状態機械
を融通性のあるように構成し得るように、すべてのレジ
スタからの専用のフィードバックを有することが望まし
い。
しばしば、プログラム可能アレイ論理装置内のレジス
タが、「状態機械」カウンタとして用いられ、かつ通常
このようなレジスタの内容物は、I/Oピンに導伝される
必要がない、なぜならその内容物はカウントする目的の
ために内部で用いられるからである。しかしながら、先
行技術はそれにもかかわらず、名前の通りのPALの「論
理シーケンサ」のためにこのようなレジスタの各々にI/
Oピンを割当てた。この目的のためには入力／出力ピン
を専用しないが、このような埋没状態レジスタの内容物
を観察するために入力／出力回路を予備的に検査し、か
つ開発する間、さらに必要性が生じる。
さらに望ましい特徴は、検査段階の間利用可能ではな
いツェナレベルのプリロード電圧を与えることよりもむ
しろ、論理アレイからのレジスタをプリロードする能力
である。
論理アレイのプログラム可能OR部分からの、そこから
受取られかつレジスタにストアされた信号とは別の、独
立した組合わせの信号を与えることが望ましい、なぜな
らばアレイから独立して受取られた信号がこのレジスタ
を受け持つI/Oピンに導伝されるとき、レジスタが埋没
レジスタとして用いられ得るからである。この能力によ
り、また、異なる組合わせの、かつ異なるシーケンシャ
ルな出力が、出力を適当に選択することにより、同一の
装置からフィードバックされるように設計者が許容され
る。
さらに、ユーザによる選択で、通常のクロックと同様
に論理アレイからの個々の出力論理回路のレジスタのク
ロック動作を可能にすることがしばしば望ましい。特に
出力論理回路を採用する集積回路チップが、各々が自己
自身のクロックを有する２個のバンク内で展開されると
き、１対のクロックからのユーザ選択を可能にすること
も望ましいかもしれない。
発明の要約 この発明は、一実施例では、各々が専用の出力レジス
タにより受け持たれる１組の入力／出力（I/O）ピン
と、各々がI/Oセルにより受け持たれ、I/Oピンの融通性
のあるユーザ形状を可能にする１組のI/Oピンと、I/Oピ
ンを割当てられないがその内容物がそれにもかかわら
ず、専用のレジスタおよびI/Oセルと共有されたI/Oピン
ではユーザの制御の下で観察可能である１組の専用の埋
没状態レジスタとを有するプログラム可能アレイ論理集
積回路装置を提供する。
この発明による典型的なプログラム可能アレイ論理装
置は、たとえば20個の外部ピンを含んでもよく、そのう
ちの８個はI/Oピンであり、そのうちの４個が専用の出
力レジスタにより受け持たれ、かつ残りの４個がI/Oセ
ルにより受け持たれてもよい。４個の専用の出力レジス
タは、この発明のPAL装置のプログラム可能ANDアレイ部
分から、専用の出力レジスタのデータ（Ｄ）入力端子に
接続された４個の８−、８−、12−および12−入力ORゲ
ートに導伝された８個、８個、12個および12個の論理信
号ラインの可変分布からの登録された出力を与える。専
用のフィードバック経路は、出力レジスタにより受け持
たれた４個のI/Oピンの各々をANDアレイに接続する。
専用の出力レジスタが含まれたヒューズプログラム可
能極性選択手段により、ユーザはレジスタにより発生さ
れた信号に対応してI/Oピンで発生される信号の極性を
決定するようにされる。このようなI/Oピンの各々を駆
動する反転バッファは、極性もまたユーザが決定可能で
ある信号により可能化され得る。
この発明はまた、形状のダイナミック制御を考慮に入
れかつこの発明のユーザのために設計の融通性を増大す
る、セルにより受け持たれた４個の入力／出力ピンの形
状を制御するための４個の入力／出力（I/O）セルを含
む。入力／出力セルの形状は、I/Oセル内の種々のフィ
ールドプログラム可能ヒューズに関連して、プログラム
可能アレイ論理装置により発生された種々の信号を統合
することにより、ユーザによってダイナミックに制御さ
れる。
４個の入力／出力セルは、各セルにより受け持たれた
入力／出力ピンの形状を制御するための手段を与え、か
つORゲートで集積回路のANDアレイからの８個、８個、1
0個および10個の可変分布の論理信号をそれぞれ受取
る。ヒューズプログラム可能出力選択マルチプレクサ
は、論理信号およびI/Oセルに含まれるレジスタにより
発生された信号の両方を受取り、かつ出力選択信号にも
応答して、出力セルからの出力として論理信号または登
録された信号のいずれかを選択する。
ヒューズプログラム可能フィードバック選択マルチプ
レクサは、セルにより受け持たれたI/Oピンの信号また
はANDアレイにフィードバックされるための登録された
信号のいずれかを選択する。さらに、専用の出力レジス
タのための、上記のヒューズプログラム可能極性選択手
段は、I/Oセルに含まれる。したがって、出力反転バッ
ファ、出力選択マルチプレクサ、フィードバックマルチ
プレクサ、および極性選択手段はそのそれぞれのプログ
ラム可能ヒューズおよびダイナミック制御信号の組合わ
せにより制御可能である。たとえば、ANDアレイからの
組合わせの出力信号は１個のI/Oピンで発生され得て、
かつ登録された出力信号はヒューズおよび制御信号の適
当な選択によりANDアレイへ同時にフィードバックされ
得る。
１組（６個）の専用の埋没状態レジスタは、埋没レジ
スタのデータ（Ｄ）入力に接続されたそのそれぞれのOR
ゲートで、ANDアレイからの、６個、６個、８個、８
個、10個および10個の可変分布の組合わせの論理信号を
それぞれ受取る。専用のフィードバック経路は、各レジ
スタの出力端子をANDアレイに接続する。したがって、
設計者は専用の出力レジスタのいかなる内容物も、入力
／出力セルそして／または専用の埋没状態レジスタを、
状態機械シーケンサの設計における「状態」レジスタと
して選択し得る。
ヒューズプログラム可能排他的OR（XOR）ゲートが設
けられ、それにより出力反転バッファを介して導伝され
た融通性のある信号制御が可能になる。先行技術とは異
なり、XORゲートは典型的には、このようなバッファに
より発生された出力を不能化する手段を与えるマルチプ
レクサを用いられるが、ユーザが多数信号またはその補
数の組合わせに基づいて出力バッファを真に可能化また
は不能化するのを可能にする。
ユーザ制御の観測可能性可能化信号の「積の項」は、
専用の出力レジスタを受け持つ反転バッファおよびI/O
セルを受け持つ４個の反転バッファのうちの２個と同様
に、埋没レジスタを受け持つ１組（６個）の反転バッフ
ァにより受取られる。この信号により後者の６個のバッ
ファは、６個のそれぞれの出力レジスタおよびI/Oセル
からそれぞれのI/Oピンへの信号の流れを不能化し、か
つ６個の埋没レジスタからそれぞれのI/Oピンへの信号
の流れを可能化するようにされる。ゆえに、埋没レジス
タの内容物は装置のデバッキングのためにモニタされ得
る。
専用の出力および埋没レジスタの各々、ならびにI/O
セル内のレジスタは、共通非同期リセットおよび同期プ
リセットの積の項をANDアレイから受取る。この発明の
例示の実施例はフィールドプログラム可能ヒューズによ
り与えられ、ヒューズに対して均等なものとしてのCMO
S、EPROMおよびE2PROMメモリセルが、引用することによ
りここに援用された関連の同時係属中の出願において展
開される。
一実施例では、マルチプレクサ手段はユーザによる選
択で、通常のクロックと同様に論理アレイからの個々の
出力論理回路のレジスタのクロック動作を可能にするよ
うに与えられる。例示の実施例では、この発明の入力／
出力論理回路が、各々が自己自身のクロックを有する２
個のバンクで展開されるとき、この特徴は１対のクロッ
クからのユーザ選択を可能にするように用いられる。ク
ロック極性のユーザ選択を可能にするための手段もまた
与えられる。
好ましい実施例の詳細な説明 第１図は、この発明のプログラム可能論理アレイ装置
10（以下、PLA装置10と称する）の論理図である。第１
図で示されるPLA装置10は、入力／出力（I/O）ピン12お
よび14のような集積回路チップの入力／出力ポートの形
状を可能にする。すなわち、以下に説明する可溶性リン
ク（フィールドプログラム可能ヒューズ）の状態に従っ
て、入力／出力ポート（I/Oピン）上にどの信号が存在
するかをユーザが選択することを可能にしている。例示
の目的で、数個の、たとえば４個のI/Oピン12のうちの
１個だけが12として例示され、これらのI/Oピン12は、
数個の、たとえば４個の専用の出力レジスタ部分16を受
け持っており、これらの専用の出力レジスタ部分16のう
ちの１個だけが16として例示される。同様に、数個の、
たとえば４個のI/Oピン14のうちの１個だけが14として
例示され、これらのI/Oピン14は、数個の、たとえば４
個の出力マクロセル18を受け持っており、これらの出力
マクロセル18のうちの１個だけが18として例示される。
また、数個の、たとえば６個の埋没状態レジスタ部分20
のうちの１個だけが第１図に20として例示される。専用
の出力レジスタ部分16と出力マクロセル18とは「プログ
ラム可能出力セル手段」を構成する。埋没状態レジスタ
部分20は「記憶セル手段」を構成する。
PLA装置10がプログラム可能ANDアレイ22に接続され、
それは１組のライン24に組合わせの論理信号を発生す
る。プログラム可能ANDアレイ22の構成は、以下でより
詳細に述べられる。この技術で認識されるように、この
発明において、複数個のプログラム可能ANDアレイから
の論理信号の組合わせのような、制御信号をダイナミッ
クに与えるための他の手段が用いられ得る。ライン24
は、プログラム能ANDアレイ22により発生された論理信
号を、専用の出力レジスタ部分16、出力マクロセル18お
よび埋没状態レジスタ部分20を受け持つORゲートに導伝
する。種々のORゲートの各々に、各々が可変数のライン
からなるライン24が接続されて信号の可変の分布をもた
らし、これにより、プログラム可能ANDアレイ22をより
効率的に利用するようにしている。第１図に示されたOR
ゲートの上方にライン24に隣接して示された数（たとえ
ばORゲート26上に示された（8,8,12,12）、ORゲート46
上に示された（8,8,10,10）およびORゲート74上に示さ
れた（6,6,8,8,10,10））はそれぞれ、４個の専用の出
力レジスタ部分16、４個の出力マクロセル18、および６
個の埋没状態レジスタ部分20を受け持つORゲートのある
特定の１個で終端となるラインの数を示す。第１図で示
された種々の他の信号ラインもまた、それに隣接して示
された数を有し、それらの数は同様に、信号ラインによ
り相互接続された要素間で並列に導伝される信号の数を
示す。
「積の項」とも呼ばれるこれらの信号は、ライン24
で、第１図で示された特定の専用の出力レジスタ部分16
を受け持つORゲート26に導伝される。これらのいわゆる
「積の項」のさらに詳細な説明もまた以下で述べられ
る。ORゲート26は、レジスタ28のデータ（Ｄ）入力に接
続される。レジスタ28のクロック（Ｃ）入力で受取られ
た、ライン29aのクロック（CLK）信号に応答して、レジ
スタ28はそのＱ出力端子で信号を発生する。代わりに、
レジスタ28の状態は信号ライン29bを介してプログラム
可能ANDアレイ22から受取られた共通同期プリセット（C
MN SYN PRST）信号または信号ライン29cを介してプロ
グラム可能ANDアレイ22から受取られた共通非同期リセ
ット（CMN ASYN RST）信号を与えることにより設定さ
れてもよい。ヒューズプログラム可能排他的OR出力極性
制御ゲート30（以下、XORゲート30と称する）は、第１
の入力で、レジスタ28により発生された信号を受取る。
XORゲート30の第２の入力は、フィールドプログラム可
能ヒューズ32に接続され、そのステータスは専用の出力
レジスタ部分16により発生された信号の極性を決定す
る。
各フィールドプログラム可能ヒューズは、高電位Vcc
に接続された抵抗器（図示せず）と並列して、接地に接
続される。このフィールドプログラム可能ヒューズは、
ユーザが入力選択およびクロック極性のような種々の特
徴を選択するために装置を設置するとき、ユーザが所望
のように、飛ばされたりまたは飛ばされなかったりされ
得る。制御信号をダイナミックに与えるための手段は、
スタティックフィールドプログラム可能入力ではなく、
プログラム可能ANDアレイ、プログラム可能ANDアレイの
組合わせ、またはその他同種のものにより発生された積
の項により実現され得る。さらに、フィールドプログラ
ム可能ヒューズとして述べられかつ図面に示された状態
要素により決定される、ライン36および68上の制御信号
は、CMOS、EPROMまたはE2PROMメモリ要素により、また
は集積回路の外部ピンに与えられた信号により代わりに
与えられてもよいことが当業者によって認識される。
専用の出力レジスタ部分16もまた、XORゲート30によ
り発生された出力信号を受取る出力反転バッファ34を含
む。出力反転バッファ34は、ライン36で受取られた出力
可能化信号により可能化される。積の項は、プログラム
可能ANDアレイ22からヒューズプログラム可能出力可能
化極性制御XORゲート38（以下、XORゲート38と称する）
の第１の入力に導伝される。XORゲート38の第２の入力
は、フィールドプログラム可能ヒューズ40に接続され、
ヒューズ40のステータス、バッファ34により受取られる
出力可能化信号の極性を決定する。バッファ34により発
生された信号は、I/Oピン12に導伝され、かつI/Oピン12
からはフィードバック回路経路42を介して真のおよび補
数のバッファ44に直接に導伝される。真のおよび補数の
バッファ44の出力端子で発生された信号は、プログラム
可能ANDアレイ22に導伝される。
他の積の項は、プログラム可能ANDアレイ22から、第
１図に示された特定の出力マクロセル18を受け持つORゲ
ート46に、ライン24上を導伝される。ORゲート46は、レ
ジスタ48のデータ入力（Ｄ）に接続される。ライン29a
のクロック（CLK）信号に応答して、レジスタ48はＱ出
力端子で信号を発生する。代わりに、レジスタ48の状態
は、ライン29bおよび29cを介してプログラム可能ANDア
レイ22から受け取られたCMN SYN PRSTまたはCMN ASY
N RST信号を与えることにより設定され得る。共通非同
期リセット信号CMN ASYN RSTが「ハイ」になると、レ
ジスタ28は、このハイの共通非同期リセット号に応じ
て、そのＱ出力端子に論理「０」の出力信号を発生す
る。このスイッチングは、レジスタ28に与えられたCLK
信号から独立して生じる。共通同期プリセット信号CMN
SMN PRSTがハイに設定されるとき、レジスタ28のＱ
出力で発生される信号は、レジスタ28がCLK信号を受取
ると、「ハイ」になる。共通同期プリセット信号CMN S
YN PRSTまたは共通非同期リセット信号CMN ASYN RST
を与える手段は、第１図に示されていないが、プログラ
ム可能ANDアレイ22またはその他同種のものにより発生
された種々の積の項をダイナミックに用いて実現され得
る。
第１図で示された出力マクロセル部分18は、出力選択
２−１マルチプレクサ50をさらに含み、それはレジスタ
48により発生された信号を50a入力端子で、かつORゲー
ト46により発生された信号を50b入力端子で受取る。
出力選択２−１マルチプレクサ50（以下、MUX50と称
する）は、出力端子で、ライン52上に設けられた出力制
御選択入力Ｓに与えられた信号の状態に依存して、その
50b入力端子で与えられた信号またはその50a入力端子で
与えられた信号のいずれかを発生する。フィールドプロ
グラム可能ヒューズ54は、入力Ｓに与えられた出力選択
信号の状態を決定するライン52に接続される。入力Ｓに
接続されたヒューズ54は、「出力選択」を決定する。ヒ
ューズプログラム可能XORゲート56（以下、XORゲート56
と称する）は、第１の入力で、MUX50により発生された
信号を受取り、かつXORゲート56の第２の入力に接続さ
れたヒューズ58は、出力マクロセル18により発生されか
つ出力反転バッファ60に導伝される信号の「出力極性」
を決定する。
ヒューズプログラム可能２−入力/1−出力フィードバ
ックマルチプレクサ62（以下、フィードバックMUX62と
称する）が、第１図のマクロセル18に含まれる。フィー
ドバックMUX62は、62a入力端子で、出力反転バッファ60
により発生された、またはI/Oピン14から受取られた論
理信号を受取る。MUX62は、62b入力端子で、レジスタ48
のＱ出力端子で発生された信号を受取る。
フィードバックMUX62は、フィードバックMUX62の制御
選択入力（So）に接続されたフィールドプログラム可能
ヒューズ63により制御され、その62aまたは62bの端子に
与えられた信号の１個を、その出力端子に発生する。こ
うしてSo端子に与えられたフィードバック選択制御信号
に応答して、フィードバックMUX62は、ライン64にフィ
ードバック信号を発生するように、その62aまたは62bの
入力端子に与えられた信号から選択する。ライン64のフ
ィードバック信号は、集積回路のプログラム可能ANDア
レイ22の内部の論理回路へのフィードバックのために、
真のおよび補数のバッファ66のような入力バッファに導
伝される。
出力反転バッファ60は、ライン68で受取られた出力可
能化信号により可能化される。積の項は、プログラム可
能ANDアレイ22からヒューズプログラム可能出力可能化
極性制御XORゲート70（以下、XORゲート70と称する）の
第１の入力に導伝される。XORゲート70の第２の入力
は、フィールドプログラム可能ヒューズ72に接続され、
ヒューズ72のステータスは、出力反転バッファ60により
受取られる出力可能化信号の極性を決定する。出力反転
バッファ60により発生された信号は、I/Oピン14に導伝
される。
他の積の項は、プログラム可能ANDアレイ22から、第
１図に示された特定の埋没状態レジスタ部分20を受け持
つORゲート74に、ライン24上を導伝される。ORゲート74
は、いわゆる「埋没」レジスタ76のデータ入力（Ｄ）に
接続される。ライン29aのクロック（CLK）に応答して、
埋没レジスタ76はそのＱ出力端子で信号を発生する。代
わりに、レジスタ76の状態は、ライン29bおよび29cで受
取られたCMN SYN PRSTまたはCMN ASYN RST信号を与
えることにより設定され得る。
埋没レジスタ76により発生された信号は、フィードバ
ック信号経路80上の真のおよび補数のバッファ78に、か
つそこからプログラム可能ANDアレイ22に導伝される。
埋没レジスタ76により発生された信号はまた、ユーザが
決定可能な観測可能性積の項の信号をプログラム化能AN
Dアレイ22から信号ライン84を介して受取る出力反転バ
ッファ82に導伝される。出力反転バッファ34および60も
また、補数にされた入力で観測可能性積の項の信号を受
取る。
出力反転バッファ34および60は、専用の出力レジスタ
部分16からおよび出力マクロセル18から発生された信号
をそれぞれ、I/Oピン12および14にそれぞれ導伝するよ
うに、ライン36および68でそれぞれ受取られた出力可能
化信号により可能化され得る。代わりに、出力反転バッ
ファ34および60は、ライン84で受取られた観測可能性積
の項の信号により不能化され得て、かつ出力反転バッフ
ァ82はPLA装置10の埋没状態レジスタ部分20から発生さ
れた信号をI/Oピン12またはI/Oピン14に導伝するよう
に、観測可能性積の項の信号により可能化され得る。観
測可能性積の項の信号はしたがって、通常の出力信号の
選択を抑制し、かつI/Oピン12および14で埋没状態レジ
スタの内容物の観察を可能にする。
上記のように、フィールドプログラム可能ヒューズ3
2、40、54、58、63および72による、第１図に示された
回路要素のいかなるものの制御も、PLA装置10を含む集
積回路チップの内部の回路により発生された積の項によ
り、交互にもたらされ得る。他の代わりのものは、当業
者に認識されるように、集積回路チップの外部端子（ピ
ン）に与えられた信号によりこれらの要素のいかなるも
のも制御することである。
第１図で示されたプログラム可能ANDアレイ22は、論
理セルの他の組合わせが用いられ得るが、当業者に熟知
の「積の和」の機構を用いて構成される。1984年にアド
バンスト・マイクロ・ディバイシズ，インコーポレーテ
ッド（Advanced Micro Devices,Inc.）が著作権を得た
「プログラム可能アレイ論理ハンドブック」（Programm
able Array Logic Handbook）およびPLA装置の内部構造
をさらに詳しく述べる「融通性のあるクロック動作およ
び融通性のあるフィードバックを有するプログラム可能
入力／出力セル」（Programmable Input/Output Cell w
ith Flexible Cloking and Flexible Feedback）と題さ
れる関連の同時係属中の出願を参照されたい。
第１図で示されるように、ライン24の論理信号は「積
の和」の項の組合わせの信号としてORゲート26、46およ
び74に与えられる。第１図では、これら３個のORゲート
は、レジスタ28、48および76によりそれぞれ受取られる
組合わせの信号を与えるように、プログラム可能ANDア
レイ22内の可変数の別々のプログラム可能ANDゲート
（図示せず）から信号を受取るように示される。この技
術で認識されるように、いかなる数のプログラム可能AN
Dゲートも、この組合わせの信号を与えるようにORゲー
トへの入力として設計され得る。
第１図の好ましい実施例では、クロックはライン29a
にクロック信号を与える入力ピンに接続される。
第１図を参照して述べられるダイナミック制御信号の
各々は、単一のプログラム可能ANDアレイ22の出力とし
て与えられる。したがって、共通非同期リセット信号
（CMN ASYN RST）および共通同期プリセット信号（CM
N SYN PRST）は、プログラム可能ANDアレイ22の出力
としてライン29cおよび29bにそれぞれ与えられる。観測
可能性積の項の信号は、プログラム可能ANDアレイ22の
出力としてライン84に与えられる。様々な出力可能化信
号は、プログラム可能ANDアレイ22の出力として、XORゲ
ート38および70に接続された信号ラインに与えられる。
上記のいかなる制御信号も、もし所望されるならば、
「積の和」の項のような、より複雑な論理回路により実
現され得る。
種々のダイナミック制御信号を与える手段は、単一の
プログラム可能ANDアレイ22の出力からの単なる積の項
または複数個のプログラム可能ANDアレイを総計するOR
ゲートの出力からの「積の和」の項のいずれかとして、
様々な態様で形作られる。さらに、各I/Oピンが独特に
形作られ得る。
第１図では、共通同期プリセット信号CMN SYN PRST
および共通非同期リセット信号CMN ASYN RST信号は、
PLA装置10の４個の出力レジスタ部分16、４個の出力マ
クロセル18、および６個の埋没レジスタ部分20における
すべてのレジスタ（第１図を参照されたい）に対して共
通に与えられる。共通同期プリセット信号は、プログラ
ム可能ANDアレイ22の出力からの積の項としてライン29b
にダイナミックに与えられる。他のダイナミック制御信
号のように、共通同期プリセット信号CMN SYN PRSTま
たは非同期リセット信号CMNASYN RSTは、この発明によ
る「積の和」の項のような他の論理回路で実現され得
る。
PLA装置10の機能は、６個のフィールドプログラム可
能ヒューズ32、40、54、58,63および72に関連してダイ
ナミックに与えられた制御信号により向上される。この
発明のPLA装置10の、可溶性リンクであるフィールドプ
ログラム可能ヒューズ32は、XORゲート30により発生さ
れる信号が活性状態で「ハイ」となる（アクティブハ
イ）または活性状態で「ロー」となる（アクティブロ
ー）かどうかを決定するように設定され得て、かつこう
してフィールドプログラム可能ヒューズ32は専用の出力
レジスタ部分16の極性ヒューズと呼ばれる。可溶性リン
クであるフィールドプログラム可能ヒューズ58は、出力
マクロセル18に対して出力極性選択を行なう。
可溶性リンクであるフィールドプログラム可能ヒュー
ズ40および72は、XORゲート38および70によりそれぞれ
受取られた出力可能化制御信号が出力反転バッファ34お
よび60をそれぞれ不能化するかまたは可能化するかのい
ずれであるかを決定するように設定され得る。
MUX50に接続された、可溶性リンクであるフィールド
プログラム可能ヒューズ54は、MUX50の50b入力の組合わ
せの信号またはその50a入力の登録された信号のいずれ
がXORゲート56に導伝されるかを決定するように設定さ
れ得る。またフィードバックMUX62に接続された、可溶
性リンクであるフィールドプログラム可能ヒューズ63の
状態は同様に、フィードバックMUX62の62b入力の登録さ
れた信号またはその62a入力に導伝されたI/Oピン14の信
号のいずれがプログラム可能ANDアレイ22にフィードバ
ックされるべきであるかを決定する。
前の説明が例示するように、PLA装置10の機能は、こ
の発明の出力論理回路としての専用の出力レジスタ部分
16、出力マクロセル18および埋没状態レジスタ部分20に
より大いに向上される。さらに、これらの出力論理回路
は、集積回路チップ上で実現される特定の回路の融通性
およびダイナミック制御を向上するように、様々な集積
回路装置において利用され得る。この態様では、チップ
上で実現される論理装置の数に関して、所与の集積回路
チップ上の相対的に少数の入力／出力ポートにより生じ
られる制限が最少にされ得る。
第２図は、第１図で示されたものと同様の埋没状態レ
ジスタ部分および出力マクロセルがPLA装置100において
利用される、代わりの実施例を例示する。この実施例
は、第１図で要素22として示されたものと同様のプログ
ラム可能ANDアレイ122を、１対のプログラム可能ORアレ
イ102aおよび102bと関連して採用する。プログラム可能
ORアレイ102a,102bの各々は、１組（48個）の信号ライ
ンで、プログラム可能ANDアレイ122から「論理信号のサ
ブセット」すなわち「積の項」の信号を受取り、かつそ
こからAND−OR（PLA）型のアーキテクチャに16個の信号
を発生する。この実施例は、ORアレイの採用、出力マク
ロセルの詳細、およびクロック動作機構においてのみ、
第１図で例示されたものとは異なるので、第１図に示さ
れた多くの要素は平明にするために第２図から省略され
ている。出力マクロセル118aのもしくは出力マクロセル
118bの部分をそれぞれ、または埋没状態レジスタ部分12
0aもしくは埋没状態レジスタ部分120bの部分をそれぞれ
形成する要素に関するとき、接尾辞「ａ」および「ｂ」
が第２図およびその説明において用いられる。第２図お
よび第３図で用いた参照数字では「１」を前に付してお
り、それは第１図で「１」を前に付していない類似の要
素を示す。
第２図では、そのうちのただ１個が112aで示された、
第１のバンクの６個のI/Oピンは、第１の組（６個）の
出力マクロセル118aを受け持ち、かつそのうちのただ１
個が112bで示された、第２のバンクの６個のI/Oピン
は、第２の組（６個）の出力マクロセル118bを受け持
つ。そのうちのただ１個が120aで示された、第１の組
（４個）の埋没状態レジスタ部分は、プログラム可能OR
アレイ102aおよび出力マクロセル118aに関連し、またそ
のうちのただ１個が120bで示された、第２の組（４個）
の埋没状態レジスタ部分はORアレイ102bおよび出力マク
ロセル118bに関連する。
埋没状態レジスタ部分120aおよび120bの各々は、第１
図で示された、レジスタ76がそのＤ入力でORゲートによ
り発生された信号を受取るのと同一の態様で、ORアレイ
102a、102bからの信号をそれぞれ受取る。したがって、
各部分120aおよび120bは、ORアレイ102aまたは102b内で
ORゲート（図示せず）により発生された信号を受取るレ
ジスタ（図示せず）をそれぞえ備え、かつそのレジスタ
のＱ出力で、バッファ178aおよび178bをそれぞれ介して
プログラム可能ANDアレイ122に戻るように導伝される信
号をそこから信号ライン180aおよび180bにそれぞれ発生
する。同様に、埋没態様レジスタ120aおよび120bにより
発生された信号は、信号ライン179aおよび179bをそれぞ
れ介して出力マクロセル118aおよび118bにそれぞれ導伝
され、そこでそれらの信号は、第１図と関連して上で述
べられた観測可能性信号を受けて、I/Oピン112aおよび1
12bでそれぞれ観察され得る。
すべての点で、第２図で例示された埋没状態レジスタ
部分120aおよび120bは、構造および機能において第１図
で示された埋没状態レジスタ部分20と同一であり、かつ
したがってさらに詳細には述べられない。しかしなが
ら、出力マクロセル1118aおよび118bは、第１図で例示
された出力マクロセル18とはいくつかの点で異なる。
第３図を参照すると、第２図のマクロセル118aおよび
118bを表わす出力マクロセル118は、プログラム可能OR
アレイ102aまたは102bからの第１のおよび第２の信号の
両方を受取る。第１のこのような信号は、第１図で例示
された出力マクロセル18の場合のように、レジスタ148
のＤ入力に導伝される。第２のこのような信号は、出力
および極性選択４−１マルチプレクサ150（以下、MUX15
0と称する）の第１の真のおよび補数にされた入力端子
に導伝される。レジスタ148のＱ出力端子は、MUX150の
第２の真のおよび補数にされた入力に接続される。出力
マクロセル118のMUX150はしたがって、プログラム可能O
Rアレイ102aまたは102bから別々の信号を受け取り、ユ
ーザがそのプログラム可能ORアレイからI/Oピンへ直接
に第２の組合わせの信号を、またはI/Oピンへ第１の登
録された信号を通過させるようにされる。前者の場合に
は、レジスタ148は埋没レジスタとして作用する。その
プログラム可能ORアレイからの別々の信号をORゲート14
5および146を介して与えることにより、他の「埋没」レ
ジスタとして出力マクロセル118のレジスタ148の利用が
可能となり、その場合、レジスタ148の内容物よりもむ
しろORゲート145の組合わせの出力信号がI/Oピン114に
導伝されるように、MUX150により選択される。
共通出力レジスタ観測可能性の項の信号は、MUX150の
S0出力制御端子に導伝される信号を発生する出力レジス
タ観測可能性制御ORゲート153（以下、ORゲート153と称
する）に至る第１の入力で受取られる。可溶性リンクで
あるフィールドプログラム可能ヒューズ153aは、ORゲー
ト153の第２の入力に接続される。MUX150に接続された
フィールドプログラム可能ヒューズ152は、第１図のMUX
50に関連して上で述べられた、同一の極性制御関数を与
える。共通埋没レジスタ観測可能性の項の信号は、出力
反転バッファ160に導伝される。フィールドプログラム
可能ヒューズ153aおよび152のステータスは、登録され
たまたは組合わせの信号のいずれがI/Oピン114に導伝さ
れるか、かつそのように導伝されたこの信号がアクティ
ブハイであるかまたはアクティブローのいずれであるか
をそれぞれ決定する。フィールドプログラム可能ヒュー
ズ153aがそのままであれば、組合わせの信号はピン114
で発生されるが、ユーザは共通出力レジスタ観測可能性
の項の信号を「ハイ」に設定することにより、ピン114
で出力レジスタ148の内容物を観察し得る。ユーザは、
共通埋没レジスタ観測可能性の項の信号を「ハイ」に設
定することにより、I/Oピン114により受け持たれた埋没
レジスタ76の内容物を観察することが可能であり、それ
によって第１図に関連して上で述べられた態様で、出力
反転バッファ160を不能化する。他のすべての点では、
第３図で例示された出力マクロセル118は、構造および
機能について第１図で示された出力マクロセル18と同一
であり、かつしたがってさらに詳細には述べられない。
埋没状態レジスタ部分120aおよび120bの内容物は、第
２図で示されるように、ライン179aおよび179bをそれぞ
れ介して出力マクロセル118aおよび118bにそれぞれ導伝
される。ライン179aおよび179bを表わす信号ライン179
は、第１図に関連して述べられたのと同じように、I/O
ピン114に至る埋没状態レジスタ（第１図の76）を受け
持つ出力反転バッファ（第１図の82）により発生された
信号を導伝するものとして第３図で示される。
第３図で示されるように、プログラム可能ANDアレイ1
22からの共通プリロード積の項の信号は、レジスタ148
によって受取られ、それによってユーザは、ツェナ電圧
がこの目的のために利用可能でないとき、予備回路検証
の間レジスタ148の状態を設定するようにされる。共通
プリロード積の項の信号はまた、これらのレジスタを同
様にプリロードするために埋没状態レジスタ部分120aお
よび120bにより受取られる。
PLA装置100を含む集積回路パッケージに与えられた第
１のクロック信号（CLK/I）は、信号ライン190で、ヒュ
ーズプログラム可能２−入力、２−出力クロックマルチ
プレクサ192（以下、CLK MUX192と称する）の第１の入
力端子192aに導伝され、かつPLA装置100に与えられた第
２のクロック信号（CLK/II）は、CLK MUX192の第２の
入力端子192bおよびプログラム可能ANDアレイ122に導伝
される。CLK MUX192の制御選択入力（S0）に接続され
たフィールドプログラム可能ヒューズ194の適当なプロ
グラム動作により、その出力の各々で発生されたクロッ
ク信号CLK1およびCLK2は、CLK ＩのまたはCLK IIの信
号のいずれかである。MUX192によりその第１の出力で発
生されたクロック信号CLK1は、第１のバンクの出力マク
ロセル118aのレジスタ148aおよび埋没状態レジスタ部分
120aのレジスタ176aに導伝され、かつその第２の出力で
発生されたクロック信号CLK2は、第２のバンクの出力マ
クロセル118bのレジスタ148bおよび埋没状態レジスタ部
分120bのレジスタ176bに導伝される。さらに、CLK MUX
192を設けることにより、各々のバンクに対して共通の
クロック（CLK II）または異なるクロックCLK Ｉおよ
びCLK IIを利用することが可能となる。
第２図で示されたPLA装置に対する他の代わりの実施
例は、出力マクロセル118aおよび118bならびに埋没状態
レジスタ部分120aおよび120bにより受取られたCLK1のお
よびCLK2の信号を与えるように、共通のクロックが単一
のバンク内に採用されたものである。この単一のバンク
の代わりの実施例では、プログラム可能ORアレイ102a
は、要素118aおよび120aよりもむしろ出力マクロセル11
8aおよび118bに接続され、またプログラム可能ORアレイ
102bは、要素118bおよび120bよりもむしろ埋没状態レジ
スタ部分120aおよび120bに接続される。これらの接続
は、別の出力発生動作のORアレイ102aおよび別の制御シ
ーケンス動作のORアレイ102bをもたらし、そのためユー
ザは出力マクロセル118aおよび120aに対してダイナミッ
ク制御信号をプログラム可能に特定し、かつ埋没状態レ
ジスタ部分120aおよび120bに対して制御信号を独立して
特定し得る。
この発明の代わりの好ましい実施例に関する上の説明
は、例示と説明の目的のために与えられている。それら
は、余すところないものではなく、またこの発明を開示
された正確な形式に限定するものでもなく、かつ明らか
に上の教示に照らして多くの修正および変更が可能であ
る。PLA装置の実施例は、この発明の原理およびその実
際の応用を最良に説明するために選ばれかつ述べられて
いて、それによって当業者が、企図された特定の用途に
適する様々な修正と様々な実施例においてこの発明を最
良に利用することが可能である。この発明の範囲は前掲
の特許請求の範囲により規定されることが意図されてい
る。
【図面の簡単な説明】
第１図は、この発明の第１の好ましい実施例の論理図で
ある。 第２図は、この発明を実現し、二重クロックを採用する
PLA装置の論理図である。 第３図は、この発明の出力マクロセルの代わりの実施例
の論理図である。 図において、10,100はPLA装置、12,14,114はI/Oピン、1
6は専用の出力レジスタ部分、18,118は出力マクロセ
ル、20は埋没状態レジスタ部分、22,122はプログラム可
能ANDアレイ、26,46,74,145,146,153はORゲート、28,4
8,76,148はレジスタ、30,38,56,70はXORゲート、32,40,
54,58,63,72,152,194はフィールドプログラム可能ヒュ
ーズ、34,44,60,66,78,82,160はバッファ、42,80はフィ
ードバック経路、50,62,150,192はMUXである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カピル・シャンカー アメリカ合衆国、カリフォルニア州、サ ン・ホセ ノース・カピトゥル・アベニ ュー、247、ナンバー・128−３ (72)発明者 ファラス・エヌ・ムバラク アメリカ合衆国、カリフォルニア州、サ ン・ホセ ボイントン・アベニュー、 429、ナンバー・１ (56)参考文献 特開 昭62−114327（ＪＰ，Ａ) 特開 昭56−149120（ＪＰ，Ａ) 特開 昭57−106237（ＪＰ，Ａ) 特開 昭62−39913（ＪＰ，Ａ)

Claims (27)

    (57)【特許請求の範囲】
  1. 【請求項１】複数個のデータ信号および複数個のダイナ
    ミック制御信号を発生するためのプログラム可能アレイ
    手段（22,26,46,74）を有し、かつ複数個の入力／出力
    ポート（12,14）を有する論理装置において、前記入力
    ／出力ポート（12,14）を形作るための回路（10,100）
    が、 関連する出力手段（34,60,160）を有し、前記ダイナミ
    ック制御信号の第１のものに応答して、各々が前記デー
    タ信号（24）の予め定められたものを受取り、前記デー
    タ信号をストアし、前記入力／出力ポート（12,14）の
    予め定められたものを選択的に形作り、かつ前記入力／
    出力ポート（12,14）に信号を発生する、複数個のプロ
    グラム可能出力セル手段（16,18）と、 前記第１のダイナミック制御信号に応答して、各々が前
    記データ信号の予め定められたものを受取り、前記デー
    タ信号をストアし、かつそこから信号を発生する、複数
    個の記憶セル手段（20）とを含み、 それによって第１の予め定められたレベルの前記第１の
    ダイナミック制御信号を受けて、前記プログラム可能出
    力セル手段（16,18）が、それによってストアされまた
    は受取られる前記データ信号を発生するように前記予め
    定められた入力／出力ポート（12,14）を形作り、第２
    の予め定められたレベルの前記第１のダイナミック制御
    信号を受けて、前記プログラム可能出力セル手段（16,1
    8）が、前記記憶セル手段（20）の予め定められたもの
    にストアされた前記データ信号を発生するように前記予
    め定められた入力／出力ポート（12,14）を形作る、論
    理装置。
  2. 【請求項２】前記プログラム可能出力セル手段が、 クロック信号に応答して、前記データ信号を受取り、か
    つ登録されたデータ信号をそこから発生するレジスタ手
    段（28）と、 前記ダイナミック制御信号の第２のものに応答して、前
    記登録された信号に応答して出力信号を選択的に発生す
    るための出力極性選択手段（30,32）と、 前記ダイナミック制御信号の第３のものに応答して、前
    記ダイナミック制御信号の第４のものを受取り、前記第
    ３のダイナミック制御信号に応答して、出力可能化信号
    および出力不能化信号をそこから選択的に発生するため
    の出力可能化制御手段（38,70）と、 前記出力信号を受取り、真の入力で受取られた前記第１
    のダイナミック制御信号と、前記出力可能化および不能
    化信号とに応答して、前記出力信号または前記入力／出
    力ポートで前記記憶セル手段により発生された前記信号
    をそこから選択的に発生し、かつ前記入力／出力ポート
    で受取られた信号を受取るための、入力／出力手段（3
    4,60）とを含む、特許請求の範囲第１項に記載の論理装
    置。
  3. 【請求項３】前記複数個のプログラム可能出力セル手段
    が、複数個の第１のおよび第２のプログラム可能出力セ
    ル手段を含み、前記第２の出力セル手段がさらに、前記
    ポートで前記データ信号または前記登録された信号を発
    生するように前記入力／出力ポートを選択的に形作り、
    前記第２の出力セル手段が、 前記ダイナミック制御信号の第５のものに応答して、前
    記データ信号および前記登録された信号を受取り、前記
    第５のダイナミック制御信号に応答して、前記出力極性
    選択手段に前記受取られた信号の１個を選択的に結合す
    るための出力選択マルチプレクサ手段をさらに含む、特
    許請求の範囲第２項に記載の論理装置。
  4. 【請求項４】前記第２の出力セル手段がさらに、前記ポ
    ートで受取られる前記信号をまたは前記プログラム可能
    アレイ手段への前記登録された信号を発生するように、
    前記入力／出力ポートを選択的に形作り、前記第２の出
    力セル手段が、 前記ダイナミック制御信号の第６のものに応答して、前
    記登録された信号および前記ポートで受取られた前記信
    号を受取り、前記第６のダイナミック制御信号に応答し
    て、前記プログラム可能アレイ手段に前記受取られた信
    号の１個を選択的に結合するためのフィードバックマル
    チプレクサ手段をさらに含む、特許請求の範囲第３項に
    記載の論理装置。
  5. 【請求項５】前記第１の出力セル手段が、前記ポートで
    受取られた前記信号を前記プログラム可能アレイ手段に
    導伝するための手段をさらに含む、特許請求の範囲第２
    項に記載の論理装置。
  6. 【請求項６】前記複数個の記憶セル手段が、 クロック信号に応答して、前記データ信号を受取り、前
    記データ信号をストアし、かつ前記ストアされたデータ
    信号をそこから発生するためのレジスタ手段と、 前記ストアされたデータ信号を受取り、真の入力で受取
    られた前記第１のダイナミック制御信号に応答して、前
    記ストアされたデータ信号を前記予め定められた入力／
    出力ポートに選択的に導伝するための入力／出力手段と
    を含む、特許請求の範囲第１項に記載の論理装置。
  7. 【請求項７】前記記憶セル手段が、前記ストアされたデ
    ータ信号を前記プログラム可能アレイ手段に導伝するた
    めの手段をさらに含む、特許請求の範囲第６項に記載の
    論理装置。
  8. 【請求項８】複数個のプログラム可能可溶性リンクをさ
    らに含み、前記ダイナミック制御信号の予め定められた
    ものの信号源が前記プログラム可能可溶性リンクの予め
    定められたものであり、そのステータスが前記ダイナミ
    ック制御信号を決定する、特許請求の範囲第２項に記載
    の論理装置。
  9. 【請求項９】前記出力可能化制御手段が、第１の入力端
    子で前記第３のダイナミック制御信号を、かつ第２の入
    力端子で前記第４のダイナミック制御信号を受取る排他
    的ORゲートであり、前記第４のダイナミック制御信号が
    前記複数個のプログラム可能可溶性リンクの第１のもの
    により決定される、特許請求の範囲第８項に記載の論理
    装置。
  10. 【請求項１０】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第７のものに応答して、それによって
    発生された前記登録された信号を予め定められたレベル
    まで非同期リセットするためのものである、特許請求の
    範囲第２項に記載の論理装置。
  11. 【請求項１１】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第８のものに応答して、前記クロック
    信号を受けて、前記第８のダイナミック制御信号に応答
    して、それによって発生された前記登録された信号を予
    め定められたレベルまで同期プリセットするためのもの
    である、特許請求の範囲第２項に記載の論理装置。
  12. 【請求項１２】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第７のものに応答して、それによって
    発生された前記登録された信号を予め定められたレベル
    まで非同期リセットするためのものである、特許請求の
    範囲第６項に記載の論理装置。
  13. 【請求項１３】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第８のものに応答して、前記クロック
    信号を受けて、前記第８のダイナミック制御信号に応答
    して、それによって発生された前記登録された信号を予
    め定められたレベルまで同期プリセットするためのもの
    である、特許請求の範囲第６項に記載の論理装置。
  14. 【請求項１４】前記プログラム可能出力セル手段が、 クロック信号に応答して、前記データ信号を受取り、前
    記データ信号を登録し、かつ登録された信号をそこから
    発生するためのレジスタ手段（28）と、 前記ダイナミック制御信号の第２のものに応答して、前
    記ダイナミック制御信号の第４のものを受取り、前記第
    ２のダイナミック制御信号に応答して、出力可能化信号
    および出力不能化信号をそこから選択的に発生するため
    の出力可能化制御手段（36,38）と、 前記出力信号を受取り、真の入力で受取られた前記第１
    のダイナミック制御信号ならびに前記出力可能化および
    不能化信号に応答して、前記出力信号または前記入力／
    出力ポートで前記記憶セル手段により発生された前記信
    号をそこから選択的に発生し、かつ前記入力／出力ポー
    トで受取られた信号を受取るための入力／出力手段（3
    4,60）とを含む、特許請求の範囲第１項に記載の論理装
    置。
  15. 【請求項１５】前記複数個のプログラム可能出力セル手
    段が複数個の第１のおよび第２のプログラム可能出力セ
    ル手段を含み、前記第２の出力セル手段がさらに、前記
    ポートで前記第１のデータ信号または第２のデータ信号
    を発生するように前記入力／出力ポートを選択的に形作
    り、前記第２の出力セル手段が、 前記ダイナミック制御信号の第３のおよび第４のものに
    応答して、前記第２のデータ信号および前記登録された
    信号を受取り、前記第３のおよび第４のダイナミック制
    御信号に応答して、前記受取られた信号の１個を前記入
    力／出力手段に選択的に結合するための出力選択マルチ
    プレクサ手段（50,150）をさらに含む、特許請求の範囲
    第14項に記載の論理装置。
  16. 【請求項１６】前記第２の出力セル手段がさらに、前記
    ポートで受取られる前記信号または前記プログラム可能
    アレイ手段への前記登録された信号を発生するように、
    前記入力／出力ポートを選択的に形作り、前記第２の出
    力セル手段が、 前記ダイナミック制御信号の第５のものに応答して、前
    記登録された信号および前記ポートで受取られた前記信
    号を受取り、前記第５のダイナミック制御信号に応答し
    て、前記受取られた信号の１個を前記プログラム可能ア
    レイ手段に選択的に結合するためのフィードバックマル
    チプレクサ手段（62,162）をさらに含む、特許請求の範
    囲第15項に記載の論理装置。
  17. 【請求項１７】前記第２の出力セル手段（118）がさら
    に、前記第１のダイナミック制御信号および前記ダイナ
    ミック制御信号の第５のものに応答して、前記出力選択
    マルチプレクサ手段（150）により受取られる前記第３
    のダイナミック制御信号を選択的に発生するための観測
    可能性手段（153）をさらに含む、特許請求の範囲第15
    項に記載の論理装置。
  18. 【請求項１８】複数個のプログラム可能可溶性リンク
    （32,40）をさらに含み、そこで前記ダイナミック制御
    信号の予め定められたものの信号源が前記プログラム可
    能可溶性リンクの予め定められたものであり、そのステ
    ータスが前記ダイナミック制御信号を決定する、特許請
    求の範囲第14項に記載の論理装置。
  19. 【請求項１９】前記出力可能化制御手段が、第１の入力
    端子で前記第２のダイナミック制御信号を、かつ第２の
    入力端子で前記第３のダイナミック制御信号を受取る排
    他的ORゲートであり、前記第３のダイナミック制御信号
    が前記複数個のプログラム可能可溶性リンクの第１のも
    のにより決定される、特許請求の範囲第18項に記載の論
    理装置。
  20. 【請求項２０】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第７のものに応答して、それによって
    発生された前記登録された信号を予め定められたレベル
    まで非同期リセットするためのものである、特許請求の
    範囲第14項に記載の論理装置。
  21. 【請求項２１】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第８のものに応答して、前記クロック
    信号を受けて、前記第８のダイナミック制御信号に応答
    して、それによって発生された前記登録された信号を予
    め定められたレベルまで同期プリセットするためのもの
    である、特許請求の範囲第14項に記載の論理装置。
  22. 【請求項２２】前記レジスタ手段がさらに、前記ダイナ
    ミック制御信号の第９のものに応答して、前記レジスタ
    手段を非同期プリロードするためのものである、特許請
    求の範囲第14項に記載の論理装置。
  23. 【請求項２３】集積回路チップに含まれるプログラム可
    能論理アレイ装置であって、論理信号をダイナミックに
    発生する複数個のプログラム可能論理セル手段と、論理
    信号のサブセットを組合せ、かつそこから複数個の組合
    わせの信号を発生するための第２の複数個の第１のおよ
    び第２のプログラム可能組合わせの論理手段とを含む部
    分を有し、 第１のおよび第２の複数個のプログラム可能出力セルを
    含み、前記第１および第２の複数の出力セルの各々は、
    前記第１のおよび前記第２のクロック信号のそれぞれ
    と、前記第１のおよび第２の組合わせの信号のそれぞれ
    の予め定められたものであるデータ信号と、前記集積回
    路チップの外部ピンに与えられた信号および前記集積回
    路の前記部分により発生された前記複数個の組合わせの
    信号の予め定められたものから選択可能な複数個のダイ
    ナミック制御信号とに応答して、前記集積回路の第１の
    および第２の複数個の入力／出力ポートをそれぞれ形作
    り、 第１のおよび第２の複数個の記憶セルをさらに含み、前
    記第１および第２の複数の記憶セルの各々は、前記第１
    のおよび前記第２のクロック信号のそれぞれと、前記第
    １のおよび前記第２の組合わせ信号のそれぞれの予め定
    められたものであるデータ信号と、前記集積回路チップ
    の外部ピンに与えられた信号および前記集積回路の前記
    部分により発生された前記複数個の組合わせの信号の予
    め定められたものから選択可能な複数個のダイナミック
    制御信号とに応答して、前記データ信号の第３のおよび
    第４のものをそれぞれストアし、かつそこから第３のお
    よび第４の複数個の信号をそれぞれ発生し、 それによって第１のおよび第２のそれぞれの予め定めら
    れたレベルの前記ダイナミック制御信号の第１のものを
    受けて、前記第１のおよび前記第２の複数個の出力セル
    がそれぞれ、それによってストアされまたは受取られる
    前記データ信号を発生するように、予め定められた入力
    ／出力ポートを形作り、前記データ信号が前記第１のお
    よび前記第２の複数個の記憶セル手段のそれぞれの予め
    定められたものにストアされる、プログラム可能論理ア
    レイ装置。
  24. 【請求項２４】前記装置が第１のおよび第２のクロック
    信号を受取り、前記複数個の論理セル手段の前記部分が
    前記第２のクロック信号をそのクロック信号として受取
    り、前記装置が、 プログラム可能可溶性リンクを有し、前記第１のおよび
    前記第２のクロック信号を受取り、前記可溶性リンクの
    ステータスに応答して、前記受取られた信号の１個をマ
    ルチプレクサ手段の出力に選択的に結合し、そのように
    結合された前記信号が、前記第１のおよび前記第２の複
    数個の出力セルにより、かつ前記第１のおよび前記第２
    の複数個の記憶セルによりそれぞれ受取られる前記クロ
    ック信号である、前記マルチプレクサ手段をさらに含
    む、特許請求の範囲第23項に記載の装置。
  25. 【請求項２５】前記出力セルおよび前記記憶セルにより
    発生される前記信号が前記プログラム可能論理セル手段
    にフィードバックされる、特許請求の範囲第23項に記載
    の装置。
  26. 【請求項２６】前記プログラム可能論理セル手段がプロ
    グラム可能ANDアレイである、特許請求の範囲第23項に
    記載の装置。
  27. 【請求項２７】前記第１のおよび前記第２のプログラム
    可能組合わせの論理手段がプログラム可能ORアレイであ
    る、特許請求の範囲第23項に記載の装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2548301B2 (ja) * 1988-05-25 1996-10-30 富士通株式会社 プログラマブル論理回路装置
US5479649A (en) * 1992-05-01 1995-12-26 Advanced Micro Devices, Inc. Method and apparatus for forming a logical combination of signals from diagnostic nodes in an IC chip for passive observation at a dedicated diagnostic pin
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
US5986465A (en) * 1996-04-09 1999-11-16 Altera Corporation Programmable logic integrated circuit architecture incorporating a global shareable expander
US6034540A (en) * 1997-04-08 2000-03-07 Altera Corporation Programmable logic integrated circuit architecture incorporating a lonely register
US6107822A (en) 1996-04-09 2000-08-22 Altera Corporation Logic element for a programmable logic integrated circuit
JP4206203B2 (ja) * 1999-03-04 2009-01-07 アルテラ コーポレイション プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース
US7076663B2 (en) * 2001-11-06 2006-07-11 International Business Machines Corporation Integrated system security method
CN104678284B (zh) * 2013-12-03 2017-11-14 北京中电华大电子设计有限责任公司 一种提高芯片健壮性的新型测试控制电路和方法
CN117318734B (zh) * 2023-11-27 2024-02-02 芯来智融半导体科技(上海)有限公司 芯片信号发射电路及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483341A (en) * 1977-12-15 1979-07-03 Nec Corp Digital integrated circuit
JPS56153839A (en) * 1980-04-30 1981-11-28 Nec Corp Pla logical operation circuit
JPS5945722A (ja) * 1982-09-09 1984-03-14 Matsushita Electric Ind Co Ltd プログラマブルロジツクアレイ
US4771285A (en) * 1985-11-05 1988-09-13 Advanced Micro Devices, Inc. Programmable logic cell with flexible clocking and flexible feedback
JPH0573294A (ja) * 1991-09-17 1993-03-26 Mitsubishi Electric Corp マイクロプロセツサ

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