JP2933207B2 - プログラム可能論理装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【関連の同時係属中の出願との相互参照】この出願に特
に興味ある関連の、同時係属中の出願は、オーム・ピィ
・アグラワル（Om P. Agrawal ）、カピル・シャンカー
（Kapil Shankar ）およびファラス・ムバラク（Fares
Mubarak ）のための１９８５年１１月５日に出願され、
この出願の譲受人に譲渡された「融通性のあるクロック
動作および融通性のあるフィードバックを有するプログ
ラム可能入力／出力セル」（Programmable Input/Outpu
t Cell with Flexible Clocking and Flexible Feedbac
k ）と題される米国特許連続番号第７９５，１５９号の
出願である。 【０００２】 【発明の分野】この発明は集積回路チップに関し、かつ
より特定には、埋込まれかつ観察できる内部状態レジス
タを有するプログラム可能論理装置を含み、特にプログ
ラム可能ＡＮＤおよびＯＲアレイ論理装置を含む集積回
路に関する。 【０００３】 【発明の背景】集積回路の製造技術が進歩するにつれ
て、単一の集積回路チップ上にますます多くのディスク
リートな論理構成要素を置くことが可能となっている。
たとえば、単一の集積回路チップ上にＡＮＤゲート、Ｏ
Ｒゲート、インバータおよびレジスタのような何千もの
ディスクリートな論理構成要素が存在し得る。しかしな
がら、パッケージ技術の制限により、所与の集積回路チ
ップに対する入力および出力ポートの数が制限される。
何千ものディスクリートな論理構成要素に対応して、典
型的には数ダースのオーダの入力／出力（Ｉ／Ｏ）ポー
トが設けられなければならない。所与の集積回路のため
に少数の入力／出力ポートしか利用できないことによ
り、集積回路チップで実現される論理回路の設計におけ
る融通性が厳しく制約される。 【０００４】設計における融通性は、プログラム可能ア
レイ論理装置のような装置に対して特に重要である。プ
ログラム可能アレイ論理装置において、装置のユーザ
は、フィールドプログラム技術を用いて、特定の必要性
に応じた論理アレイを形作る。ユーザは、入力／出力ピ
ンの配列によって設計の選択を制約されるので、プログ
ラム可能論理アレイの有用性には限界がある。 【０００５】この出願と同一の譲受人により所有され
た、出願日１９８５年１１月５日、連続番号第７９５，
１５９号の「融通性のあるクロック動作および融通性の
あるフィードバックを有するプログラム可能入力／出力
セル」（PROGRAMMABLE INPUT/OUTPUT CELL WITH FLEXIB
LE CLOCKING AND FLEXIBLE FEEDBACK）と題される先の
米国特許出願は、入力／出力ポートの配列がより融通性
のあるようにされ得る１つの方法を提案する。そこで
は、論理アレイ内に生じたユーザ決定の「積の項」に関
連して設計者がチップ上に論理回路を設置するとき、ユ
ーザは、ヒューズを飛ばすまたはヒューズを飛ばさない
などのフィールドプログラム技術を用いてセレクタ手段
を設定することにより、所与の入力／出力ピンのために
様々な入力モードまたは様々な出力モードから選択でき
る。入力モードでは、ポートは、専用の、登録された、
またはラッチされた入力として形作られてもよく、出力
モードでは、登録された、組合せの、またはラッチされ
た出力として形作られてもよい。レジスタ／ラッチは、
ヒューズプログラム可能な入力選択マルチプレクサと関
連して、入力、出力もしくは埋込まれたレジスタとし
て、または透明なラッチとして作用し得る。プログラム
可能クロック選択マルチプレクサは、外部のピンに与え
られたクロック／ラッチ可能化信号または内部に生じた
積の項の間で選択する。クロック極性制御もまた与えら
れる。レジスタ／ラッチの非同期リセットおよびプリセ
ットが、そのための極性制御とともに設けられる。専用
のかつプログラム可能フィードバック経路が設けられ
る。出力インバータは、内部信号からまたは外部ピンか
ら選択可能に可能化され得る。入力／出力回路は、各バ
ンクが同一のまたは異なるクロックを選択可能に受取
る、複数のバンクに展開され得る。レジスタ／ラッチ
は、内部に発生された信号を介してまたは外部ピンから
プリロードされ得る。こうして、たとえば設計者は、選
択された論理アレイパッケージに対して所望するよう
に、Ｉ／Ｏピン上で登録された出力および組合せ出力を
位置づけることができる。 【０００６】先行技術のプログラム可能アレイ論理装置
に対する設計の融通性を増すための他の方法は、事実上
Ｉ／Ｏピンを入力ピンとして扱いながらＩ／Ｏピンから
論理アレイへ直接にフィードバック経路を設けるよう
に、または論理アレイからの登録された出力をフィード
バックとして選択するように、設計者がフィールドプロ
グラム技術を用いて選択できるように、出力論理内に選
択可能なフィードバックを与える。この種のフィードバ
ックシステムは、ＡｍＰＡＬ２２Ｖ１０として示される
アドバンスト・マイクロ・ディバイシズ（Advanced Mic
ro Devices) の２４−ピンＩＭＯＸTMプログラム可能ア
レイ論理装置（ＰＡＬはモノリシック・メモリーズ，イ
ンコーポレーテッド（Monolithic Memories, Inc. ）の
登録商標である）のための製品文献に述べられる。ＡＭ
ＰＡＬ２２Ｖ１０に関するより進んだ情報紙は、カリフ
ォルニア州サニィベイルのアドバンスト・マイクロ・デ
ィバイシズ・インコーポレーテッド（Advanced Micro D
evices, Inc.）により１９８３年６月付で発表された。
この進んだ情報は、この発明に対するさらなる背景のた
めに参照され得る。 【０００７】上記の先行技術の出力セレクタおよびフィ
ードバックセレクタの両方は、特定のＩ／Ｏピンに対す
るフィードバックのタイプまたは出力のタイプの、設計
されたまたはフィールドプログラムされた選択を必要と
した。したがって、ユーザは装置に対して各Ｉ／Ｏピン
ごとに１つの配列に制限された。融通性のある出力論理
回路を提供することが望ましいので、増大した融通性を
もたらしかつ先行技術の限界を克服する出力論理回路が
必要となる。 【０００８】さらに、内部状態カウンタを採用するシー
ケンサ内にこのような論理回路を用いるため、論理回路
内のレジスタを専用の埋込まれた状態レジスタとして展
開することがしばしば望ましい。したがって、いわゆる
「埋込まれた」または内部の、状態レジスタが融通性を
もって利用され得るような、融通性をもって形作られる
ことが可能な入力／出力回路が必要となる。この特徴に
より、システム設計者は周知のように改良された「ステ
ートマシン」または「制御シーケンサ」を作ることが可
能となる。これらのレジスタの内容をモニタする必要性
もまた、入力／出力論理回路から欠けている望ましい特
徴として認識される。 【０００９】先行技術の他の限界は、各レジスタに給電
するＯＲゲートにより受取られた可変数の「積の項」を
伴う観察可能な埋込まれた状態レジスタがなく、かつす
べてのＩ／Ｏピンからチップ内部の論理回路までの専用
のフィードバック経路がないことである。このように、
内部に発生された信号が割当てられる態様で不所望の設
計上の制約が強いられ、その結果、しばしばレジスタを
非能率的に利用することになる。たとえば、現存のプロ
グラム可能アレイ論理装置は典型的には、各々がＩ／Ｏ
ピンを割当てられた１０個または１２個のレジスタを有
する。このような装置を用いるステートマシンの設計者
は、これらのレジスタのいくつかを内部状態レジスタと
して割当て、それによって不足したＩ／Ｏピンをタイア
ップさせるように強いられる。Ｉ／Ｏピンを割当てられ
ない多くの、ユーザがアクセス可能な専用の内部状態レ
ジスタが利用可能であることが望ましい。しかしなが
ら、回路は設計者により検査されなければならないの
で、このようなアクセス可能なレジスタを単に設けるこ
とでは充分ではない。これは、デバッギングおよび回路
検証の間、これらの内部状態レジスタの内容をダイナミ
ックに観察することを必要とする。 【００１０】さらに先行技術は、状態を決定するために
Ｉ／Ｏピンを割当てられたレジスタから専用のフィード
バックを与えるが、設計者は状態が、内部状態レジスタ
を含むすべてのレジスタの内容の関数であり得るように
しようとする。したがって、設計者が可変数の内部状態
およびＩ／Ｏピンを割当てられた可変数のレジスタを伴
ってステートマシンを融通性をもって構成し得るよう
に、すべてのレジスタからの専用のフィードバックを有
することが望ましい。 【００１１】しばしば、プログラム可能アレイ論理装置
内のレジスタが「ステートマシン」カウンタとして用い
られ、かつ通常このようなレジスタの内容は、Ｉ／Ｏピ
ンに伝導される必要がない、なぜならその内容はカウン
トする目的のために内部で用いられるからである。しか
しながら、先行技術はそれにもかかわらず、名前の通り
のＰＡＬ「論理シーケンサ」のためにこのようなレジス
タの各々にＩ／Ｏピンを割当てた。入力／出力回路を予
備的に検査しかつ開発する間にこのような埋込まれた状
態レジスタの内容を観察するさらなる必要性が生じる
が、この目的のためには入力／出力ピンを専用しない。 【００１２】さらに望ましい特徴は、検査段階の間利用
可能ではないツェナレベルのプリロード電圧を与えるこ
とよりもむしろ、論理アレイからのレジスタをプリロー
ドする能力である。 【００１３】論理アレイのプログラム可能ＯＲ部分から
の、そこから受取られかつレジスタにストアされた信号
とは別の、独立した組合せの信号を与えることが望まし
い、なぜならばアレイから独立して受取られた信号がこ
のレジスタに対応するＩ／Ｏピンに伝導されるとき、レ
ジスタが埋込まれたレジスタとして用いられ得るからで
ある。この能力はまた設計者に出力を適当に選択するこ
とにより、異なる組合せの出力および異なるシーケンシ
ャルな出力が同一の装置からフィードバックされること
を可能にする。 【００１４】さらに、ユーザによる選択で、通常のクロ
ックからと同様に論理アレイからの個々の出力論理回路
のレジスタのクロック動作を可能にすることがしばしば
望ましい。特に出力論理回路を採用する集積回路チップ
が、各々が自己自身のクロックを有する２個のバンク内
で展開されるとき、１対のクロックからのユーザ選択を
可能にすることも望ましいかもしれない。 【００１５】 【発明の要約】この発明は、一実施例では、各々が専用
の出力レジスタに対応する１組の入力／出力（Ｉ／Ｏ）
ピンと、各々がＩ／Ｏセルに対応し、Ｉ／Ｏピンの融通
性のあるユーザ配列を可能にする１組のＩ／Ｏピンと、
Ｉ／Ｏピンを割当てられないがその内容がそれにもかか
わらず、専用のレジスタおよびＩ／Ｏセルと共有された
Ｉ／Ｏピンにおいてユーザの制御の下で観察可能である
１組の専用の埋込まれた状態レジスタとを有するプログ
ラム可能アレイ論理集積回路装置を提供する。 【００１６】この発明による典型的なプログラム可能ア
レイ論理装置は、たとえば２０個の外部ピンを含んでも
よく、そのうちの８個はＩ／Ｏピンであり、そのうちの
４個が専用の出力レジスタに対応し、かつ残りの４個が
Ｉ／Ｏセルに対応してもよい。４個の専用の出力レジス
タは、この発明のＰＡＬ装置のプログラム可能ＡＮＤア
レイ部分から、専用の出力レジスタのデータ（Ｄ）入力
端子に接続された４個の８−入力、８−入力、１２−入
力および１２−入力のＯＲゲートに伝導された８本、８
本、１２本および１２本の論理信号ラインの可変分布か
ら登録された出力を与える。専用のフィードバック経路
は、出力レジスタに対応する４個のＩ／Ｏピンの各々を
ＡＮＤアレイに接続する。 【００１７】専用の出力レジスタとともに含まれたヒュ
ーズプログラム可能極性選択手段により、ユーザはレジ
スタにより発生された信号に対応してＩ／Ｏピンで発生
される信号の極性を決定するようにされる。このような
Ｉ／Ｏピンの各々を駆動する反転バッファは、その極性
もまたユーザが決定可能である信号により可能化され得
る。 【００１８】この発明はまた４個の入力／出力（Ｉ／
Ｏ）セルを含み、これらのセルに対応する、４個の入力
／出力ピンの配列を制御し、配列のダイナミック制御を
可能にしかつこの発明のユーザのために設計の融通性を
増大する。入力／出力セルの配列は、Ｉ／Ｏセル内の種
々のフィールドプログラム可能ヒューズに関連して、プ
ログラム可能アレイ論理装置により発生された種々の信
号を統合することにより、ユーザによってダイナミック
に制御される。 【００１９】４個の入力／出力セルは、各セルに対応す
る入力／出力ピンの配列を制御するための手段を与え、
かつＯＲゲートにおいて集積回路のＡＮＤアレイからの
８個、８個、１０個および１０個の可変分布の論理信号
をそれぞれ受取る。ヒューズプログラム可能出力選択マ
ルチプレクサは、論理信号およびＩ／Ｏセルに含まれる
レジスタにより発生された信号の両方を受取り、かつ出
力選択信号にも応答して、出力セルからの出力として論
理信号または登録された信号のいずれかを選択する。 【００２０】ヒューズプログラム可能フィードバック選
択マルチプレクサは、セルに対応するＩ／Ｏピン上の信
号またはＡＮＤアレイにフィードバックされるための登
録された信号のいずれかを選択する。さらに、専用の出
力レジスタのための、上記のヒューズプログラム可能極
性選択手段は、Ｉ／Ｏセルに含まれる。したがって、出
力反転バッファ、出力選択マルチプレクサ、フィードバ
ックマルチプレクサ、および極性選択手段は、それらの
それぞれのプログラム可能ヒューズおよびダイナミック
制御信号の組合せにより制御可能である。たとえば、Ａ
ＮＤアレイからの組合せの出力信号は１個のＩ／Ｏピン
で発生可能であり、かつ登録された出力信号はヒューズ
および制御信号の適当な選択によりＡＮＤアレイへ同時
にフィードバックされ得る。 【００２１】１組の６個の専用の埋込まれた状態レジス
タは、埋込まれたレジスタのデータ（Ｄ）入力に接続さ
れたそれらのそれぞれのＯＲゲートにおいて、ＡＮＤア
レイからの、６個、６個、８個、８個、１０個および１
０個の可変分布の組合せの論理信号を受取る。専用のフ
ィードバック経路は、各レジスタの出力端子をＡＮＤア
レイに接続する。したがって、設計者は、専用の出力レ
ジスタ、入力／出力セルおよび／または専用の埋込まれ
た状態レジスタのいかなる内容も、ステートマシンシー
ケンサの設計における「状態」レジスタとして選択し得
る。 【００２２】ヒューズプログラム可能排他的ＯＲ（ＸＯ
Ｒ）ゲートが設けられ、それにより出力反転バッファを
介して伝導された信号の融通性のある制御が可能にな
る。典 型的にはそのようなバッファにより発生された出
力を不能化する手段を与えるマルチプレクサを用いた先
行技術とは異なり、ＸＯＲゲートは、ユーザが多数の信
号またはその補数の組合せに基づいて出力バッファを真
に可能化または不能化するのを可能にする。 【００２３】ユーザによって制御され観測を可能にする
信号「積の項」は、専用の出力レジスタに対応する反転
バッファおよびＩ／Ｏセルに対応する４個の反転バッフ
ァのうちの２個とともに、埋込まれたレジスタに対応す
る１組の６個の反転バッファにより受取られる。この信
号により後者の６個のバッファは、６個のそれぞれの出
力レジスタおよびＩ／ＯセルからそれぞれのＩ／Ｏピン
への信号の流れを不能化し、かつ６個の埋込まれたレジ
スタからそれぞれのＩ／Ｏピンへの信号の流れを可能化
するようにされる。ゆえに、埋込まれたレジスタの内容
は装置のデバッギングのためにモニタされ得る。 【００２４】専用の出力および埋込まれたレジスタの各
々、ならびにＩ／Ｏセル内のレジスタは、共通非同期リ
セットおよび同期プリセットの積の項をＡＮＤアレイか
ら受取る。この発明の例示の実施例はフィールドプログ
ラム可能ヒューズにより与えられ、ヒューズに対して均
等なものとしてのＣＭＯＳ、ＥＰＲＯＭおよびＥ2 ＰＲ
ＯＭメモリセルが、引用することによりここに援用され
た関連の同時係属中の出願において展開される。 【００２５】一実施例では、ユーザによる選択で、通常
のクロックからとともに論理アレイからの個々の出力論
理回路のレジスタのクロック動作を可能にするようにマ
ルチプレクサ手段が与えられる。例示の実施例では、こ
の発明の入力／出力論理回路が、各々が自己自身のクロ
ックを有する２個のバンクで展開されるとき、この特徴
は１対のクロックからのユーザ選択を可能にするように
用いられる。クロック極性のユーザ選択を可能にするた
めの手段もまた与えられる。 【００２６】 【好ましい実施例の詳細な説明】図１は、この発明のプ
ログラム可能論理アレイ装置１０（以下、ＰＬＡ装置１
０と称する）の論理図である。図１で示されるＰＬＡ装
置１０は、入力／出力（Ｉ／Ｏ）ピン１２および１４の
ような集積回路チップの入力／出力ポートの配列を可能
にする。すなわち、以下に説明する可溶性リンク（フィ
ールドプログラム可能ヒューズ）の状態に従って、入力
／出力ポート（Ｉ／Ｏピン）上にどの信号が存在するか
をユーザが選択することを可能にしている。例示の目的
で、数個の、たとえば４個のＩ／Ｏピン１２のうちの１
個だけが１２として例示され、これら数個のＩ／Ｏピン
１２はそれぞれ、数個の、たとえば４個の専用の出力レ
ジスタ部分１６に対応しており、これらの専用の出力レ
ジスタ部分１６のうちの１個だけが１６として例示され
る。同様に、数個の、たとえば４個のＩ／Ｏピン１４の
うちの１個だけが１４として例示され、これら数個のＩ
／Ｏピン１４はそれぞれ、数個の、たとえば４個の出力
マクロセル１８に対応しており、これらの出力マクロセ
ル１８のうちの１個だけが１８として例示される。Ｉ／
Ｏピン１２，１４は、本願請求項１に係る発明の「デー
タノード」を構成する。また、数個の、たとえば６個の
埋込まれた状態レジスタ部分２０のうちの１個だけが図
１に２０として例示される。専用の出力レジスタ部分１
６と出力マクロセル１８とは「プログラム可能出力セル
手段」を構成する。埋込まれた状態レジスタ部分２０は
「記憶セル手段」を構成する。 【００２７】ＰＬＡ装置１０がプログラム可能ＡＮＤア
レイ２２に接続され、それは１組のライン２４に組合せ
論理信号を発生する。プログラム可能ＡＮＤアレイ２２
の構成は、以下でより詳細に述べられる。この技術で認
識されるように、この発明において、複数個のプログラ
ム可能ＡＮＤアレイからの論理信号の組合せのような、
制御信号をダイナミックに与えるための他の手段が用い
られ得る。ライン２４は、プログラム可能ＡＮＤアレイ
２２により発生された論理信号を、専用の出力レジスタ
部分１６、出力マクロセル１８および埋込まれた状態レ
ジスタ部分２０に対応するＯＲゲートに伝導する。種々
のＯＲゲートの各々に、各々が可変数のラインからなる
ライン２４が接続されて信号の可変の分布をもたらし、
これにより、プログラム可能ＡＮＤアレイ２２をより効
率的に利用するようにしている。図１に示されたＯＲゲ
ートの上方にライン２４に隣接して示された数（たとえ
ばＯＲゲート２６上に示された（８，８，１２，１
２）、ＯＲゲート４６上に示された（８，８，１０，１
０）およびＯＲゲート７４上に示された（６，６，８，
８，１０，１０））はそれぞれ、４個の専用の出力レジ
スタ部分１６、４個の出力マクロセル１８、および６個
の埋込まれた状態レジスタ部分２０に対応するＯＲゲー
トのある特定の１個の入力に接続されるラインの数を示
す。図１で示された種々の他の信号ラインもまた、それ
に隣接して示された数を有し、それらの数は同様に、信
号ラインにより相互接続された要素間で並列に伝導され
る信号の数を示す。プログラム可能ＡＮＤアレイ２２
は、ＯＲゲート２６，４６，７４と選択的に組合わされ
て、本願請求項１に係る発明の「プログラム可能組合せ
論理回路」を構成する。 【００２８】「積の項」とも呼ばれるこれらの信号は、
ライン２４で、図１で示された特定の専用の出力レジス
タ部分１６に対応するＯＲゲート２６に伝導される。こ
れらのいわゆる「積の項」のさらに詳細な説明もまた以
下で述べられる。ＯＲゲート２６は、レジスタ２８のデ
ータ（Ｄ）入力に接続される。レジスタ２８のクロック
（Ｃ）入力で受け取られた、ライン２９ａのクロック
（ＣＬＫ）信号に応答して、レジスタ２８はそのＱ出力
端子で信号を発生する。代わりに、レジスタ２８の状態
は、信号ライン２９ｂを介してプログラム可能ＡＮＤア
レイ２２から受取られた共通同期プリセット（ＣＭＮ
ＳＹＮ ＰＲＳＴ）信号または信号ライン２９ｃを介し
てプログラム可能ＡＮＤアレイ２２から受取られた共通
非同期リセット（ＣＭＮ ＡＳＹＮ ＲＳＴ）信号を与
えることにより設定されてもよい。ヒューズプログラム
可能排他的ＯＲ出力極性制御ゲート３０（以下、ＸＯＲ
ゲート３０と称する）は、第１の入力で、レジスタ２８
により発生された信号を受取る。ＸＯＲゲート３０の第
２の入力は、フィールドプログラム可能ヒューズ３２に
接続され、そのステータスは専用の出力レジスタ部分１
６により発生された信号の極性を決定する。 【００２９】各フィールドプログラム可能ヒューズは、
高電位Ｖｃｃに接続された抵抗器（図示せず）と並列し
て、接地に接続される。このフィールドプログラム可能
ヒューズは、ユーザが入力選択およびクロック極性のよ
うな種々の特徴を選択するために装置を設置するとき、
ユーザが所望のように、飛ばされたりまたは飛ばされな
かったりされ得る。制御信号をダイナミックに与えるた
めの手段は、スタティックフィールドプログラム可能入
力ではなく、プログラム可能ＡＮＤアレイ、プログラム
可能ＡＮＤアレイの組合せ、またはその他同種のものに
より発生された積の項により実現され得る。さらに、フ
ィールドプログラム可能ヒューズとして述べられかつ図
面に示された状態要素により決定される、ライン３６お
よび６８上の制御信号は、ＣＭＯＳ、ＥＰＲＯＭまたは
Ｅ2 ＰＲＯＭメモリ素子により、または集積回路の外部
ピンに与えられた信号により、代わりに与えられてもよ
いことが当業者によって認識される。 【００３０】専用の出力レジスタ部分１６もまた、ＸＯ
Ｒゲート３０により発生された出力信号を受取る出力反
転バッファ３４を含む。出力反転バッファ３４は、ライ
ン３６で受取られた出力可能化信号により可能化され
る。積の項は、プログラム可能ＡＮＤアレイ２２からヒ
ューズプログラム可能出力可能化極性制御ＸＯＲゲート
３８（以下、ＸＯＲゲート３８と称する）の第１の入力
に伝導される。ＸＯＲゲート３８の第２の入力は、フィ
ールドプログラム可能ヒューズ４０に接続され、ヒュー
ズ４０の状態は、バッファ３４により受取られる出力可
能化信号の極性を決定する。バッファ３４により発生さ
れた信号は、Ｉ／Ｏピン１２に伝導され、かつＩ／Ｏピ
ン１２からはフィードバック回路経路４２を介して真の
および補数のバッファ４４に直接に伝導される。真のお
よび補数のバッファ４４の出力端子で発生された信号
は、プログラム可能ＡＮＤアレイ２２に伝導される。 【００３１】他の積の項は、プログラム可能ＡＮＤアレ
イ２２から、図１に示された特定の出力マクロセル１８
に対応するＯＲゲート４６に、ライン２４上を伝導され
る。ＯＲゲート４６は、レジスタ４８のデータ入力
（Ｄ）に接続される。ライン２９ａ上のクロック（ＣＬ
Ｋ）信号に応答して、レジスタ４８はＱ出力端子で信号
を発生する。代わりに、レジスタ４８の状態は、ライン
２９ｂおよび２９ｃを介してプログラム可能ＡＮＤアレ
イ２２から受け取られたＣＭＮ ＳＹＮ ＰＲＳＴまた
はＣＭＮ ＡＳＹＮ ＲＳＴ信号を与えることにより設
定され得る。共通非同期リセット信号ＣＭＮ ＡＳＹＮ
ＲＳＴが「ハイ」になると、レジスタ２８は、このハ
イの共通非同期リセット信号に応じて、そのＱ出力端子
に論理「０」の出力信号を発生する。このスイッチング
は、レジスタ２８に与えられたＣＬＫ信号から独立して
生じる。共通同期プリセット信号ＣＭＮ ＳＹＮ ＰＲ
ＳＴがハイに設定されるとき、レジスタ２８のＱ出力で
発生される信号は、レジスタ２８がＣＬＫ信号を受取る
と、「ハイ」になる。共通同期プリセット信号ＣＭＮＳ
ＹＮ ＰＲＳＴまたは共通非同期リセット信号ＣＭＮ
ＡＳＹＮ ＲＳＴを与える手段は、図１に示されていな
いが、プログラム可能ＡＮＤアレイ２２またはその他同
種のものにより発生された種々の積の項をダイナミック
に用いて実現され得る。 【００３２】図１で示された出力マクロセル部分１８
は、出力選択２−１マルチプレクサ５０をさらに含み、
それはレジスタ４８により発生された信号を入力端子５
０ａで、かつＯＲゲート４６により発生された信号を入
力端子５０ｂで受取る。 【００３３】出力選択２−１マルチプレクサ５０（以
下、ＭＵＸ５０と称する）は、出力端子で、ライン５２
上を介して出力制御選択入力Ｓに与えられた信号の状態
に依存して、その入力端子５０ｂで与えられた信号また
はその入力端子５０ａで与えられた信号のいずれかを発
生する。フィールドプログラム可能ヒューズ５４はライ
ン５２に接続され、入力Ｓに与えられた出力選択信号の
状態を決定する。入力Ｓに接続されたヒューズ５４は、
「出力選択」を決定する。ヒューズプログラム可能ＸＯ
Ｒゲート５６（以下、ＸＯＲゲート５６と称する）は、
第１の入力で、ＭＵＸ５０により発生された信号を受取
り、かつＸＯＲゲート５６の第２の入力に接続されたヒ
ューズ５８は、出力マクロセル１８により発生されかつ
出力反転バッファ６０に伝導される信号の「出力極性」
を決定する。出力反転バッファ３４，６０は、本願請求
項１に係る発明の「出力手段」を構成する。 【００３４】ヒューズプログラム可能２−入力／１−出
力フィードバックマルチプレクサ６２（以下、フィード
バックＭＵＸ６２と称する）が、図１の出力マクロセル
１８に含まれる。フィードバックＭＵＸ６２は、入力端
子６２ａで、出力反転バッファ６０により発生された、
またはＩ／Ｏピン１４から受取られた論理信号を受取
る。ＭＵＸ６２は、入力端子６２ｂで、レジスタ４８の
Ｑ出力端子で発生された信号を受取る。 【００３５】フィードバックＭＵＸ６２は、フィードバ
ックＭＵＸ６２の制御選択入力（Ｓｏ）に接続されたフ
ィールドプログラム可能ヒューズ６３により制御され、
その端子６２ａまたは６２ｂに与えられた信号の１個
を、その出力端子に発生する。こうしてＳｏ端子に与え
られたフィードバック選択制御信号に応答して、フィー
ドバックＭＵＸ６２は、ライン６４にフィードバック信
号を発生するように、その入力端子６２ａまたは６２ｂ
に与えられた信号から選択する。ライン６４のフィード
バック信号は、集積回路のプログラム可能ＡＮＤアレイ
２２の内部の論理回路へのフィードバックのために、真
のおよび補数のバッファ６６のような入力バッファに伝
導される。 【００３６】出力反転バッファ６０は、ライン６８で受
取られた出力可能化信号により可能化される。積の項
は、プログラム可能ＡＮＤアレイ２２からヒューズプロ
グラム可能出力可能化極性制御ＸＯＲゲート７０（以
下、ＸＯＲゲート７０と称する）の第１の入力に導伝さ
れる。ＸＯＲゲート７０の第２の入力は、フィールドプ
ログラム可能ヒューズ７２に接続され、ヒューズ７２の
状態は、出力反転バッファ６０により受取られる出力可
能化信号の極性を決定する。出力反転バッファ６０によ
り発生された信号は、Ｉ／Ｏピン１４に伝導される。Ｘ
ＯＲゲート３８，７０は、本願請求項１に係る発明の
「プログラム可能手段」を構成する。 【００３７】他の積の項は、プログラム可能ＡＮＤアレ
イ２２から、図１に示された特定の埋込まれた状態レジ
スタ部分２０に対応するＯＲゲート７４に、ライン２４
上を導伝される。ＯＲゲート７４は、いわゆる「埋込ま
れた」レジスタ７６のデータ入力（Ｄ）に接続される。
ライン２９ａのクロック（ＣＬＫ）に応答して、埋込ま
れたレジスタ７６はそのＱ出力端子で信号を発生する。
代わりに、レジスタ７６の状態は、ライン２９ｂおよび
２９ｃで受取られたＣＭＮ ＳＹＮ ＰＲＳＴまたはＣ
ＭＮ ＡＳＹＮ ＲＳＴ信号を与えることにより設定さ
れ得る。 【００３８】埋込まれたレジスタ７６により発生された
信号は、フィードバック信号経路８０上の真のおよび補
数のバッファ７８に伝導され、かつそこからプログラム
可能ＡＮＤアレイ２２に伝導される。埋込まれたレジス
タ７６により発生された信号はまた、ユーザが決定可能
な観測を可能にする積の項の信号をプログラム可能ＡＮ
Ｄアレイ２２から信号ライン８４を介して受取る出力反
転バッファ８２に伝導される。出力反転バッファ３４お
よび６０もまた、補数にされた入力で観測を可能にする
積の項の信号を受取る。 【００３９】出力反転バッファ３４および６０は、専用
の出力レジスタ部分１６からおよび出力マクロセル１８
から発生された信号をそれぞれ、Ｉ／Ｏピン１２および
１４にそれぞれ伝導するように、ライン３６および６８
でそれぞれ受取られた出力可能化信号により可能化され
得る。代わりに、出力反転バッファ３４および６０は、
ライン８４で受取られた観測を可能にする積の項の信号
により不能化することができ、かつ出力反転バッファ８
２は、ＰＬＡ装置１０の埋込まれた状態レジスタ部分２
０から発生された信号をＩ／Ｏピン１２またはＩ／Ｏピ
ン１４に伝導するように、観測を可能にする積の項の信
号により可能化することができる。観測を可能にする積
の項の信号はしたがって、通常の出力信号の選択を抑制
し、かつＩ／Ｏピン１２および１４で埋込まれた状態レ
ジスタの内容の観察を可能にする。 【００４０】先に述べたように、フィールドプログラム
可能ヒューズ３２、４０、５４、５８、６３および７２
を用いた図１に示された回路要素のいずれの制御も、代
替的にＰＬＡ装置１０を含む集積回路チップの内部の回
路により発生された積の項によりもたらされ得る。さら
に他の方法としては、当業者に認識されるように、集積
回路チップの外部端子（ピン）に与えられた信号により
これらの要素のいずれをも制御することである。 【００４１】図１で示されたプログラム可能ＡＮＤアレ
イ２２は、論理セルの他の組合せが用いられ得るが、当
業者に熟知の「積の和」の機構を用いて構成される。１
９８４年にアドバンスト・マイクロ・ディバイシズ，イ
ンコーポレーテッド（Advanced Micro Devices，Inc.）
が著作権を得た「プログラム可能アレイ論理ハンドブッ
ク」（Programmable Array Logic Handbook ）およびＰ
ＬＡ装置の内部構造をさらに詳しく述べる「融通性のあ
るクロック動作および融通性のあるフィードバックを有
するプログラム可能入力／出力セル」（Programmable I
nput/Output Cell with Flexible Clocking and Flexib
le Feedback ）と題される関連の同時係属中の出願を参
照されたい。 【００４２】図１で示されるように、ライン２４の論理
信号は「積の和」の項の組合せの信号としてＯＲゲート
２６、４６および７４に与えられる。図１では、これら
３個のＯＲゲートは、レジスタ２８、４８および７６に
よりそれぞれ受取られる組合せの信号を与えるように、
プログラム可能ＡＮＤアレイ２２内の可変数の別々のプ
ログラム可能ＡＮＤゲート（図示せず）から信号を受取
るように示される。この技術で認識されるように、いか
なる数のプログラム可能ＡＮＤゲートも、この組合せの
信号を与えるようにＯＲゲートへの入力として設計され
得る。 【００４３】図１の好ましい実施例では、クロックはラ
イン２９ａにクロック信号を与える入力ピンに接続され
る。 【００４４】図１を参照して述べられるダイナミック制
御信号の各々は、単一のプログラム可能ＡＮＤアレイ２
２の出力として与えられる。したがって、共通非同期リ
セット信号（ＣＭＮ ＡＳＹＮ ＲＳＴ）および共通同
期プリセット信号（ＣＭＮＳＹＮ ＰＲＳＴ）は、プロ
グラム可能ＡＮＤアレイ２２の出力としてライン２９ｃ
および２９ｂにそれぞれ与えられる。観測を可能にする
積の項の信号は、プログラム可能ＡＮＤアレイ２２の出
力としてライン８４に与えられる。様々な出力可能化信
号は、プログラム可能ＡＮＤアレイ２２の出力として、
ＸＯＲゲート３８および７０に接続された信号ラインに
与えられる。上記のいかなる制御信号も、もし所望され
るならば、「積の和」の項のような、より複雑な論理回
路により実現され得る。 【００４５】種々のダイナミック制御信号を与える手段
は、単一のプログラム可能ＡＮＤアレイ２２の出力から
の単なる積の項または複数個のプログラム可能ＡＮＤア
レイを総計するＯＲゲートの出力からの「積の和」の項
のいずれかとして、様々な態様で形作られ得る。さら
に、各Ｉ／Ｏピンが独特に形作られ得る。 【００４６】図１では、共通同期プリセット信号ＣＭＮ
ＳＹＮ ＰＲＳＴおよび共通非同期リセット信号ＣＭ
Ｎ ＡＳＹＮ ＲＳＴ信号は、ＰＬＡ装置１０の４個の
出力レジスタ部分１６、４個の出力マクロセル１８、お
よび６個の埋込まれたレジスタ部分２０におけるすべて
のレジスタ（図１を参照されたい）に対して共通に与え
られる。共通同期プリセット信号は、プログラム可能Ａ
ＮＤアレイ２２の出力からの積の項としてライン２９ｂ
にダイナミックに与えられる。他のダイナミック制御信
号のように、共通同期プリセット信号ＣＭＮ ＳＹＮ
ＰＲＳＴまたは非同期リセット信号ＣＭＮ ＡＳＹＮ
ＲＳＴは、この発明による「積の和」の項のような他の
論理回路で実現され得る。 【００４７】ＰＬＡ装置１０の機能は、６個のフィール
ドプログラム可能ヒューズ３２、４０、５４、５８，６
３および７２に関連してダイナミックに与えられた制御
信号により向上される。この発明のＰＬＡ装置１０の、
可溶性リンクであるフィールドプログラム可能ヒューズ
３２は、ＸＯＲゲート３０により発生される信号が活性
状態で「ハイ」となる（アクティブハイ）または活性状
態で「ロー」となる（アクティブロー）かどうかを決定
するように設定することができ、かつこうしてフィール
ドプログラム可能ヒューズ３２は専用の出力レジスタ部
分１６の極性ヒューズと呼ばれる。可溶性リンクである
フィールドプログラム可能ヒューズ５８は、出力マクロ
セル１８に対して出力極性選択を行なう。 【００４８】可溶性リンクであるフィールドプログラム
可能ヒューズ４０および７２は、ＸＯＲゲート３８およ
び７０によりそれぞれ受取られた出力可能化制御信号が
出力反転バッファ３４および６０をそれぞれ不能化する
かまたは可能化するかのいずれであるかを決定するよう
に設定され得る。 【００４９】ＭＵＸ５０に接続された、可溶性リンクで
あるフィールドプログラム可能ヒューズ５４は、ＭＵＸ
５０の入力５０ｂの組合せの信号またはその入力５０ａ
の登録された信号のいずれがＸＯＲゲート５６に伝導さ
れるかを決定するように設定され得る。またフィードバ
ックＭＵＸ６２に接続された、可溶性リンクであるフィ
ールドプログラム可能ヒューズ６３の状態は同様に、フ
ィードバックＭＵＸ６２の入力６２ｂの登録された信号
またはその入力６２ａに伝導されたＩ／Ｏピン１４の信
号のいずれがプログラム可能ＡＮＤアレイ２２にフィー
ドバックされるべきであるかを決定する。 【００５０】前の説明が例示するように、ＰＬＡ装置１
０の機能は、この発明の出力論理回路としての専用の出
力レジスタ部分１６、出力マクロセル１８および埋込ま
れた状態レジスタ部分２０により大いに向上される。さ
らに、これらの出力論理回路は、集積回路チップ上で実
現される特定の回路の融通性およびダイナミック制御を
向上するように、様々な集積回路装置において利用され
得る。この態様では、チップ上で実現される論理装置の
数に関して、所与の集積回路チップ上の相対的に少数の
入力／出力ポートにより生じられる制限が最少にされ得
る。 【００５１】図２は、図１で示されたものと同様の埋込
まれた状態レジスタ部分および出力マクロセルがＰＬＡ
装置１００において利用される、代わりの実施例を例示
する。この実施例は、図１で要素２２として示されたも
のと同様のプログラム可能ＡＮＤアレイ１２２を、１対
のプログラム可能ＯＲアレイ１０２ａおよび１０２ｂと
関連して採用する。プログラム可能ＯＲアレイ１０２
ａ，１０２ｂの各々は、１組（４８個）の信号ライン
で、プログラム可能ＡＮＤアレイ１２２から「論理信号
のサブセット」すなわち「積の項」の信号を受取り、か
つそこからＡＮＤ−ＯＲ（ＰＬＡ）型のアーキテクチャ
に１６個の信号を発生する。この実施例は、ＯＲアレイ
の採用、出力マクロセルの詳細、およびクロック動作機
構においてのみ、図１で例示されたものとは異なるの
で、図１に示された多くの要素は平明にするために図２
から省略されている。出力マクロセル１１８ａのもしく
は出力マクロセル１１８ｂの部分をそれぞれ、または埋
込まれた状態レジスタ部分１２０ａもしくは埋込まれた
状態レジスタ部分１２０ｂの部分をそれぞれ形成する要
素に関するとき、接尾辞「ａ」および「ｂ」が図２およ
びその説明において用いられる。図２および図３で用い
た参照数字では「１」を前に付しており、それは図１で
「１」を前に付していない類似の要素を示す。 【００５２】図２では、そのうちのただ１個が１１２ａ
で示された、第１のバンクの６個のＩ／Ｏピンは、第１
の組の６個の出力マクロセル１１８ａに対応し、かつそ
のうちのただ１個が１１２ｂで示された、第２のバンク
の６個のＩ／Ｏピンは、第２の組の６個の出力マクロセ
ル１１８ｂに対応する。そのうちのただ１個が１２０ａ
で示された、第１の組の４個の埋込まれた状態レジスタ
部分は、プログラム可能ＯＲアレイ１０２ａおよび出力
マクロセル１１８ａに関連し、またそのうちのただ１個
が１２０ｂで示された、第２の組の４個の埋込まれた状
態レジスタ部分はＯＲアレイ１０２ｂおよび出力マクロ
セル１１８ｂに関連する。 【００５３】埋込まれた状態レジスタ部分１２０ａおよ
び１２０ｂの各々は、図１で示された、レジスタ７６が
そのＤ入力でＯＲゲートにより発生された信号を受取る
のと同一の態様で、ＯＲアレイ１０２ａ、１０２ｂから
の信号をそれぞれ受取る。したがって、各部分１２０ａ
および１２０ｂは、ＯＲアレイ１０２ａまたは１０２ｂ
内でＯＲゲート（図示せず）により発生された信号を受
取るレジスタ（図示せず）をそれぞれ備え、かつそのレ
ジスタのＱ出力で、バッファ１７８ａおよび１７８ｂを
それぞれ介してプログラム可能ＡＮＤアレイ１２２に戻
るように伝導される信号をそこから信号ライン１８０ａ
および１８０ｂにそれぞれ発生する。同様に、埋込まれ
た状態レジスタ１２０ａおよび１２０ｂにより発生され
た信号は、信号ライン１７９ａおよび１７９ｂをそれぞ
れ介して出力マクロセル１１８ａおよび１１８ｂにそれ
ぞれ伝導され、そこでそれらの信号は、図１と関連して
上で述べられた観測を可能にする信号を受けて、Ｉ／Ｏ
ピン１１２ａおよび１１２ｂでそれぞれ観察され得る。 【００５４】すべての点で、図２で例示された埋込まれ
た状態レジスタ部分１２０ａおよび１２０ｂは、構造お
よび機能において図１で示された埋込まれた状態レジス
タ部分２０と同一であり、かつしたがってさらに詳細に
は述べられない。しかしながら、出力マクロセル１１８
ａおよび１１８ｂは、図１で例示された出力マクロセル
１８とはいくつかの点で異なる。 【００５５】図３を参照すると、図２のマクロセル１１
８ａおよび１１８ｂを表わす出力マクロセル１１８は、
プログラム可能ＯＲアレイ１０２ａまたは１０２ｂから
の第１のおよび第２の信号の両方を受取る。第１のこの
ような信号は、図１で例示された出力マクロセル１８の
場合のように、レジスタ１４８のＤ入力に伝導される。
第２のこのような信号は、出力および極性選択４−１マ
ルチプレクサ１５０（以下、ＭＵＸ１５０と称する）の
第１の真のおよび補数にされた入力端子に伝導される。
レジスタ１４８のＱ出力端子は、ＭＵＸ１５０の第２の
真のおよび補数にされた入力に接続される。出力マクロ
セル１１８のＭＵＸ１５０はしたがって、プログラム可
能ＯＲアレイ１０２ａまたは１０２ｂから別々の信号を
受取り、ユーザがそのプログラム可能ＯＲアレイからＩ
／Ｏピンへ直接に第２の組合せの信号を、またはＩ／Ｏ
ピンへ第１の登録された信号を通過させるようにされ
る。前者の場合には、レジスタ１４８は埋込まれたレジ
スタとして作用する。そのプログラム可能ＯＲアレイか
らの別々の信号をＯＲゲート１４５および１４６を介し
て与えることにより、他の「埋込まれた」レジスタとし
て出力マクロセル１１８のレジスタ１４８の利用が可能
となり、その場合、レジスタ１４８の内容よりもむしろ
ＯＲゲート１４５の組合せの出力信号がＩ／Ｏピン１１
４に伝導されるように、ＭＵＸ１５０により選択され
る。 【００５６】共通出力レジスタの観測を可能にする項の
信号は、ＭＵＸ１５０のＳ0 出力制御端子に伝導される
信号を発生する、出力レジスタの観測を可能にする制御
ＯＲゲート１５３（以下、ＯＲゲート１５３と称する）
に至る第１の入力で受取られる。可溶性リンクであるフ
ィールドプログラム可能ヒューズ１５３ａは、ＯＲゲー
ト１５３の第２の入力に接続される。ＭＵＸ１５０に接
続されたフィールドプログラム可能ヒューズ１５２は、
図１のＭＵＸ５０に関連して上で述べられた、同一の極
性制御関数を与える。共通の埋込まれたレジスタの観測
を可能にする項の信号は、出力反転バッファ１６０に伝
導される。フィールドプログラム可能ヒューズ１５３ａ
および１５２の状態は、登録されたまたは組合せの信号
のいずれがＩ／Ｏピン１１４に伝導されるか、かつその
ように伝導されたこの信号がアクティブハイまたはアク
ティブローのいずれであるかをそれぞれ決定する。フィ
ールドプログラム可能ヒューズ１５３ａがそのままであ
れば、組合せの信号はピン１１４で発生されるが、ユー
ザは共通出力レジスタの観測を可能にする項の信号を
「ハイ」に設定することにより、ピン１１４で出力レジ
スタ１４８の内容を観察し得る。ユーザは、共通の埋込
まれたレジスタの観測を可能にする項の信号を「ハイ」
に設定することにより、Ｉ／Ｏピン１１４に対応する埋
込まれたレジスタ７６の内容を観察することが可能であ
り、それによって図１に関連して上で述べられた態様
で、出力反転バッファ１６０を不能化する。他のすべて
の点では、図３で例示された出力マクロセル１１８は、
構造および機能において図１で示された出力マクロセル
１８と同一であり、かつしたがってさらに詳細には述べ
られない。 【００５７】埋込まれた状態レジスタ部分１２０ａおよ
び１２０ｂの内容は、図２で示されるように、ライン１
７９ａおよび１７９ｂをそれぞれ介して出力マクロセル
１１８ａおよび１１８ｂにそれぞれ伝導される。ライン
１７９ａおよび１７９ｂを表わす信号ライン１７９は、
図１に関連して述べられたのと同じように、Ｉ／Ｏピン
１１４に至る埋込まれた状態レジスタ（図１の７６）に
対応する出力反転バッファ（図１の８２）により発生さ
れた信号を伝導するものとして図３で示される。 【００５８】図３で示されるように、プログラム可能Ａ
ＮＤアレイ１２２からの共通プリロード積の項の信号
は、レジスタ１４８によって受取られ、それによってユ
ーザは、ツェナ電圧がこの目的のために利用可能でない
とき、予備回路検証の間レジスタ１４８の状態を設定す
るようにされる。共通プリロード積の項の信号はまた、
これらのレジスタを同様にプリロードするために埋込ま
れた状態レジスタ部分１２０ａおよび１２０ｂにより受
取られる。 【００５９】ＰＬＡ装置１００を含む集積回路パッケー
ジに与えられた第１のクロック信号（ＣＬＫ／Ｉ）は、
信号ライン１９０で、ヒューズプログラム可能２−入
力、２−出力クロックマルチプレクサ１９２（以下、Ｃ
ＬＫ ＭＵＸ１９２と称する）の第１の入力端子１９２
ａに伝導され、かつＰＬＡ装置１００に与えられた第２
のクロック信号（ＣＬＫ／ＩＩ）は、ＣＬＫ ＭＵＸ１
９２の第２の入力端子１９２ｂおよびプログラム可能Ａ
ＮＤアレイ１２２に伝導される。ＣＬＫ ＭＵＸ１９２
の制御選択入力（Ｓ0 ）に接続されたフィールドプログ
ラム可能ヒューズ１９４の適当なプログラム動作によ
り、その出力の各々で発生されたクロック信号ＣＬＫ１
およびＣＬＫ２は、ＣＬＫ ＩのまたはＣＬＫ ＩＩの
信号のいずれかである。ＭＵＸ１９２によりその第１の
出力で発生されたクロック信号ＣＬＫ１は、第１のバン
クの出力マクロセル１１８ａのレジスタ１４８ａおよび
埋込まれた状態レジスタ部分１２０ａのレジスタ１７６
ａに伝導され、かつその第２の出力で発生されたクロッ
ク信号ＣＬＫ２は、第２のバンクの出力マクロセル１１
８ｂのレジスタ１４８ｂおよび埋込まれた状態レジスタ
部分１２０ｂのレジスタ１７６ｂに伝導される。さら
に、ＣＬＫ ＭＵＸ１９２を設けることにより、各々の
バンクに対して共通のクロック（ＣＬＫ ＩＩ）または
異なるクロックＣＬＫ ＩおよびＣＬＫ ＩＩを利用す
ることが可能となる。 【００６０】図２で示されたＰＬＡ装置に対する他の代
わりの実施例は、出力マクロセル１１８ａおよび１１８
ｂならびに埋込まれた状態レジスタ部分１２０ａおよび
１２０ｂにより受取られたＣＬＫ１のおよびＣＬＫ２の
信号を与えるように、共通のクロックが単一のバンク内
に採用されたものである。この単一のバンクの代わりの
実施例では、プログラム可能ＯＲアレイ１０２ａは、要
素１１８ａおよび１２０ａよりもむしろ出力マクロセル
１１８ａおよび１１８ｂに接続され、またプログラム可
能ＯＲアレイ１０２ｂは、要素１１８ｂおよび１２０ｂ
よりもむしろ埋込まれた状態レジスタ部分１２０ａおよ
び１２０ｂに接続される。これらの接続は、別の出力発
生動作のＯＲアレイ１０２ａおよび別の制御シーケンス
動作のＯＲアレイ１０２ｂをもたらし、そのためユーザ
は出力マクロセル１１８ａおよび１２０ａに対してダイ
ナミック制御信号をプログラム可能に特定し、かつ埋込
まれた状態レジスタ部分１２０ａおよび１２０ｂに対し
て制御信号を独立して特定し得る。 【００６１】この発明の代わりの好ましい実施例に関す
る上の説明は、例示と説明の目的のために与えられてい
る。それらは、余すところないものではなく、またこの
発明を開示された正確な形式に限定するものでもなく、
かつ明らかに上の教示に照らして多くの修正および変更
が可能である。ＰＬＡ装置の実施例は、この発明の原理
およびその実際の応用を最良に説明するために選ばれか
つ述べられていて、それによって当業者が、企図された
特定の用途に適する様々な修正と様々な実施例において
この発明を最良に利用することが可能である。この発明
の範囲は前掲の特許請求の範囲により規定されることが
意図されている。
に興味ある関連の、同時係属中の出願は、オーム・ピィ
・アグラワル（Om P. Agrawal ）、カピル・シャンカー
（Kapil Shankar ）およびファラス・ムバラク（Fares
Mubarak ）のための１９８５年１１月５日に出願され、
この出願の譲受人に譲渡された「融通性のあるクロック
動作および融通性のあるフィードバックを有するプログ
ラム可能入力／出力セル」（Programmable Input/Outpu
t Cell with Flexible Clocking and Flexible Feedbac
k ）と題される米国特許連続番号第７９５，１５９号の
出願である。 【０００２】 【発明の分野】この発明は集積回路チップに関し、かつ
より特定には、埋込まれかつ観察できる内部状態レジス
タを有するプログラム可能論理装置を含み、特にプログ
ラム可能ＡＮＤおよびＯＲアレイ論理装置を含む集積回
路に関する。 【０００３】 【発明の背景】集積回路の製造技術が進歩するにつれ
て、単一の集積回路チップ上にますます多くのディスク
リートな論理構成要素を置くことが可能となっている。
たとえば、単一の集積回路チップ上にＡＮＤゲート、Ｏ
Ｒゲート、インバータおよびレジスタのような何千もの
ディスクリートな論理構成要素が存在し得る。しかしな
がら、パッケージ技術の制限により、所与の集積回路チ
ップに対する入力および出力ポートの数が制限される。
何千ものディスクリートな論理構成要素に対応して、典
型的には数ダースのオーダの入力／出力（Ｉ／Ｏ）ポー
トが設けられなければならない。所与の集積回路のため
に少数の入力／出力ポートしか利用できないことによ
り、集積回路チップで実現される論理回路の設計におけ
る融通性が厳しく制約される。 【０００４】設計における融通性は、プログラム可能ア
レイ論理装置のような装置に対して特に重要である。プ
ログラム可能アレイ論理装置において、装置のユーザ
は、フィールドプログラム技術を用いて、特定の必要性
に応じた論理アレイを形作る。ユーザは、入力／出力ピ
ンの配列によって設計の選択を制約されるので、プログ
ラム可能論理アレイの有用性には限界がある。 【０００５】この出願と同一の譲受人により所有され
た、出願日１９８５年１１月５日、連続番号第７９５，
１５９号の「融通性のあるクロック動作および融通性の
あるフィードバックを有するプログラム可能入力／出力
セル」（PROGRAMMABLE INPUT/OUTPUT CELL WITH FLEXIB
LE CLOCKING AND FLEXIBLE FEEDBACK）と題される先の
米国特許出願は、入力／出力ポートの配列がより融通性
のあるようにされ得る１つの方法を提案する。そこで
は、論理アレイ内に生じたユーザ決定の「積の項」に関
連して設計者がチップ上に論理回路を設置するとき、ユ
ーザは、ヒューズを飛ばすまたはヒューズを飛ばさない
などのフィールドプログラム技術を用いてセレクタ手段
を設定することにより、所与の入力／出力ピンのために
様々な入力モードまたは様々な出力モードから選択でき
る。入力モードでは、ポートは、専用の、登録された、
またはラッチされた入力として形作られてもよく、出力
モードでは、登録された、組合せの、またはラッチされ
た出力として形作られてもよい。レジスタ／ラッチは、
ヒューズプログラム可能な入力選択マルチプレクサと関
連して、入力、出力もしくは埋込まれたレジスタとし
て、または透明なラッチとして作用し得る。プログラム
可能クロック選択マルチプレクサは、外部のピンに与え
られたクロック／ラッチ可能化信号または内部に生じた
積の項の間で選択する。クロック極性制御もまた与えら
れる。レジスタ／ラッチの非同期リセットおよびプリセ
ットが、そのための極性制御とともに設けられる。専用
のかつプログラム可能フィードバック経路が設けられ
る。出力インバータは、内部信号からまたは外部ピンか
ら選択可能に可能化され得る。入力／出力回路は、各バ
ンクが同一のまたは異なるクロックを選択可能に受取
る、複数のバンクに展開され得る。レジスタ／ラッチ
は、内部に発生された信号を介してまたは外部ピンから
プリロードされ得る。こうして、たとえば設計者は、選
択された論理アレイパッケージに対して所望するよう
に、Ｉ／Ｏピン上で登録された出力および組合せ出力を
位置づけることができる。 【０００６】先行技術のプログラム可能アレイ論理装置
に対する設計の融通性を増すための他の方法は、事実上
Ｉ／Ｏピンを入力ピンとして扱いながらＩ／Ｏピンから
論理アレイへ直接にフィードバック経路を設けるよう
に、または論理アレイからの登録された出力をフィード
バックとして選択するように、設計者がフィールドプロ
グラム技術を用いて選択できるように、出力論理内に選
択可能なフィードバックを与える。この種のフィードバ
ックシステムは、ＡｍＰＡＬ２２Ｖ１０として示される
アドバンスト・マイクロ・ディバイシズ（Advanced Mic
ro Devices) の２４−ピンＩＭＯＸTMプログラム可能ア
レイ論理装置（ＰＡＬはモノリシック・メモリーズ，イ
ンコーポレーテッド（Monolithic Memories, Inc. ）の
登録商標である）のための製品文献に述べられる。ＡＭ
ＰＡＬ２２Ｖ１０に関するより進んだ情報紙は、カリフ
ォルニア州サニィベイルのアドバンスト・マイクロ・デ
ィバイシズ・インコーポレーテッド（Advanced Micro D
evices, Inc.）により１９８３年６月付で発表された。
この進んだ情報は、この発明に対するさらなる背景のた
めに参照され得る。 【０００７】上記の先行技術の出力セレクタおよびフィ
ードバックセレクタの両方は、特定のＩ／Ｏピンに対す
るフィードバックのタイプまたは出力のタイプの、設計
されたまたはフィールドプログラムされた選択を必要と
した。したがって、ユーザは装置に対して各Ｉ／Ｏピン
ごとに１つの配列に制限された。融通性のある出力論理
回路を提供することが望ましいので、増大した融通性を
もたらしかつ先行技術の限界を克服する出力論理回路が
必要となる。 【０００８】さらに、内部状態カウンタを採用するシー
ケンサ内にこのような論理回路を用いるため、論理回路
内のレジスタを専用の埋込まれた状態レジスタとして展
開することがしばしば望ましい。したがって、いわゆる
「埋込まれた」または内部の、状態レジスタが融通性を
もって利用され得るような、融通性をもって形作られる
ことが可能な入力／出力回路が必要となる。この特徴に
より、システム設計者は周知のように改良された「ステ
ートマシン」または「制御シーケンサ」を作ることが可
能となる。これらのレジスタの内容をモニタする必要性
もまた、入力／出力論理回路から欠けている望ましい特
徴として認識される。 【０００９】先行技術の他の限界は、各レジスタに給電
するＯＲゲートにより受取られた可変数の「積の項」を
伴う観察可能な埋込まれた状態レジスタがなく、かつす
べてのＩ／Ｏピンからチップ内部の論理回路までの専用
のフィードバック経路がないことである。このように、
内部に発生された信号が割当てられる態様で不所望の設
計上の制約が強いられ、その結果、しばしばレジスタを
非能率的に利用することになる。たとえば、現存のプロ
グラム可能アレイ論理装置は典型的には、各々がＩ／Ｏ
ピンを割当てられた１０個または１２個のレジスタを有
する。このような装置を用いるステートマシンの設計者
は、これらのレジスタのいくつかを内部状態レジスタと
して割当て、それによって不足したＩ／Ｏピンをタイア
ップさせるように強いられる。Ｉ／Ｏピンを割当てられ
ない多くの、ユーザがアクセス可能な専用の内部状態レ
ジスタが利用可能であることが望ましい。しかしなが
ら、回路は設計者により検査されなければならないの
で、このようなアクセス可能なレジスタを単に設けるこ
とでは充分ではない。これは、デバッギングおよび回路
検証の間、これらの内部状態レジスタの内容をダイナミ
ックに観察することを必要とする。 【００１０】さらに先行技術は、状態を決定するために
Ｉ／Ｏピンを割当てられたレジスタから専用のフィード
バックを与えるが、設計者は状態が、内部状態レジスタ
を含むすべてのレジスタの内容の関数であり得るように
しようとする。したがって、設計者が可変数の内部状態
およびＩ／Ｏピンを割当てられた可変数のレジスタを伴
ってステートマシンを融通性をもって構成し得るよう
に、すべてのレジスタからの専用のフィードバックを有
することが望ましい。 【００１１】しばしば、プログラム可能アレイ論理装置
内のレジスタが「ステートマシン」カウンタとして用い
られ、かつ通常このようなレジスタの内容は、Ｉ／Ｏピ
ンに伝導される必要がない、なぜならその内容はカウン
トする目的のために内部で用いられるからである。しか
しながら、先行技術はそれにもかかわらず、名前の通り
のＰＡＬ「論理シーケンサ」のためにこのようなレジス
タの各々にＩ／Ｏピンを割当てた。入力／出力回路を予
備的に検査しかつ開発する間にこのような埋込まれた状
態レジスタの内容を観察するさらなる必要性が生じる
が、この目的のためには入力／出力ピンを専用しない。 【００１２】さらに望ましい特徴は、検査段階の間利用
可能ではないツェナレベルのプリロード電圧を与えるこ
とよりもむしろ、論理アレイからのレジスタをプリロー
ドする能力である。 【００１３】論理アレイのプログラム可能ＯＲ部分から
の、そこから受取られかつレジスタにストアされた信号
とは別の、独立した組合せの信号を与えることが望まし
い、なぜならばアレイから独立して受取られた信号がこ
のレジスタに対応するＩ／Ｏピンに伝導されるとき、レ
ジスタが埋込まれたレジスタとして用いられ得るからで
ある。この能力はまた設計者に出力を適当に選択するこ
とにより、異なる組合せの出力および異なるシーケンシ
ャルな出力が同一の装置からフィードバックされること
を可能にする。 【００１４】さらに、ユーザによる選択で、通常のクロ
ックからと同様に論理アレイからの個々の出力論理回路
のレジスタのクロック動作を可能にすることがしばしば
望ましい。特に出力論理回路を採用する集積回路チップ
が、各々が自己自身のクロックを有する２個のバンク内
で展開されるとき、１対のクロックからのユーザ選択を
可能にすることも望ましいかもしれない。 【００１５】 【発明の要約】この発明は、一実施例では、各々が専用
の出力レジスタに対応する１組の入力／出力（Ｉ／Ｏ）
ピンと、各々がＩ／Ｏセルに対応し、Ｉ／Ｏピンの融通
性のあるユーザ配列を可能にする１組のＩ／Ｏピンと、
Ｉ／Ｏピンを割当てられないがその内容がそれにもかか
わらず、専用のレジスタおよびＩ／Ｏセルと共有された
Ｉ／Ｏピンにおいてユーザの制御の下で観察可能である
１組の専用の埋込まれた状態レジスタとを有するプログ
ラム可能アレイ論理集積回路装置を提供する。 【００１６】この発明による典型的なプログラム可能ア
レイ論理装置は、たとえば２０個の外部ピンを含んでも
よく、そのうちの８個はＩ／Ｏピンであり、そのうちの
４個が専用の出力レジスタに対応し、かつ残りの４個が
Ｉ／Ｏセルに対応してもよい。４個の専用の出力レジス
タは、この発明のＰＡＬ装置のプログラム可能ＡＮＤア
レイ部分から、専用の出力レジスタのデータ（Ｄ）入力
端子に接続された４個の８−入力、８−入力、１２−入
力および１２−入力のＯＲゲートに伝導された８本、８
本、１２本および１２本の論理信号ラインの可変分布か
ら登録された出力を与える。専用のフィードバック経路
は、出力レジスタに対応する４個のＩ／Ｏピンの各々を
ＡＮＤアレイに接続する。 【００１７】専用の出力レジスタとともに含まれたヒュ
ーズプログラム可能極性選択手段により、ユーザはレジ
スタにより発生された信号に対応してＩ／Ｏピンで発生
される信号の極性を決定するようにされる。このような
Ｉ／Ｏピンの各々を駆動する反転バッファは、その極性
もまたユーザが決定可能である信号により可能化され得
る。 【００１８】この発明はまた４個の入力／出力（Ｉ／
Ｏ）セルを含み、これらのセルに対応する、４個の入力
／出力ピンの配列を制御し、配列のダイナミック制御を
可能にしかつこの発明のユーザのために設計の融通性を
増大する。入力／出力セルの配列は、Ｉ／Ｏセル内の種
々のフィールドプログラム可能ヒューズに関連して、プ
ログラム可能アレイ論理装置により発生された種々の信
号を統合することにより、ユーザによってダイナミック
に制御される。 【００１９】４個の入力／出力セルは、各セルに対応す
る入力／出力ピンの配列を制御するための手段を与え、
かつＯＲゲートにおいて集積回路のＡＮＤアレイからの
８個、８個、１０個および１０個の可変分布の論理信号
をそれぞれ受取る。ヒューズプログラム可能出力選択マ
ルチプレクサは、論理信号およびＩ／Ｏセルに含まれる
レジスタにより発生された信号の両方を受取り、かつ出
力選択信号にも応答して、出力セルからの出力として論
理信号または登録された信号のいずれかを選択する。 【００２０】ヒューズプログラム可能フィードバック選
択マルチプレクサは、セルに対応するＩ／Ｏピン上の信
号またはＡＮＤアレイにフィードバックされるための登
録された信号のいずれかを選択する。さらに、専用の出
力レジスタのための、上記のヒューズプログラム可能極
性選択手段は、Ｉ／Ｏセルに含まれる。したがって、出
力反転バッファ、出力選択マルチプレクサ、フィードバ
ックマルチプレクサ、および極性選択手段は、それらの
それぞれのプログラム可能ヒューズおよびダイナミック
制御信号の組合せにより制御可能である。たとえば、Ａ
ＮＤアレイからの組合せの出力信号は１個のＩ／Ｏピン
で発生可能であり、かつ登録された出力信号はヒューズ
および制御信号の適当な選択によりＡＮＤアレイへ同時
にフィードバックされ得る。 【００２１】１組の６個の専用の埋込まれた状態レジス
タは、埋込まれたレジスタのデータ（Ｄ）入力に接続さ
れたそれらのそれぞれのＯＲゲートにおいて、ＡＮＤア
レイからの、６個、６個、８個、８個、１０個および１
０個の可変分布の組合せの論理信号を受取る。専用のフ
ィードバック経路は、各レジスタの出力端子をＡＮＤア
レイに接続する。したがって、設計者は、専用の出力レ
ジスタ、入力／出力セルおよび／または専用の埋込まれ
た状態レジスタのいかなる内容も、ステートマシンシー
ケンサの設計における「状態」レジスタとして選択し得
る。 【００２２】ヒューズプログラム可能排他的ＯＲ（ＸＯ
Ｒ）ゲートが設けられ、それにより出力反転バッファを
介して伝導された信号の融通性のある制御が可能にな
る。典 型的にはそのようなバッファにより発生された出
力を不能化する手段を与えるマルチプレクサを用いた先
行技術とは異なり、ＸＯＲゲートは、ユーザが多数の信
号またはその補数の組合せに基づいて出力バッファを真
に可能化または不能化するのを可能にする。 【００２３】ユーザによって制御され観測を可能にする
信号「積の項」は、専用の出力レジスタに対応する反転
バッファおよびＩ／Ｏセルに対応する４個の反転バッフ
ァのうちの２個とともに、埋込まれたレジスタに対応す
る１組の６個の反転バッファにより受取られる。この信
号により後者の６個のバッファは、６個のそれぞれの出
力レジスタおよびＩ／ＯセルからそれぞれのＩ／Ｏピン
への信号の流れを不能化し、かつ６個の埋込まれたレジ
スタからそれぞれのＩ／Ｏピンへの信号の流れを可能化
するようにされる。ゆえに、埋込まれたレジスタの内容
は装置のデバッギングのためにモニタされ得る。 【００２４】専用の出力および埋込まれたレジスタの各
々、ならびにＩ／Ｏセル内のレジスタは、共通非同期リ
セットおよび同期プリセットの積の項をＡＮＤアレイか
ら受取る。この発明の例示の実施例はフィールドプログ
ラム可能ヒューズにより与えられ、ヒューズに対して均
等なものとしてのＣＭＯＳ、ＥＰＲＯＭおよびＥ2 ＰＲ
ＯＭメモリセルが、引用することによりここに援用され
た関連の同時係属中の出願において展開される。 【００２５】一実施例では、ユーザによる選択で、通常
のクロックからとともに論理アレイからの個々の出力論
理回路のレジスタのクロック動作を可能にするようにマ
ルチプレクサ手段が与えられる。例示の実施例では、こ
の発明の入力／出力論理回路が、各々が自己自身のクロ
ックを有する２個のバンクで展開されるとき、この特徴
は１対のクロックからのユーザ選択を可能にするように
用いられる。クロック極性のユーザ選択を可能にするた
めの手段もまた与えられる。 【００２６】 【好ましい実施例の詳細な説明】図１は、この発明のプ
ログラム可能論理アレイ装置１０（以下、ＰＬＡ装置１
０と称する）の論理図である。図１で示されるＰＬＡ装
置１０は、入力／出力（Ｉ／Ｏ）ピン１２および１４の
ような集積回路チップの入力／出力ポートの配列を可能
にする。すなわち、以下に説明する可溶性リンク（フィ
ールドプログラム可能ヒューズ）の状態に従って、入力
／出力ポート（Ｉ／Ｏピン）上にどの信号が存在するか
をユーザが選択することを可能にしている。例示の目的
で、数個の、たとえば４個のＩ／Ｏピン１２のうちの１
個だけが１２として例示され、これら数個のＩ／Ｏピン
１２はそれぞれ、数個の、たとえば４個の専用の出力レ
ジスタ部分１６に対応しており、これらの専用の出力レ
ジスタ部分１６のうちの１個だけが１６として例示され
る。同様に、数個の、たとえば４個のＩ／Ｏピン１４の
うちの１個だけが１４として例示され、これら数個のＩ
／Ｏピン１４はそれぞれ、数個の、たとえば４個の出力
マクロセル１８に対応しており、これらの出力マクロセ
ル１８のうちの１個だけが１８として例示される。Ｉ／
Ｏピン１２，１４は、本願請求項１に係る発明の「デー
タノード」を構成する。また、数個の、たとえば６個の
埋込まれた状態レジスタ部分２０のうちの１個だけが図
１に２０として例示される。専用の出力レジスタ部分１
６と出力マクロセル１８とは「プログラム可能出力セル
手段」を構成する。埋込まれた状態レジスタ部分２０は
「記憶セル手段」を構成する。 【００２７】ＰＬＡ装置１０がプログラム可能ＡＮＤア
レイ２２に接続され、それは１組のライン２４に組合せ
論理信号を発生する。プログラム可能ＡＮＤアレイ２２
の構成は、以下でより詳細に述べられる。この技術で認
識されるように、この発明において、複数個のプログラ
ム可能ＡＮＤアレイからの論理信号の組合せのような、
制御信号をダイナミックに与えるための他の手段が用い
られ得る。ライン２４は、プログラム可能ＡＮＤアレイ
２２により発生された論理信号を、専用の出力レジスタ
部分１６、出力マクロセル１８および埋込まれた状態レ
ジスタ部分２０に対応するＯＲゲートに伝導する。種々
のＯＲゲートの各々に、各々が可変数のラインからなる
ライン２４が接続されて信号の可変の分布をもたらし、
これにより、プログラム可能ＡＮＤアレイ２２をより効
率的に利用するようにしている。図１に示されたＯＲゲ
ートの上方にライン２４に隣接して示された数（たとえ
ばＯＲゲート２６上に示された（８，８，１２，１
２）、ＯＲゲート４６上に示された（８，８，１０，１
０）およびＯＲゲート７４上に示された（６，６，８，
８，１０，１０））はそれぞれ、４個の専用の出力レジ
スタ部分１６、４個の出力マクロセル１８、および６個
の埋込まれた状態レジスタ部分２０に対応するＯＲゲー
トのある特定の１個の入力に接続されるラインの数を示
す。図１で示された種々の他の信号ラインもまた、それ
に隣接して示された数を有し、それらの数は同様に、信
号ラインにより相互接続された要素間で並列に伝導され
る信号の数を示す。プログラム可能ＡＮＤアレイ２２
は、ＯＲゲート２６，４６，７４と選択的に組合わされ
て、本願請求項１に係る発明の「プログラム可能組合せ
論理回路」を構成する。 【００２８】「積の項」とも呼ばれるこれらの信号は、
ライン２４で、図１で示された特定の専用の出力レジス
タ部分１６に対応するＯＲゲート２６に伝導される。こ
れらのいわゆる「積の項」のさらに詳細な説明もまた以
下で述べられる。ＯＲゲート２６は、レジスタ２８のデ
ータ（Ｄ）入力に接続される。レジスタ２８のクロック
（Ｃ）入力で受け取られた、ライン２９ａのクロック
（ＣＬＫ）信号に応答して、レジスタ２８はそのＱ出力
端子で信号を発生する。代わりに、レジスタ２８の状態
は、信号ライン２９ｂを介してプログラム可能ＡＮＤア
レイ２２から受取られた共通同期プリセット（ＣＭＮ
ＳＹＮ ＰＲＳＴ）信号または信号ライン２９ｃを介し
てプログラム可能ＡＮＤアレイ２２から受取られた共通
非同期リセット（ＣＭＮ ＡＳＹＮ ＲＳＴ）信号を与
えることにより設定されてもよい。ヒューズプログラム
可能排他的ＯＲ出力極性制御ゲート３０（以下、ＸＯＲ
ゲート３０と称する）は、第１の入力で、レジスタ２８
により発生された信号を受取る。ＸＯＲゲート３０の第
２の入力は、フィールドプログラム可能ヒューズ３２に
接続され、そのステータスは専用の出力レジスタ部分１
６により発生された信号の極性を決定する。 【００２９】各フィールドプログラム可能ヒューズは、
高電位Ｖｃｃに接続された抵抗器（図示せず）と並列し
て、接地に接続される。このフィールドプログラム可能
ヒューズは、ユーザが入力選択およびクロック極性のよ
うな種々の特徴を選択するために装置を設置するとき、
ユーザが所望のように、飛ばされたりまたは飛ばされな
かったりされ得る。制御信号をダイナミックに与えるた
めの手段は、スタティックフィールドプログラム可能入
力ではなく、プログラム可能ＡＮＤアレイ、プログラム
可能ＡＮＤアレイの組合せ、またはその他同種のものに
より発生された積の項により実現され得る。さらに、フ
ィールドプログラム可能ヒューズとして述べられかつ図
面に示された状態要素により決定される、ライン３６お
よび６８上の制御信号は、ＣＭＯＳ、ＥＰＲＯＭまたは
Ｅ2 ＰＲＯＭメモリ素子により、または集積回路の外部
ピンに与えられた信号により、代わりに与えられてもよ
いことが当業者によって認識される。 【００３０】専用の出力レジスタ部分１６もまた、ＸＯ
Ｒゲート３０により発生された出力信号を受取る出力反
転バッファ３４を含む。出力反転バッファ３４は、ライ
ン３６で受取られた出力可能化信号により可能化され
る。積の項は、プログラム可能ＡＮＤアレイ２２からヒ
ューズプログラム可能出力可能化極性制御ＸＯＲゲート
３８（以下、ＸＯＲゲート３８と称する）の第１の入力
に伝導される。ＸＯＲゲート３８の第２の入力は、フィ
ールドプログラム可能ヒューズ４０に接続され、ヒュー
ズ４０の状態は、バッファ３４により受取られる出力可
能化信号の極性を決定する。バッファ３４により発生さ
れた信号は、Ｉ／Ｏピン１２に伝導され、かつＩ／Ｏピ
ン１２からはフィードバック回路経路４２を介して真の
および補数のバッファ４４に直接に伝導される。真のお
よび補数のバッファ４４の出力端子で発生された信号
は、プログラム可能ＡＮＤアレイ２２に伝導される。 【００３１】他の積の項は、プログラム可能ＡＮＤアレ
イ２２から、図１に示された特定の出力マクロセル１８
に対応するＯＲゲート４６に、ライン２４上を伝導され
る。ＯＲゲート４６は、レジスタ４８のデータ入力
（Ｄ）に接続される。ライン２９ａ上のクロック（ＣＬ
Ｋ）信号に応答して、レジスタ４８はＱ出力端子で信号
を発生する。代わりに、レジスタ４８の状態は、ライン
２９ｂおよび２９ｃを介してプログラム可能ＡＮＤアレ
イ２２から受け取られたＣＭＮ ＳＹＮ ＰＲＳＴまた
はＣＭＮ ＡＳＹＮ ＲＳＴ信号を与えることにより設
定され得る。共通非同期リセット信号ＣＭＮ ＡＳＹＮ
ＲＳＴが「ハイ」になると、レジスタ２８は、このハ
イの共通非同期リセット信号に応じて、そのＱ出力端子
に論理「０」の出力信号を発生する。このスイッチング
は、レジスタ２８に与えられたＣＬＫ信号から独立して
生じる。共通同期プリセット信号ＣＭＮ ＳＹＮ ＰＲ
ＳＴがハイに設定されるとき、レジスタ２８のＱ出力で
発生される信号は、レジスタ２８がＣＬＫ信号を受取る
と、「ハイ」になる。共通同期プリセット信号ＣＭＮＳ
ＹＮ ＰＲＳＴまたは共通非同期リセット信号ＣＭＮ
ＡＳＹＮ ＲＳＴを与える手段は、図１に示されていな
いが、プログラム可能ＡＮＤアレイ２２またはその他同
種のものにより発生された種々の積の項をダイナミック
に用いて実現され得る。 【００３２】図１で示された出力マクロセル部分１８
は、出力選択２−１マルチプレクサ５０をさらに含み、
それはレジスタ４８により発生された信号を入力端子５
０ａで、かつＯＲゲート４６により発生された信号を入
力端子５０ｂで受取る。 【００３３】出力選択２−１マルチプレクサ５０（以
下、ＭＵＸ５０と称する）は、出力端子で、ライン５２
上を介して出力制御選択入力Ｓに与えられた信号の状態
に依存して、その入力端子５０ｂで与えられた信号また
はその入力端子５０ａで与えられた信号のいずれかを発
生する。フィールドプログラム可能ヒューズ５４はライ
ン５２に接続され、入力Ｓに与えられた出力選択信号の
状態を決定する。入力Ｓに接続されたヒューズ５４は、
「出力選択」を決定する。ヒューズプログラム可能ＸＯ
Ｒゲート５６（以下、ＸＯＲゲート５６と称する）は、
第１の入力で、ＭＵＸ５０により発生された信号を受取
り、かつＸＯＲゲート５６の第２の入力に接続されたヒ
ューズ５８は、出力マクロセル１８により発生されかつ
出力反転バッファ６０に伝導される信号の「出力極性」
を決定する。出力反転バッファ３４，６０は、本願請求
項１に係る発明の「出力手段」を構成する。 【００３４】ヒューズプログラム可能２−入力／１−出
力フィードバックマルチプレクサ６２（以下、フィード
バックＭＵＸ６２と称する）が、図１の出力マクロセル
１８に含まれる。フィードバックＭＵＸ６２は、入力端
子６２ａで、出力反転バッファ６０により発生された、
またはＩ／Ｏピン１４から受取られた論理信号を受取
る。ＭＵＸ６２は、入力端子６２ｂで、レジスタ４８の
Ｑ出力端子で発生された信号を受取る。 【００３５】フィードバックＭＵＸ６２は、フィードバ
ックＭＵＸ６２の制御選択入力（Ｓｏ）に接続されたフ
ィールドプログラム可能ヒューズ６３により制御され、
その端子６２ａまたは６２ｂに与えられた信号の１個
を、その出力端子に発生する。こうしてＳｏ端子に与え
られたフィードバック選択制御信号に応答して、フィー
ドバックＭＵＸ６２は、ライン６４にフィードバック信
号を発生するように、その入力端子６２ａまたは６２ｂ
に与えられた信号から選択する。ライン６４のフィード
バック信号は、集積回路のプログラム可能ＡＮＤアレイ
２２の内部の論理回路へのフィードバックのために、真
のおよび補数のバッファ６６のような入力バッファに伝
導される。 【００３６】出力反転バッファ６０は、ライン６８で受
取られた出力可能化信号により可能化される。積の項
は、プログラム可能ＡＮＤアレイ２２からヒューズプロ
グラム可能出力可能化極性制御ＸＯＲゲート７０（以
下、ＸＯＲゲート７０と称する）の第１の入力に導伝さ
れる。ＸＯＲゲート７０の第２の入力は、フィールドプ
ログラム可能ヒューズ７２に接続され、ヒューズ７２の
状態は、出力反転バッファ６０により受取られる出力可
能化信号の極性を決定する。出力反転バッファ６０によ
り発生された信号は、Ｉ／Ｏピン１４に伝導される。Ｘ
ＯＲゲート３８，７０は、本願請求項１に係る発明の
「プログラム可能手段」を構成する。 【００３７】他の積の項は、プログラム可能ＡＮＤアレ
イ２２から、図１に示された特定の埋込まれた状態レジ
スタ部分２０に対応するＯＲゲート７４に、ライン２４
上を導伝される。ＯＲゲート７４は、いわゆる「埋込ま
れた」レジスタ７６のデータ入力（Ｄ）に接続される。
ライン２９ａのクロック（ＣＬＫ）に応答して、埋込ま
れたレジスタ７６はそのＱ出力端子で信号を発生する。
代わりに、レジスタ７６の状態は、ライン２９ｂおよび
２９ｃで受取られたＣＭＮ ＳＹＮ ＰＲＳＴまたはＣ
ＭＮ ＡＳＹＮ ＲＳＴ信号を与えることにより設定さ
れ得る。 【００３８】埋込まれたレジスタ７６により発生された
信号は、フィードバック信号経路８０上の真のおよび補
数のバッファ７８に伝導され、かつそこからプログラム
可能ＡＮＤアレイ２２に伝導される。埋込まれたレジス
タ７６により発生された信号はまた、ユーザが決定可能
な観測を可能にする積の項の信号をプログラム可能ＡＮ
Ｄアレイ２２から信号ライン８４を介して受取る出力反
転バッファ８２に伝導される。出力反転バッファ３４お
よび６０もまた、補数にされた入力で観測を可能にする
積の項の信号を受取る。 【００３９】出力反転バッファ３４および６０は、専用
の出力レジスタ部分１６からおよび出力マクロセル１８
から発生された信号をそれぞれ、Ｉ／Ｏピン１２および
１４にそれぞれ伝導するように、ライン３６および６８
でそれぞれ受取られた出力可能化信号により可能化され
得る。代わりに、出力反転バッファ３４および６０は、
ライン８４で受取られた観測を可能にする積の項の信号
により不能化することができ、かつ出力反転バッファ８
２は、ＰＬＡ装置１０の埋込まれた状態レジスタ部分２
０から発生された信号をＩ／Ｏピン１２またはＩ／Ｏピ
ン１４に伝導するように、観測を可能にする積の項の信
号により可能化することができる。観測を可能にする積
の項の信号はしたがって、通常の出力信号の選択を抑制
し、かつＩ／Ｏピン１２および１４で埋込まれた状態レ
ジスタの内容の観察を可能にする。 【００４０】先に述べたように、フィールドプログラム
可能ヒューズ３２、４０、５４、５８、６３および７２
を用いた図１に示された回路要素のいずれの制御も、代
替的にＰＬＡ装置１０を含む集積回路チップの内部の回
路により発生された積の項によりもたらされ得る。さら
に他の方法としては、当業者に認識されるように、集積
回路チップの外部端子（ピン）に与えられた信号により
これらの要素のいずれをも制御することである。 【００４１】図１で示されたプログラム可能ＡＮＤアレ
イ２２は、論理セルの他の組合せが用いられ得るが、当
業者に熟知の「積の和」の機構を用いて構成される。１
９８４年にアドバンスト・マイクロ・ディバイシズ，イ
ンコーポレーテッド（Advanced Micro Devices，Inc.）
が著作権を得た「プログラム可能アレイ論理ハンドブッ
ク」（Programmable Array Logic Handbook ）およびＰ
ＬＡ装置の内部構造をさらに詳しく述べる「融通性のあ
るクロック動作および融通性のあるフィードバックを有
するプログラム可能入力／出力セル」（Programmable I
nput/Output Cell with Flexible Clocking and Flexib
le Feedback ）と題される関連の同時係属中の出願を参
照されたい。 【００４２】図１で示されるように、ライン２４の論理
信号は「積の和」の項の組合せの信号としてＯＲゲート
２６、４６および７４に与えられる。図１では、これら
３個のＯＲゲートは、レジスタ２８、４８および７６に
よりそれぞれ受取られる組合せの信号を与えるように、
プログラム可能ＡＮＤアレイ２２内の可変数の別々のプ
ログラム可能ＡＮＤゲート（図示せず）から信号を受取
るように示される。この技術で認識されるように、いか
なる数のプログラム可能ＡＮＤゲートも、この組合せの
信号を与えるようにＯＲゲートへの入力として設計され
得る。 【００４３】図１の好ましい実施例では、クロックはラ
イン２９ａにクロック信号を与える入力ピンに接続され
る。 【００４４】図１を参照して述べられるダイナミック制
御信号の各々は、単一のプログラム可能ＡＮＤアレイ２
２の出力として与えられる。したがって、共通非同期リ
セット信号（ＣＭＮ ＡＳＹＮ ＲＳＴ）および共通同
期プリセット信号（ＣＭＮＳＹＮ ＰＲＳＴ）は、プロ
グラム可能ＡＮＤアレイ２２の出力としてライン２９ｃ
および２９ｂにそれぞれ与えられる。観測を可能にする
積の項の信号は、プログラム可能ＡＮＤアレイ２２の出
力としてライン８４に与えられる。様々な出力可能化信
号は、プログラム可能ＡＮＤアレイ２２の出力として、
ＸＯＲゲート３８および７０に接続された信号ラインに
与えられる。上記のいかなる制御信号も、もし所望され
るならば、「積の和」の項のような、より複雑な論理回
路により実現され得る。 【００４５】種々のダイナミック制御信号を与える手段
は、単一のプログラム可能ＡＮＤアレイ２２の出力から
の単なる積の項または複数個のプログラム可能ＡＮＤア
レイを総計するＯＲゲートの出力からの「積の和」の項
のいずれかとして、様々な態様で形作られ得る。さら
に、各Ｉ／Ｏピンが独特に形作られ得る。 【００４６】図１では、共通同期プリセット信号ＣＭＮ
ＳＹＮ ＰＲＳＴおよび共通非同期リセット信号ＣＭ
Ｎ ＡＳＹＮ ＲＳＴ信号は、ＰＬＡ装置１０の４個の
出力レジスタ部分１６、４個の出力マクロセル１８、お
よび６個の埋込まれたレジスタ部分２０におけるすべて
のレジスタ（図１を参照されたい）に対して共通に与え
られる。共通同期プリセット信号は、プログラム可能Ａ
ＮＤアレイ２２の出力からの積の項としてライン２９ｂ
にダイナミックに与えられる。他のダイナミック制御信
号のように、共通同期プリセット信号ＣＭＮ ＳＹＮ
ＰＲＳＴまたは非同期リセット信号ＣＭＮ ＡＳＹＮ
ＲＳＴは、この発明による「積の和」の項のような他の
論理回路で実現され得る。 【００４７】ＰＬＡ装置１０の機能は、６個のフィール
ドプログラム可能ヒューズ３２、４０、５４、５８，６
３および７２に関連してダイナミックに与えられた制御
信号により向上される。この発明のＰＬＡ装置１０の、
可溶性リンクであるフィールドプログラム可能ヒューズ
３２は、ＸＯＲゲート３０により発生される信号が活性
状態で「ハイ」となる（アクティブハイ）または活性状
態で「ロー」となる（アクティブロー）かどうかを決定
するように設定することができ、かつこうしてフィール
ドプログラム可能ヒューズ３２は専用の出力レジスタ部
分１６の極性ヒューズと呼ばれる。可溶性リンクである
フィールドプログラム可能ヒューズ５８は、出力マクロ
セル１８に対して出力極性選択を行なう。 【００４８】可溶性リンクであるフィールドプログラム
可能ヒューズ４０および７２は、ＸＯＲゲート３８およ
び７０によりそれぞれ受取られた出力可能化制御信号が
出力反転バッファ３４および６０をそれぞれ不能化する
かまたは可能化するかのいずれであるかを決定するよう
に設定され得る。 【００４９】ＭＵＸ５０に接続された、可溶性リンクで
あるフィールドプログラム可能ヒューズ５４は、ＭＵＸ
５０の入力５０ｂの組合せの信号またはその入力５０ａ
の登録された信号のいずれがＸＯＲゲート５６に伝導さ
れるかを決定するように設定され得る。またフィードバ
ックＭＵＸ６２に接続された、可溶性リンクであるフィ
ールドプログラム可能ヒューズ６３の状態は同様に、フ
ィードバックＭＵＸ６２の入力６２ｂの登録された信号
またはその入力６２ａに伝導されたＩ／Ｏピン１４の信
号のいずれがプログラム可能ＡＮＤアレイ２２にフィー
ドバックされるべきであるかを決定する。 【００５０】前の説明が例示するように、ＰＬＡ装置１
０の機能は、この発明の出力論理回路としての専用の出
力レジスタ部分１６、出力マクロセル１８および埋込ま
れた状態レジスタ部分２０により大いに向上される。さ
らに、これらの出力論理回路は、集積回路チップ上で実
現される特定の回路の融通性およびダイナミック制御を
向上するように、様々な集積回路装置において利用され
得る。この態様では、チップ上で実現される論理装置の
数に関して、所与の集積回路チップ上の相対的に少数の
入力／出力ポートにより生じられる制限が最少にされ得
る。 【００５１】図２は、図１で示されたものと同様の埋込
まれた状態レジスタ部分および出力マクロセルがＰＬＡ
装置１００において利用される、代わりの実施例を例示
する。この実施例は、図１で要素２２として示されたも
のと同様のプログラム可能ＡＮＤアレイ１２２を、１対
のプログラム可能ＯＲアレイ１０２ａおよび１０２ｂと
関連して採用する。プログラム可能ＯＲアレイ１０２
ａ，１０２ｂの各々は、１組（４８個）の信号ライン
で、プログラム可能ＡＮＤアレイ１２２から「論理信号
のサブセット」すなわち「積の項」の信号を受取り、か
つそこからＡＮＤ−ＯＲ（ＰＬＡ）型のアーキテクチャ
に１６個の信号を発生する。この実施例は、ＯＲアレイ
の採用、出力マクロセルの詳細、およびクロック動作機
構においてのみ、図１で例示されたものとは異なるの
で、図１に示された多くの要素は平明にするために図２
から省略されている。出力マクロセル１１８ａのもしく
は出力マクロセル１１８ｂの部分をそれぞれ、または埋
込まれた状態レジスタ部分１２０ａもしくは埋込まれた
状態レジスタ部分１２０ｂの部分をそれぞれ形成する要
素に関するとき、接尾辞「ａ」および「ｂ」が図２およ
びその説明において用いられる。図２および図３で用い
た参照数字では「１」を前に付しており、それは図１で
「１」を前に付していない類似の要素を示す。 【００５２】図２では、そのうちのただ１個が１１２ａ
で示された、第１のバンクの６個のＩ／Ｏピンは、第１
の組の６個の出力マクロセル１１８ａに対応し、かつそ
のうちのただ１個が１１２ｂで示された、第２のバンク
の６個のＩ／Ｏピンは、第２の組の６個の出力マクロセ
ル１１８ｂに対応する。そのうちのただ１個が１２０ａ
で示された、第１の組の４個の埋込まれた状態レジスタ
部分は、プログラム可能ＯＲアレイ１０２ａおよび出力
マクロセル１１８ａに関連し、またそのうちのただ１個
が１２０ｂで示された、第２の組の４個の埋込まれた状
態レジスタ部分はＯＲアレイ１０２ｂおよび出力マクロ
セル１１８ｂに関連する。 【００５３】埋込まれた状態レジスタ部分１２０ａおよ
び１２０ｂの各々は、図１で示された、レジスタ７６が
そのＤ入力でＯＲゲートにより発生された信号を受取る
のと同一の態様で、ＯＲアレイ１０２ａ、１０２ｂから
の信号をそれぞれ受取る。したがって、各部分１２０ａ
および１２０ｂは、ＯＲアレイ１０２ａまたは１０２ｂ
内でＯＲゲート（図示せず）により発生された信号を受
取るレジスタ（図示せず）をそれぞれ備え、かつそのレ
ジスタのＱ出力で、バッファ１７８ａおよび１７８ｂを
それぞれ介してプログラム可能ＡＮＤアレイ１２２に戻
るように伝導される信号をそこから信号ライン１８０ａ
および１８０ｂにそれぞれ発生する。同様に、埋込まれ
た状態レジスタ１２０ａおよび１２０ｂにより発生され
た信号は、信号ライン１７９ａおよび１７９ｂをそれぞ
れ介して出力マクロセル１１８ａおよび１１８ｂにそれ
ぞれ伝導され、そこでそれらの信号は、図１と関連して
上で述べられた観測を可能にする信号を受けて、Ｉ／Ｏ
ピン１１２ａおよび１１２ｂでそれぞれ観察され得る。 【００５４】すべての点で、図２で例示された埋込まれ
た状態レジスタ部分１２０ａおよび１２０ｂは、構造お
よび機能において図１で示された埋込まれた状態レジス
タ部分２０と同一であり、かつしたがってさらに詳細に
は述べられない。しかしながら、出力マクロセル１１８
ａおよび１１８ｂは、図１で例示された出力マクロセル
１８とはいくつかの点で異なる。 【００５５】図３を参照すると、図２のマクロセル１１
８ａおよび１１８ｂを表わす出力マクロセル１１８は、
プログラム可能ＯＲアレイ１０２ａまたは１０２ｂから
の第１のおよび第２の信号の両方を受取る。第１のこの
ような信号は、図１で例示された出力マクロセル１８の
場合のように、レジスタ１４８のＤ入力に伝導される。
第２のこのような信号は、出力および極性選択４−１マ
ルチプレクサ１５０（以下、ＭＵＸ１５０と称する）の
第１の真のおよび補数にされた入力端子に伝導される。
レジスタ１４８のＱ出力端子は、ＭＵＸ１５０の第２の
真のおよび補数にされた入力に接続される。出力マクロ
セル１１８のＭＵＸ１５０はしたがって、プログラム可
能ＯＲアレイ１０２ａまたは１０２ｂから別々の信号を
受取り、ユーザがそのプログラム可能ＯＲアレイからＩ
／Ｏピンへ直接に第２の組合せの信号を、またはＩ／Ｏ
ピンへ第１の登録された信号を通過させるようにされ
る。前者の場合には、レジスタ１４８は埋込まれたレジ
スタとして作用する。そのプログラム可能ＯＲアレイか
らの別々の信号をＯＲゲート１４５および１４６を介し
て与えることにより、他の「埋込まれた」レジスタとし
て出力マクロセル１１８のレジスタ１４８の利用が可能
となり、その場合、レジスタ１４８の内容よりもむしろ
ＯＲゲート１４５の組合せの出力信号がＩ／Ｏピン１１
４に伝導されるように、ＭＵＸ１５０により選択され
る。 【００５６】共通出力レジスタの観測を可能にする項の
信号は、ＭＵＸ１５０のＳ0 出力制御端子に伝導される
信号を発生する、出力レジスタの観測を可能にする制御
ＯＲゲート１５３（以下、ＯＲゲート１５３と称する）
に至る第１の入力で受取られる。可溶性リンクであるフ
ィールドプログラム可能ヒューズ１５３ａは、ＯＲゲー
ト１５３の第２の入力に接続される。ＭＵＸ１５０に接
続されたフィールドプログラム可能ヒューズ１５２は、
図１のＭＵＸ５０に関連して上で述べられた、同一の極
性制御関数を与える。共通の埋込まれたレジスタの観測
を可能にする項の信号は、出力反転バッファ１６０に伝
導される。フィールドプログラム可能ヒューズ１５３ａ
および１５２の状態は、登録されたまたは組合せの信号
のいずれがＩ／Ｏピン１１４に伝導されるか、かつその
ように伝導されたこの信号がアクティブハイまたはアク
ティブローのいずれであるかをそれぞれ決定する。フィ
ールドプログラム可能ヒューズ１５３ａがそのままであ
れば、組合せの信号はピン１１４で発生されるが、ユー
ザは共通出力レジスタの観測を可能にする項の信号を
「ハイ」に設定することにより、ピン１１４で出力レジ
スタ１４８の内容を観察し得る。ユーザは、共通の埋込
まれたレジスタの観測を可能にする項の信号を「ハイ」
に設定することにより、Ｉ／Ｏピン１１４に対応する埋
込まれたレジスタ７６の内容を観察することが可能であ
り、それによって図１に関連して上で述べられた態様
で、出力反転バッファ１６０を不能化する。他のすべて
の点では、図３で例示された出力マクロセル１１８は、
構造および機能において図１で示された出力マクロセル
１８と同一であり、かつしたがってさらに詳細には述べ
られない。 【００５７】埋込まれた状態レジスタ部分１２０ａおよ
び１２０ｂの内容は、図２で示されるように、ライン１
７９ａおよび１７９ｂをそれぞれ介して出力マクロセル
１１８ａおよび１１８ｂにそれぞれ伝導される。ライン
１７９ａおよび１７９ｂを表わす信号ライン１７９は、
図１に関連して述べられたのと同じように、Ｉ／Ｏピン
１１４に至る埋込まれた状態レジスタ（図１の７６）に
対応する出力反転バッファ（図１の８２）により発生さ
れた信号を伝導するものとして図３で示される。 【００５８】図３で示されるように、プログラム可能Ａ
ＮＤアレイ１２２からの共通プリロード積の項の信号
は、レジスタ１４８によって受取られ、それによってユ
ーザは、ツェナ電圧がこの目的のために利用可能でない
とき、予備回路検証の間レジスタ１４８の状態を設定す
るようにされる。共通プリロード積の項の信号はまた、
これらのレジスタを同様にプリロードするために埋込ま
れた状態レジスタ部分１２０ａおよび１２０ｂにより受
取られる。 【００５９】ＰＬＡ装置１００を含む集積回路パッケー
ジに与えられた第１のクロック信号（ＣＬＫ／Ｉ）は、
信号ライン１９０で、ヒューズプログラム可能２−入
力、２−出力クロックマルチプレクサ１９２（以下、Ｃ
ＬＫ ＭＵＸ１９２と称する）の第１の入力端子１９２
ａに伝導され、かつＰＬＡ装置１００に与えられた第２
のクロック信号（ＣＬＫ／ＩＩ）は、ＣＬＫ ＭＵＸ１
９２の第２の入力端子１９２ｂおよびプログラム可能Ａ
ＮＤアレイ１２２に伝導される。ＣＬＫ ＭＵＸ１９２
の制御選択入力（Ｓ0 ）に接続されたフィールドプログ
ラム可能ヒューズ１９４の適当なプログラム動作によ
り、その出力の各々で発生されたクロック信号ＣＬＫ１
およびＣＬＫ２は、ＣＬＫ ＩのまたはＣＬＫ ＩＩの
信号のいずれかである。ＭＵＸ１９２によりその第１の
出力で発生されたクロック信号ＣＬＫ１は、第１のバン
クの出力マクロセル１１８ａのレジスタ１４８ａおよび
埋込まれた状態レジスタ部分１２０ａのレジスタ１７６
ａに伝導され、かつその第２の出力で発生されたクロッ
ク信号ＣＬＫ２は、第２のバンクの出力マクロセル１１
８ｂのレジスタ１４８ｂおよび埋込まれた状態レジスタ
部分１２０ｂのレジスタ１７６ｂに伝導される。さら
に、ＣＬＫ ＭＵＸ１９２を設けることにより、各々の
バンクに対して共通のクロック（ＣＬＫ ＩＩ）または
異なるクロックＣＬＫ ＩおよびＣＬＫ ＩＩを利用す
ることが可能となる。 【００６０】図２で示されたＰＬＡ装置に対する他の代
わりの実施例は、出力マクロセル１１８ａおよび１１８
ｂならびに埋込まれた状態レジスタ部分１２０ａおよび
１２０ｂにより受取られたＣＬＫ１のおよびＣＬＫ２の
信号を与えるように、共通のクロックが単一のバンク内
に採用されたものである。この単一のバンクの代わりの
実施例では、プログラム可能ＯＲアレイ１０２ａは、要
素１１８ａおよび１２０ａよりもむしろ出力マクロセル
１１８ａおよび１１８ｂに接続され、またプログラム可
能ＯＲアレイ１０２ｂは、要素１１８ｂおよび１２０ｂ
よりもむしろ埋込まれた状態レジスタ部分１２０ａおよ
び１２０ｂに接続される。これらの接続は、別の出力発
生動作のＯＲアレイ１０２ａおよび別の制御シーケンス
動作のＯＲアレイ１０２ｂをもたらし、そのためユーザ
は出力マクロセル１１８ａおよび１２０ａに対してダイ
ナミック制御信号をプログラム可能に特定し、かつ埋込
まれた状態レジスタ部分１２０ａおよび１２０ｂに対し
て制御信号を独立して特定し得る。 【００６１】この発明の代わりの好ましい実施例に関す
る上の説明は、例示と説明の目的のために与えられてい
る。それらは、余すところないものではなく、またこの
発明を開示された正確な形式に限定するものでもなく、
かつ明らかに上の教示に照らして多くの修正および変更
が可能である。ＰＬＡ装置の実施例は、この発明の原理
およびその実際の応用を最良に説明するために選ばれか
つ述べられていて、それによって当業者が、企図された
特定の用途に適する様々な修正と様々な実施例において
この発明を最良に利用することが可能である。この発明
の範囲は前掲の特許請求の範囲により規定されることが
意図されている。
【図面の簡単な説明】
【図１】この発明の第１の好ましい実施例の論理図であ
る。 【図２】二重クロックを採用してこの発明を実現するＰ
ＬＡ装置の論理図である。 【図３】この発明の出力マクロセルの代わりの実施例の
論理図である。 【符号の説明】 １０，１００ ＰＬＡ装置 １２，１４，１１４ Ｉ／Ｏピン １６ 専用の出力レジスタ部分 １８，１１８ 出力マクロセル ２０ 埋込まれた状態レジスタ部分 ２２，１２２ プログラム可能ＡＮＤアレイ ２６，４６，７４，１４５，１４６，１５３ ＯＲゲー
ト ２８，４８，７６，１４８ レジスタ ３０，３８，５６，７０ ＸＯＲゲート ３２，４０，５４，５８，６３，７２，１５２，１９４
フィールドプログラム可能ヒューズ ３４，４４，６０，６６，７８，８２，１６０ バッフ
ァ ４２，８０ フィードバック経路 ５０，６２，１５０，１９２ ＭＵＸ
る。 【図２】二重クロックを採用してこの発明を実現するＰ
ＬＡ装置の論理図である。 【図３】この発明の出力マクロセルの代わりの実施例の
論理図である。 【符号の説明】 １０，１００ ＰＬＡ装置 １２，１４，１１４ Ｉ／Ｏピン １６ 専用の出力レジスタ部分 １８，１１８ 出力マクロセル ２０ 埋込まれた状態レジスタ部分 ２２，１２２ プログラム可能ＡＮＤアレイ ２６，４６，７４，１４５，１４６，１５３ ＯＲゲー
ト ２８，４８，７６，１４８ レジスタ ３０，３８，５６，７０ ＸＯＲゲート ３２，４０，５４，５８，６３，７２，１５２，１９４
フィールドプログラム可能ヒューズ ３４，４４，６０，６６，７８，８２，１６０ バッフ
ァ ４２，８０ フィードバック経路 ５０，６２，１５０，１９２ ＭＵＸ
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フロントページの続き
(72)発明者 カピル・シャンカー
アメリカ合衆国、カリフォルニア州、サ
ン・ホセ、ノース・カピトゥル・アベニ
ュー、247、ナンバー・128−３
(72)発明者 ファラス・エヌ・ムバラク
アメリカ合衆国、カリフォルニア州、サ
ン・ホセ、ボイントン・アベニュー、
429、ナンバー・１
(56)参考文献 特開 昭54−83341（ＪＰ，Ａ)
特開 昭59−45722（ＪＰ，Ａ)
特開 昭56−153839（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H03K 19/177
Claims (1)
- (57)【特許請求の範囲】 １．他の回路とともに用いるためのプログラム可能論理
装置であって、 複数の論理回路入力および複数の論理回路出力を有する
プログラム可能組合せ論理回路（２２，１２２：選択的
に２６，４６，７４，１０２ａ，１０２ｂ，１４５，１
４６と組合せる）と、 前記他の回路に接続するためのデータノード（１２，１
４，１１２ａ，１１２ｂ，１１４）と、 出力可能化入力端子を有し、前記論理回路出力に応答し
て出力信号を発生しかつ前記出力可能化入力端子上の出
力可能化信号に応答して前記出力信号を前記データノー
ドに結合する出力手段（３４，６０，１６０）と、 前記出力可能化信号のどの論理状態が出力手段に前記出
力信号を前記データノードに結合させるように活性化す
るかを選択するためのプログラム可能手段（３８，７
０，１７０）とを備えた、プログラム可能論理装置。 ２．前記出力手段は、前記データノードに結合された出
力を有しかつ可能化入力を有する３−状態バッファ（３
４，６０，１６０）を含み、かつ前記プログラム可能手
段は、 前記バッファの前記可能化入力に結合された出力を有し
かつ第１および第２の入力を有するＸＯＲゲートを含
み、 所 望の論理レベルを前記ＸＯＲゲートの前記第２の入力
に与えるプログラム可能手段（４０，７２，１７２）を
さらに含む、請求項１に記載のプログラム可能論理装
置。 ３．前記論理回路出力のそれぞれを受取りかつ記憶する
ようにされた記憶レジスタ手段（２８，４８，１４８）
をさらに備え、前記記憶レジスタ手段は前記それぞれの
出力手段に結合されたレジスタ出力（Ｑ）を有する、請
求項１に記載のプログラム可能論理装置。４．前記出力可能化信号は、前記複数の論理回路出力の
うちの１ つの出力に応答する、請求項１から３のいずれ
かに記載のプログラム可能論理装置。
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