JPH0573294A

JPH0573294A - マイクロプロセツサ

Info

Publication number: JPH0573294A
Application number: JP26536591A
Authority: JP
Inventors: Naoyoshi Nakano; 直佳中野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-17
Filing date: 1991-09-17
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】パイプライン処理機構を持ち、マイクロプロ
グラムで命令の実行を行うマイクロプロセッサにおい
て、命令デコーダを変更することなく、命令の実行方法
を変更できると共に、新たな処理を行う複数の命令を実
行処理できるマイクロプロセッサを得ることを目的とし
ている。【構成】従来マイクロプログラムの格納を行っていた
読み出し専用記憶手段の他に、マイクロプログラムの一
部を格納するマイクロＲＡＭ４７を設けると共に、この
マイクロＲＡＭ４７のマイクロプログラムのみを使用す
る特定の命令を設けた。また、命令実行ステージ内の既
存の汎用レジスタ４０２の値を、このマイクロＲＡＭの
マイクロプログラムの制御に使用可能にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパイプライン処理機構
と、読み出し書き込み可能なマイクロプログラム格納メ
モリを有したマイクロプロセッサに関し、特に、特定の
命令を前記マイクロプログラム格納メモリ内のマイクロ
プログラムで実行するようにしたマイクロプロセッサに
関する。

【０００２】

【従来の技術】従来よりマイクロプロセッサは、命令処
理の高速化のためパイプライン処理機構を備え、命令の
実行処理を柔軟に行うためマイクロプログラム制御方式
を取り入れている。こういったマイクロプロセッサの一
例を開示したＭ３２／１００ユーザーズマニュアル、さ
らに詳細には特開昭６４−８８８３７号およびＵＳＰ４
９７７４９７等のＴＲＯＮ仕様の３２ビットマイクロプ
ロセッサＭ３２／１００について、その構成と動作を説
明する。

【０００３】(1) 従来のマイクロプロセッサの命令コー
ド従来のマイクロプロセッサの命令は１６ビット（２バイ
ト）単位で可変長であり、基本的には（２バイトの命令
基本部＋０〜４バイトのアドレシング拡張部）を１〜３
回繰り返すことにより命令が構成されている。

【０００４】命令基本部にはオペコード部とアドレッシ
ングモード指定部がある。また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

【０００５】フォーマットは、図１に示すように右側が
ＬＳＢ側で、かつ高いアドレスになっている。アドレス
ＮとアドレスＮ＋１の２バイトを見ないと命令フォーマ
ットが判別できないようになっているが、これは、命令
が必ず１６ビット（２バイト）単位でフェッチ、デコー
ドされることを前提としたためである。

【０００６】この従来のマイクロプロセッサでは、各オ
ペランドのアドレッシング拡張部は、必ずその基本部を
含むハーフワードの直後に置かれる。これは、命令によ
り暗黙に指定される即値データや、命令の拡張部に優先
する。

【０００７】(2) 機能ブロックの構成図６に従来のマイクロプロセッサのブロック図を示す。
従来のマイクロプロセッサの内部を機能的に大きく分け
ると、命令フェッチ部１１、命令デコード部１２、ＰＣ
計算部１３、オペランドアドレス計算部１４、マイクロ
ＲＯＭ部１５ｂ、データ演算部１６、外部バスインタ
ーフェイス部１７に分かれる。図６では、その他にＣＰ
Ｕ外部にアドレスを出力するアドレス出力回路１８とＣ
ＰＵ外部とデータの入出力を行うデータ入出力回路１９
を他の機能ブロック部と分けて示した。

【０００８】(2.1) 命令フェッチ部命令フェッチ部１１にはブランチバッファ、命令キュー
とその制御部などがあり、次にフェッチすべき命令のア
ドレスを決定して、ブランチバッファやＣＰＵ外部のメ
モリから命令をフェッチする。ブランチバッファへの命
令登録も行う。

【０００９】ブランチバッファは小規模であるためセレ
クティブキャッシュとして動作する。

【００１０】次にフェッチすべき命令のアドレスは命令
キューに入力すべき命令のアドレスとして専用のカウン
タで計算される。分岐やジャンプが起きたときには、新
たな命令のアドレスが、ＰＣ計算部１３やデータ演算部
１６より転送されてくる。

【００１１】ＣＰＵ外部のメモリから命令をフェッチす
るときは、外部バスインターフェイス部１７を通して、
フェッチすべき命令のアドレスをアドレス出力回路１８
からＣＰＵ外部に出力し、データ入出力回路１９から命
令コードをフェッチする。

【００１２】バッファリングした命令コードのうち、命
令デコード部１２で次にデコードすべき命令コードを命
令デコード部１２に出力する。

【００１３】(2.2) 命令デコード部命令デコード部１２では基本的に（１６ビットハーフワ
ード）単位に命令コードをデコードする。このブロック
には第１ハーフワードに含まれるオペコードをデコード
するＦＨＷデコーダ、第２、第３ハーフワードに含まれ
るオペコードをデコードするＮＦＨＷデコーダ、アドレ
ッシングモードをデコードするアドレッシングモードデ
コーダが含まれる。

【００１４】さらにＦＨＷデコーダやＮＦＨＷデコーダ
の出力をさらにデコードして、マイクロＲＯＭ１５ｂの
エントリアドレスを計算するデコーダ、条件分岐命令の
分岐予測を行う分岐予測機構、オペランドアドレス計算
のときのパイプラインコンフリクトをチェックするアド
レス計算コンフリクトチェック機構も含まれる。

【００１５】命令フェッチ部１１より入力された命令コ
ードを２クロックにつき０〜６バイトデコードする。デ
コード結果のうち、データ演算部１６での演算に関する
情報がマイクロＲＯＭ部１５ｂに、オペランドアドレス
計算に関係する情報がオペランドアドレス計算部１４
に、ＰＣ計算に関係する情報がＰＣ計算部１３に、それ
ぞれ出力される。

【００１６】(2.3) マイクロＲＯＭ部マイクロＲＯＭ部１５ｂには主にデータ演算部１６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ、マイクロシーケンサ、マイクロ命令デコーダなど
が含まれる。マイクロ命令はマイクロＲＯＭから２クロ
ックに１度読み出される。またマイクロＲＯＭ部１５ｂ
はストアバッファの管理も行う。マイクロＲＯＭ部１５
ｂには命令コードに依存しない割り込みや演算実行結果
によるフラグ情報と、デコーダ２の出力など命令デコー
ド部１２の出力が入力される。マイクロデコーダの出力
は主にデータ演算部１６に対して出力されるが、ジャン
プ命令の実行による他の先行処理中止情報など一部の情
報は他のブロックへも出力される。

【００１７】(2.4) オペランドアドレス計算部オペランドアドレス計算部１４は、命令デコード部１２
のアドレスデコーダなどから出力されたオペランドアド
レス計算に関係する情報によりハードワイヤード制御さ
れる。このブロックではオペランドのアドレス計算に関
するほとんどの処理が行われる。

【００１８】アドレス計算結果は外部バスインターフェ
イス部１７に送られる。アドレス計算に必要な汎用レジ
スタやプログラムカウンタの値はデータ演算部より入力
される。

【００１９】メモリ間接アドレッシングを行うときは外
部バスインターフェイス部１７を通してアドレス出力回
路１８からＣＰＵ外部に参照すべきメモリアドレスを出
力し、データ入出力部１９から入力された間接アドレス
値を命令デコード部１２を通してフェッチする。

【００２０】(2.5) ＰＣ計算部ＰＣ計算部１３は命令デコード部１２から出力されるＰ
Ｃ計算に関係する情報でハードワイヤードに制御され、
命令のＰＣ値を計算する。マイクロプロセッサは可変長
命令セットを持っており、命令をデコードしてみないと
その命令の長さが判らない。ＰＣ計算部１３は、命令デ
コード部１２から出力される命令長をデコード中の命令
のＰＣ値に加算することによりつぎの命令のＰＣ値を作
り出す。また、命令デコード部１２が、分岐命令をデコ
ードしてデコード段階での分岐を指示したときは命令長
の代わりに分岐変位を分岐命令のＰＣ値に加算すること
により分岐先命令のＰＣ値を計算する。

【００２１】ＰＣ計算部１３の計算結果は各命令のＰＣ
値として命令のデコード結果とともに出力されるほか、
命令デコード段階で先行分岐する時には、次にデコード
すべき命令のアドレスとして命令フェッチ部１１に出力
される。

【００２２】(2.6) データ演算部データ演算部１６はマイクロプログラムにより制御さ
れ、マイクロＲＯＭ部１５ｂの出力情報に従い、各命令
の機能を実現するのに必要な演算をレジスタと演算器で
実行する。オペランドアドレス計算部１４で計算された
アドレスを外部バスインターフェイス部１７を通して得
る場合や、そのアドレスでフェッチを行ったオペランド
をデータ入出力回路１９から得る場合もある。

【００２３】演算器としてはＡＬＵ、バレルシフタ、プ
ライオリティエンコーダやカウンタ、シフトレジスタな
どがある。レジスタと主な演算器の間は３バスで結合さ
れており、１つのレジスタ間演算を指示する１マイクロ
命令を２クロックサイクルで処理する。

【００２４】データ演算のときＣＰＵ外部のメモリをア
クセスする必要がある時はマイクロプログラムの指示に
より外部バスインターフェイス部１７を通してアドレス
出力回路１８からアドレスをＣＰＵ外部に出力し、デー
タ入出力回路１９を通して目的のデータをフェッチす
る。

【００２５】ＣＰＵ外部のメモリにデータをストアする
ときは外部バスインターフェイス部１７を通してアドレ
ス出力回路１８よりアドレスを出力すると同時に、デー
タ入出力回路１９からデータをＣＰＵ外部に出力する。
オペランドストアを効率的に行うためデータ演算部１６
には４バイトのストアバッファがある。

【００２６】ジャンプ命令の処理や例外処理などを行っ
て新たな命令アドレスをデータ演算部１６が得たときは
これを命令フェッチ部１１とＰＣ計算部１３に出力す
る。

【００２７】(2.7) 外部バスインターフェイス部外部バスインターフェイス部１７はマイクロプロセッサ
の外部バスでの通信を制御する。メモリのアクセスはす
べてクロック同期で行われ、最小２クロックサイクルで
行うことができる。

【００２８】メモリに対するアクセス要求は命令フェッ
チ部１１、アドレス計算部１４、データ演算部１６から
独立に生じる。外部バスインターフェイス部１７はこれ
らのメモリアクセス要求を調停する。さらにメモリとＣ
ＰＵを結ぶデータバスサイズである３２ビット（ワー
ド）の整置境界をまたぐメモリ番地にあるデータのアク
セスは、このブロック内で自動的にワード境界をまたぐ
ことを検知して、２回のメモリアクセスに分解して行
う。

【００２９】プリフェッチするオペランドとストアする
オペランドが重なる場合の、コンフリクト防止処理やス
トアオペランドからフェッチオペランドへのバイパス処
理も行う。

【００３０】(3) パイプライン機構マイクロプロセッサのパイプライン処理は図３に示す構
成となる。命令のプリフェッチを行う命令フェッチステ
ージ（ＩＦステージ２１）、命令のデコードを行うデコ
ードステージ（Ｄステージ２２）、オペランドのアドレ
ス計算を行うオペランドアドレス計算ステージ（Ａステ
ージ２３）、マイクロＲＯＭアクセス（特にＲステージ
２６と呼ぶ）とオペランドのプリフェッチ（特にＯＦス
テージ２７と呼ぶ）を行うオペランドフェッチステージ
（Ｆステージ２４）、命令の実行を行う実行ステージ
（Ｅステージ２５）の５段構成をパイプライン処理の基
本とする。Ｅステージ２５では１段のストアバッファが
あるほか、高機能命令の一部は命令実行自体をパイプラ
イン化するため、実際には５段以上のパイプライン処理
効果がある。

【００３１】各ステージは他のステージとは独立に動作
し、理論上は５つのステージが完全に独立動作する。各
ステージは１回の処理を最小２クロックで行うことがで
きる。従って理想的には２クロックごとに次々とパイプ
ライン処理が進行する。

【００３２】複数のメモリオペランドをもつ命令に対し
てはメモリオペランドの数をもとに、デコード段階で複
数のパイプライン処理単位に分解してパイプライン処理
を行う。

【００３３】ＩＦステージ２１からＤステージ２２に渡
される情報は命令コード３１そのものである。Ｄステー
ジ２２からＡステージ２３に渡される情報は命令で指定
された演算に関するもの（Ｄコード３２と呼ぶ）と、オ
ペランドのアドレス計算に関係するもの（Ａコード３３
と呼ぶ）との２つある。Ａステージ２３からＦステージ
２４に渡される情報はマイクロプログラムルーチンのエ
ントリ番地やマイクロプログラムへのパラメータなどを
含むＲコード３４と、オペランドのアドレスとアクセス
方法指示情報などを含むＦコード３５との２つである。
Ｆステージ２４からＥステージ２５に渡される情報は演
算制御情報とリテラルなどを含むＥコード３６と、オペ
ランドやオペランドアドレスなどを含むＳコード３７と
の２つである。

【００３４】(3.1) 各パイプラインステージの処理各パイプラインステージの入出力するパイプライン処理
単位には図３に示したように便宜上名前が付けられてい
る。またパイプライン処理単位はオペコードに関する処
理を行い、マイクロＲＯＭのエントリ番地やＥステージ
２５に対するパラメータなどになる系列とＥステージ２
５のマイクロ命令に対するオペランドになる系列の２系
列がある。

【００３５】(3.1.1) 命令フェッチステージ命令フェッチステージ（ＩＦステージ２１）は命令を外
部メモリやブランチバッファからフェッチし、命令キュ
ーに入力して、Ｄステージ２２に対して命令コード３１
を出力する。命令キューの入力は整置された４バイト単
位で行う。メモリから命令をフェッチするときは整置さ
れた４バイトにつき最小２クロックを要する。ブランチ
バッファがヒットした時は整置された４バイトにつき１
クロックでフェッチ可能である。命令キューの出力単位
は２バイトごとに可変であり、２クロックの間に最大６
バイトまで出力できる。また分岐の直後には命令キュー
をバイパスして命令基本部２バイトを直接命令デコーダ
に転送することもできる。

【００３６】ブランチバッファへの命令の登録やクリア
などの制御、プリフェッチ先命令アドレスの管理や命令
キューの制御もＩＦステージ２１で行う。次にフェッチ
すべき命令のアドレスは命令キューに入力すべき命令の
アドレスとして専用のカウンタで計算される。分岐やジ
ャンプが起きたときには、新たな命令のアドレスがＰＣ
計算部１３やデータ演算部１６から転送されてくる。

【００３７】(3.1.2) 命令デコードステージ命令デコードステージ（Ｄステージ２２）はＩＦステー
ジ２１から入力された命令コードをデコードする。デコ
ードは命令デコード部１２のＦＨＷデコーダ、ＮＦＨＷ
デコーダ、アドレッシングモードデコーダを使用して、
２クロック単位に１度行い、１回のデコード処理で、０
〜６バイトの命令コードを消費する。１回のデコードで
Ａステージ２３に対してアドレス計算情報であるＡコー
ド３３の約３５ビットの制御コードと最大３２ビットア
ドレス修飾情報と、オペコードの中間デコード結果であ
るＤコード３２の約５０ビットの制御コードと８ビット
のリテラル情報と、を出力する。

【００３８】Ｄステージ２２では各命令のＰＣ計算部１
３の制御、分岐予測処理、先行分岐処理、命令キューか
らの命令コード出力制御も行う。

【００３９】(3.1.3) オペランドアドレス計算ステージオペランドアドレス計算ステージ（Ａステージ２３）は
処理が大きく２つに分かれる。１つは命令デコード部１
２のデコーダ２を使用して、オペコードの後段デコード
を行う処理で、他方はオペランドアドレス計算部１４で
オペランドアドレスの計算を行う処理である。

【００４０】オペコードの後段デコード処理はＤコード
３２を入力とし、レジスタやメモリの書き込み予約及び
マイクロプログラムのエントリ番地とマイクロプログラ
ムに対するパラメータなどを含むＲコード３４の出力を
行う。なお、レジスタやメモリの書き込み予約は、アド
レス計算で参照したレジスタやメモリの内容が、パイプ
ライン上を先行する命令で書き換えられ、誤ったアドレ
ス計算が行われるのを防ぐためのものである。レジスタ
やメモリの書き込み予約はデッドロックを避けるため、
ステップコードごとに行うのではなく命令ごとに行う。

【００４１】オペランドアドレス計算処理はＡコード３
３を入力とし、Ａコード３３に従いオペランドアドレス
計算部１４で加算やメモリ間接参照を組み合わせてアド
レス計算行い、その計算結果をＦコード３５として出力
する。この際、アドレス計算に伴うレジスタやメモリの
読み出し時にコンフリクトチェックを行い、先行命令が
レジスタやメモリに書き込み処理を終了していないため
コンフリクトが指示されれば、先行命令がＥステージ２
５で書き込み処理を終了するまで待つ。また、オペラン
ドアドレスやメモリ間接参照のアドレスがメモリにマッ
プされたＩ／０領域に入るかどうかのチェックも行う。

【００４２】(3.1.4) マイクロＲＯＭアクセスステージオペランドフェッチステージ（Ｆステージ２４）も処理
が大きく２つに分かれる。１つはマイクロＲＯＭのアク
セス処理であり、特にＲステージ２６と呼ぶ。他方はオ
ペランドプリフェッチ処理であり、特にＯＦステージ２
７と呼ぶ。Ｒステージ２６とＯＦステージ２７は必ずし
も同時に動作するわけではなく、メモリアクセス権が獲
得できるかどうかなどに依存して、独立に動作する。

【００４３】Ｒステージ２６の処理であるマイクロＲＯ
Ｍアクセス処理は、Ｒコード３４に対して次のＥステー
ジ２５での実行に使用する実行制御コードであるＥコー
ド３６を作り出すためのマイクロＲＯＭアクセスとマイ
クロ命令デコード処理である。１つのＲコード３４に対
する処理が２つ以上のマイクロプログラムステップに分
解される場合、マイクロＲＯＭはＥステージ２５で使用
され、次のＲコード３４はマイクロＲＯＭアクセス待ち
になる。Ｒコード３４に対するマイクロＲＯＭアクセス
が行われるのはその前のＥステージ２５での最後のマイ
クロ命令実行の時である。このマイクロプロセッサでは
ほとんどの基本命令は１マイクロプログラムステップで
行われるため実際にはＲコード３４に対するマイクロＲ
ＯＭアクセスが次々と行われることが多い。

【００４４】(3.1.5) オペランドフェッチステージオペランドフェッチステージ（ＯＦステージ２７）はＦ
ステージ２４で行う上記の２つの処理のうちオペランド
プリフェッチ処理を行う。

【００４５】オペランドプリフェッチはＦコード３５を
入力とし、フェッチしたオペランドとそのアドレスをＳ
コード３７として出力する。１つのＦコード３５ではワ
ード境界をまたいでもよいが４バイト以下のオペランド
フェッチを指定する。Ｆコード３５にはオペランドのア
クセスを行うかどうかの指定も含まれており、Ａステー
ジ２３で計算したオペランドアドレス自体や即値をＥス
テージ２５に転送する場合にはオペランドプリフェッチ
は行わず、Ｆコード３５の内容をＳコード３７として転
送する。

【００４６】また、プリフェッチしようとするオペラン
ドとＥステージ２５が書き込み処理を行おうとするオペ
ランドが包含関係を満たすときには、オペランドプリフ
ェッチに関してメモリアクセスは行わず、Ｅステージ２
５が書き込もうとする値をバイパスする。またＩ／Ｏ領
域に対してはオペランドプリフェッチを遅延させ、先行
命令がすべて完了するまで待ってオペランドフェッチを
行う。

【００４７】(3.1.6) 実行ステージ実行ステージ（Ｅステージ２５）はＥコード３６、Ｓコ
ード３７を入力として、各種演算器を用いたデータの処
理、データのリード、ライト等の処理を行う。演算器と
してはＡＬＵ、バレルシフタ、プライオリティエンコー
ダ、カウンタ、シフトレジスタなどがある。このＥステ
ージ２５が命令を実行するステージであり、Ｆステージ
２４以前のステージで行われた処理はすべてＥステージ
２５のための前処理である。Ｅステージ２５でジャプ命
令が実行されたときは、ＩＦステージ２１〜Ｆステージ
２４までの処理はすべて無効化され、飛び先番地が命令
フェッチ部１１とＰＣ計算部１３に出力される。Ｅステ
ージ２５はマイクロプログラムにより制御され、Ｒコー
ド３４に示されたマイクロプログラムのエントリ番地か
らの一連のマイクロプログラムを実行することにより命
令を実行する。

【００４８】マイクロＲＯＭの読み出しとマイクロ命令
の実行はパイプライン化されて行われる。従ってマイク
ロプログラムで分岐が起きたときは１マイクロステップ
の空きができる。また、Ｅステージ２５はデータ演算部
１６にあるストアバッファを利用して、４バイト以内の
オペランドストアと次のマイクロ命令実行をパイプライ
ン処理することもできる。

【００４９】Ｅステージ２５ではＡステージ２３で行っ
たレジスタやメモリに対する書き込み予約をオペランド
の書き込みの後、解除する。

【００５０】(3.2) 各パイプラインステージの状態制御パイプラインの各ステージは入力ラッチと出力ラッチを
持ち、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ラッチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
入力信号がすべてそろえば次の処理を開始する。

【００５１】つまり、各ステージは、１つ前段のステー
ジから出力されてくる次の処理に対する入力信号がすべ
て有効となり、今の処理結果を後段のステージの入力ラ
ッチに転送して出力ラッチが空になると次の処理を開始
する。

【００５２】各ステージが動作を開始する１つ前のクロ
ックタイミングで入力信号がすべてそろっている必要が
ある。入力信号がそろっていないと、そのステージは待
ち状態（入力待ち）になる。出力ラッチから次のステー
ジの入力ラッチへの転送を行うときは次のステージの入
力ラッチが空き状態になっている必要があり、次のステ
ージの入力ラッチが空きでない場合もパイプラインステ
ージは待ち状態（出力待ち）になる。必要なメモリアク
セス権が獲得できなかったり、処理しているメモリアク
セスにウエイトが挿入されたり、その他のパイプライン
コンフリクトが生じると、各ステージの処理自体が遅延
する。

【００５３】(4) マイクロＲＯＭの制御図７に、本発明と関連が深い、マイクロＲＯＭ制御部を
詳細に示す。この図は、マイクロシーケンサ、マイクロ
ＲＯＭおよびマイクロ命令デコーダより構成されてい
る。図７は、図６に示す従来のマイクロプロセッサのブ
ロック図において１５ｂのマイクロＲＯＭ部に、また図
３のパイプライン構成図において２６のＲステージに、
それぞれ対応している。マイクロシーケンサは例外、割
り込み、トラップ処理等の処理も行なうが、本特許に関
連のある部分のみを示す。

【００５４】図７において、４１はＲコードのマイクロ
アドレスを格納するＲコードレジスタ、４２はＲコード
の命令実行に使用するパラメータ類を格納するＲコード
レジスタである。各Ｒコードレジスタは２段のキュー構
成になっている。４３はマイクロプログラムの分岐先ア
ドレスを格納するＵＮＡＲレジスタ、４４はマイクロプ
ログラムで１階層のサブルーチンコールを可能とするマ
イクロスタックポインタＵＳＴＲ、４５はマイクロＲＯ
Ｍアドレスを格納し、インクリメント機能を有するマイ
クロアドレスポインタＵＭＡＲ、４６はマイクロＲＯ
Ｍ、４８はマイクロ命令レジスタＭＩＲ、４９はマイク
ロ命令とＲコードのパラメータをデコードし、主にＥス
テージ２５に対応するデータ演算部１６内の演算器を制
御するパイプライン処理単位Ｅコード３６を生成するマ
イクロデコーダＭＩＤＥＣである。

【００５５】次に、実際のマイクロＲＯＭ制御の方法を
説明する。

【００５６】マイクロＲＯＭ部１５ｂには命令デコード
部１２内のデコーダからＲコード３４が引き渡される。
マイクロＲＯＭ部１５ｂは主にこのＲコード３４を受け
ることにより動作する。

【００５７】Ｒコード３４はＲコードレジスタ４１およ
び４２に格納される。４１にはマイクロＲＯＭのアドレ
スが格納され、４２には命令の実行に使用する各種パラ
メータが格納される。４１と４２は２段のキュー構成に
なっており、パイプライン処理単位をパイプライン間で
受け渡す際の緩衝作用を有する。Ｒコードレジスタ４１
に格納されたマイクロアドレスはマイクロアドレスバス
ＵＡＢＳを経由してＵＭＡＲ４５に転送される。ＵＭＡ
Ｒ４５のマイクロアドレスに従いマイクロＲＯＭ４６が
アクセスされ、出力されたマイクロ命令がＭＩＲ４８に
ラッチされる。ＭＩＲ４８の出力はＲコードレジスタ４
２のパラメータと共にＭＩＤＥＣ４９に入力され、ＭＩ
ＤＥＣ４９の出力がＥコード３６としてＥステージ２５
に引き渡される。Ｅコード３６の一部はデータ演算部１
６のＥステージ２５の制御部に、他はデータ演算部１６
の演算器へ制御コードとして転送される。

【００５８】１つのＲコード３４でマイクロプログラム
のステップが複数実行される場合は、ＵＭＡＲ４５でイ
ンクリメントされたマイクロアドレスにより順次マイク
ロＲＯＭ４６がアクセスされる。

【００５９】ＭＩＲ４８に格納されたマイクロ命令の一
部はマイクロプログラムの分岐先マイクロアドレスを含
んでおり、この分岐先アドレスはＵＮＡＲ４３に格納さ
れる。分岐の際にはこのマイクロアドレスがＵＡＢＳを
介してＵＭＡＲ４５に転送される。

【００６０】また、マイクロプログラムがサブルーチン
コールを必要とする場合は、戻り先マイクロアドレスが
ＵＳＴＲ４４に退避され、サブルーチンの最後でＵＳＴ
Ｒ４４内のマイクロアドレスをＵＡＢＳを介してＵＭＡ
Ｒ４５に転送され、元のマイクロプログラムシーケンス
に復帰する。

【００６１】以上のように、従来のマイクロプロセッサ
では、命令の実行をマイクロプログラム制御で行ってい
るため、命令の処理方法に変更が生じた場合、マイクロ
プログラムを変更することによって、周辺のロジックを
再設計すること無しに改訂できた。つまり柔軟に命令の
処理方法の変更、改良に対応することができた。

【００６２】

【発明が解決しようとする課題】しかし、従来のマイク
ロプロセッサではパイプライン処理を行っているため、
特定の命令については、マイクロプログラム制御部にそ
れ以前のパイプライン処理ステージから引き渡されるパ
ラメータは固定されている。このため、実行ステージ内
に有している演算器を用いて行える処理があっても、固
定された命令の動作、もしくは引き渡されるパラメータ
で対処可能な動作しか行えないという問題があった。

【００６３】さらに、特定の処理を行う命令を追加する
場合には、マイクロプログラム制御部で使用する新たな
パラメータを生成する必要があり、このため命令のデコ
ードを行うパイプライン処理ステージに存在する命令デ
コーダを変更しなければならないという問題があった。

【００６４】また、マイクロプログラム自体がＲＯＭに
格納されているため、変更したマイクロプログラムが実
機（ボード）上で有効に動作するか否かの確認は、マイ
クロプロセッサが再製作された後でないと不可能であっ
た。

【００６５】本発明のマイクロプロセッサでは上記の課
題を解決するため、パイプライン処理を行っているマイ
クロプロセッサでも、命令デコーダを変更することな
く、複数の新たな処理を行う命令を実行することを可能
にしている。

【００６６】

【課題を解決するための手段】本発明の請求項１にかか
るマイクロプロセッサでは、従来マイクロプログラムの
格納を行っていた読み出し専用の第１の記憶手段の他
に、マイクロプログラムの一部を格納する読み出し書き
込み可能な第２の記憶手段を設けると共に、この第２の
記憶手段のマイクロプログラムのみを使用する特定の命
令を設け、該特定の命令を処理するとき、命令デコード
を行う第１のパイプライン処理ステージでデコードし
て、前記マイクロプログラムの一部を格納する第２の記
憶手段のアドレスを生成し、マイクロプログラムの読出
しを行う第２のパイプライン処理ステージで前記第２の
記憶手段に格納されたマイクロプログラム制御利より、
命令実行を行う第３のパイプライン処理ステージの演算
手段を動作させるようにしたものである。

【００６７】また、請求項２にかかるマイクロプロセッ
サは、前記第３のパイプライン処理ステージに第１から
第Ｎまでの複数のレジスタ手段を備え、前記第２の記憶
手段に格納されたマイクロプログラムが、前記第１から
第Ｎの複数のレジスタ手段に格納された値をパラメータ
として前記特定命令の実行処理を行うようにしたもので
ある。

【００６８】請求項３にかかるマイクロプロセッサは、
前記第１のレジスタ手段の値によって第２の記憶手段に
格納されたマイクロプログラムをこの第２の記憶手段内
で分岐させ、分岐先のマイクロプログラム制御により、
前記第１から第Ｎの複数のレジスタ手段に格納された値
を命令実行のパラメータとして前記特定命令の実行処理
を行うようにしたものである。

【００６９】請求項４にかかるマイクロプロセッサは、
マイクロプログラムを、第１の記憶手段と、読み出し書
き込み可能な第２の記憶手段に格納するとともに、前記
命令の実行を行う第３のパイプライン処理ステージに第
１から第Ｎまでの複数のレジスタ手段を備え、かつ前記
第２の記憶手段に格納されたマイクロプログラムを使用
する特定の命令を設け、該特定の命令を処理するとき、
前記第１のパイプライン処理ステージでデコードし、前
記第１の記憶手段のアドレスを生成し、前記第２のパイ
プライン処理ステージで前記第１の記憶手段に格納され
たマイクロプログラム制御により、前記第１のレジスタ
手段の値によって前記第２の記憶内へ分岐し、分岐先の
マイクロプログラム制御により、前記第１から第Ｎの複
数のレジスタ手段に格納された値を命令実行のパラメー
タとして前記特定命令の実行処理を行うようにしたもの
である。

【００７０】請求項５にかかるマイクロプロセッサは、
前記命令を可変長命令より構成し、前記特定の命令を前
記可変長命令の最小の命令長で表現するようにしたもの
である。

【００７１】

【作用】本発明のマイクロプロセッサでは、マイクロプ
ログラムの一部を読み出し書き込み可能な第２の記憶手
段に格納したため、マイクロプログラムの変更が即座に
可能である。また、特定の処理を行う命令を追加する場
合は、第２の記憶手段のマイクロプログラムのみを使用
する命令を使用し、この命令に特定のパラメータが必要
な場合は、命令実行ステージ内の汎用レジスタに前もっ
て値を設定することができる。

【００７２】さらに、この第２の記憶手段内のマイクロ
プログラムで処理される新たに設けた特定命令を、この
記憶手段内で、命令実行ステージ内の汎用レジスタの値
を使用して分岐させることにより、複数の命令を命令デ
コーダを変更せずに追加することが可能である。

【００７３】

【実施例】以下に本発明のマイクロプロセッサの一実施
例について説明する。

【００７４】本発明のマイクロプロセッサの命令、フォ
ーマットは、図１に示す従来例で説明したものと同様で
ある。

【００７５】本発明のマイクロプロセッサは、ＲＡＭで
構成されたマイクロプログラムメモリ内のマイクロアド
レスを生成する、つまりマイクロＲＡＭ領域をアクセス
するＩＸ命令（特定の命令）を持つ。この命令の命令長
は図１に示す基本命令フォーマットの命令基本部２バイ
トのみで記述され、アドレッシング拡張部は持たない。
この命令の動作の詳細は後で述べる。

【００７６】図２に本発明のマイクロプロセッサの機能
ブロック図を示す。本発明のマイクロプロセッサの内部
を機能的に大きく分けると、命令フェッチ部１１、命令
デコード部１２、ＰＣ計算部１３、オペランドアドレス
計算部１４、第１の記憶手段としてのマイクロＲＯＭ
と、第２の記憶手段としてのマイクロＲＡＭとから成る
マイクロメモリ部１５ａ、データ演算部１６、外部バス
インターフェイス部１７に分かれる。図２では、その他
にＣＰＵ外部にアドレスを出力するアドレス出力回路１
８とＣＰＵ外部とデータの入出力を行うデータ入出力回
路１９を他の機能ブロック部と分けて示した。

【００７７】図４に、本発明のマイクロメモリ関連ブロ
ックを詳細に示す。尚、特に記述しないマイクロプロセ
ッサの動作は前述した従来の動作と同じであり、マイク
ロメモリ部１５ａは従来のマイクロＲＯＭ部１５ａと同
様の処理を行なう。図４は、マイクロシーケンサ、マイ
クロＲＯＭとマイクロＲＡＭからなるマイクロメモリ
部、マイクロ命令デコーダおよび汎用レジスタ、ＡＬＵ
部を示している。図４は、図２に示す本発明のマイクロ
プロセッサのブロック図において、１５ａのマイクロメ
モリ部および１６のデータ演算部の一部に対応してい
る。また、図３のパイプライン構成図においては２６の
Ｒステージと２５のＥステージの一部に対応している。
マイクロシーケンサは例外、割り込み、トラップ処理等
の処理も行なうが、本特許に関連のある部分のみを図示
している。

【００７８】図４において、４１はＲコードのマイクロ
アドレスを格納するＲコードレジスタ、４２はＲコード
の命令実行に使用するパラメータ類を格納するＲコード
レジスタである。各Ｒコードレジスタは２段のキュー構
成になっている。４３はマイクロプログラムの分岐先ア
ドレスを格納するＵＮＡＲレジスタ、４４はマイクロプ
ログラムで１階層のサブルーチンコールを可能とするマ
イクロスタックポインタＵＳＴＲ、４５はマイクロメモ
リアドレスを格納し、インクリメント機能を有するマイ
クロアドレスポインタＵＭＡＲ、４６はマイクロＲＯ
Ｍ、４７はマイクロＲＡＭ、４８はマイクロ命令レジス
タＭＩＲ、４９はマイクロ命令とＲコードのパラメータ
をデコードし、主にＥステージ２５に対応するデータ演
算部１６内の演算器を制御するパイプライン処理単位Ｅ
コード３６を生成するマイクロデコーダＭＩＤＥＣであ
る。

【００７９】４０２は本マイクロプロセッサの備える汎
用レジスタ群であり、Ｒ０からＲ１５の１６本の汎用レ
ジスタからなる。汎用レジスタ群４０２はＡＬＵ４０５
の第１のソース入力レジスタ４０３と第２のソース入力
レジスタ４０４に接続されるＳ１ＢＳとＳ２ＢＳに値を
出力でき、ＡＬＵ４０５の出力レジスタ４０６に接続さ
れるＤ０ＢＳから値を入力できる。

【００８０】４０３はＳ１ＢＳから値を入力しＡＬＵの
第１の入力端子に出力する入力レジスタ、４０４はＳ２
ＢＳから値を入力しＡＬＵの第２の入力端子に出力する
入力レジスタ、４０５は２つの入力レジスタ４０３、４
０４の値を演算するＡＬＵ、４０６はＡＬＵ４０５の出
力をラッチしＤ０ＢＳに出力する出力レジスタである。

【００８１】また、４０１はＤ０ＢＳから値をロード
し、この値をマイクロアドレスとしてＵＡＢＳへ出力す
るＵＩＡＲレジスタである。

【００８２】次に、図４に示すマイクロメモリ関連ブロ
ックの動作について説明する。

【００８３】マイクロメモリ部１５ａには命令デコード
部１２内のデコーダからＲコード３４が引き渡される。
マイクロメモリ部１５ａは主にこのＲコード３４に受け
ることにより動作する。

【００８４】Ｒコード３４はＲコードレジスタ４１およ
び４２に格納される。４１にはマイクロメモリのアドレ
スが格納され、４２には命令の実行時に使用される各種
パラメータが格納される。４１と４２は２段のキュー構
成になっており、パイプライン処理単位をパイプライン
間で受け渡す際の緩衝作用を有する。Ｒコードレジスタ
４１に格納されたマイクロアドレスはマイクロアドレス
バスＵＡＢＳを経由してＵＭＡＲ４５に転送される。Ｕ
ＭＡＲ４５に格納されるマイクロアドレスは、マイクロ
ＲＯＭ４６とマイクロＲＡＭ４７を合わせた全空間をア
クセスする。ＵＭＡＲ４５のマイクロアドレスに従いマ
イクロメモリ、つまりマイクロＲＯＭ４６またはマイク
ロＲＡＭ４７がアクセスされ、出力されたマイクロ命令
がＭＩＲ４８にラッチされる。ＭＩＲ４８の出力はＲコ
ードレジスタ４２のパラメータと共にＭＩＤＥＣ４９に
入力され、ＭＩＤＥＣ４９の出力がＥコード３６として
Ｅステージ２５に引き渡される。Ｅコード３６はデータ
演算部１６のＥステージ２５の制御部およびデータ演算
部１６の演算器へ制御コードとして転送される。

【００８５】１つのＲコード３４によりマイクロプログ
ラムのステップが複数実行される場合は、ＵＭＡＲ４５
でインクリメントされたマイクロアドレスにより順次マ
イクロメモリ（マイクロＲＯＭ４６またはマイクロＲＡ
Ｍ４７）がアクセスされる。

【００８６】ＭＩＲ４８に格納されたマイクロ命令の一
部はマイクロプログラムの分岐先マイクロアドレスを含
んでおり、この分岐先アドレスはＵＮＡＲ４３に格納さ
れる。分岐の際にはこのマイクロアドレスがＵＡＢＳを
介してＵＭＡＲ４５に転送される。

【００８７】また、マイクロプログラムがサブルーチン
コールを必要とする場合は、戻り先マイクロアドレスが
ＵＳＴＲ４４に退避され、サブルーチンの最後でＵＳＴ
Ｒ４４内のマイクロアドレスをＵＡＢＳを介してＵＭＡ
Ｒ４５に転送され、元のマイクロプログラムシーケンス
に復帰する。

【００８８】次に、本発明の備えるＩＸ命令の処理につ
いて図４および図５に従って詳しく説明する。

【００８９】図５（ａ）において、４６はマイクロメモ
リ内のマイクロＲＯＭを示す。マイクロＲＯＭ４６には
本発明の従来例で示したマイクロプロセッサの持つ各種
の命令を処理するためのマイクロプログラムおよび例
外、割り込み、トラップ処理用などのマイクロルーチン
が格納されている。本マイクロＲＯＭ４６には０からＮ
−１のアドレスが付与されている。４７はマイクロメモ
リ内のマイクロＲＡＭを示す。マイクロＲＡＭの内容
は、書き換え可能である。ここではその方法について議
論しない。マイクロＲＡＭ４７には、ＮからＮ＋Ｍを含
みＮ＋Ｍより大きなアドレスまでが付与されている。主
にＩＸ命令の処理ルーチンが格納される。図５（ｂ）に
おいて、４０２は本発明のマイクロプロセッサが備える
汎用レジスタ群を示し、４０２内のＲ０には値ＮがＲ１
には値Ｍが格納されている。

【００９０】まず、Ｒステージ２６（マイクロメモリ部
１５ａ）に処理が移されるまでの動作について説明す
る。

【００９１】図２においてＩＸ命令は命令フェッチ部１
１にフェッチされ命令デコード部１２でデコードされ、
マイクロメモリ部１５ａに入力される。図３に示すパイ
プライン処理図においては、ＩＦステージ２１からＩＸ
命令の命令コードがＤステージ２２に転送されデコード
されてＩＸ命令であることが判明する。次のＡステージ
２３ではデコーダ２によりＩＸ命令を処理するマイクロ
メモリのエントリアドレスが生成される。ＩＸ命令にお
いてパイプライン処理単位のＡコード３３とＦコード３
５は意味を持たない。またＲコード３４においても、マ
イクロエントリ情報のみ意味を持ち、パラメータ類は意
味を持たない。つまり不要である。

【００９２】次に、Ｒステージ２６（マイクロメモリ部
１５ａ）以後の動作について説明する。

【００９３】Ｒコードレジスタ４１にＩＸ命令のＲコー
ドが入力されると、ＵＡＢＳを介してＵＭＡＲ４５に転
送される。ここでＩＸ命令のマイクロアドレスはＮつま
りマイクロＲＡＭ４７のアドレス領域の先頭を指し示
す。マイクロプログラムはＮから順次インクリメントさ
れ、実行される。マイクロアドレスＮ以下のマイクロプ
ログラムには、汎用レジスタ群４０２内のＲ０とＲ１の
各レジスタの値をＳ１ＢＳおよびＳ２ＢＳに出力し、入
力レジスタ４０３、４０４に格納し、ＡＬＵ４０５にお
いて加算を実行し、加算結果であるＮ＋Ｍを出力レジス
タ４０６を介してＤ０ＢＳに出力し、さらにＵＩＡＲ４
０１に格納する手順が記述されている。

【００９４】次に、ＵＮＡＲ４３を用いてマイクロプロ
グラムが分岐する場合と同様に、ＵＩＡＲ４０１の内容
がＵＡＢＳを介してＵＭＡＲ４５にロードされ、制御は
マイクロＲＡＭ４７内のマイクロアドレスＮ＋Ｍが指し
示すマイクロエントリに移る。

【００９５】マイクロアドレスＮ＋Ｍ以下にはこのＩＸ
命令の実際の処理内容が記述されており、これらのマイ
クロプログラムを順次実行することで、ＩＸ命令の実行
が完了する。

【００９６】その後、次のＲコードレジスタ４１に格納
されたＲコードの示すマイクロアドレスに制御が移され
る。

【００９７】上記実施例では、Ｒコード３４で指定され
るＩＸ命令のマイクロメモリアドレスは、マイクロメモ
リ内のマイクロＲＡＭ４７の先頭アドレスとしたが、マ
イクロＲＡＭ４７内のアドレスであればよい。

【００９８】上記実施例では、Ｒコード３４で指定され
るＩＸ命令のマイクロメモリアドレスは、マイクロメモ
リ内のマイクロＲＡＭ４７の先頭アドレスであったが、
これがマイクロメモリ内のマイクロＲＯＭ４６領域にあ
り、所定の手続きの後、マイクロＲＡＭ４７内に分岐し
て、実際の処理内容の実行を行っても、本発明の所期の
目的を達成し得ることはいうまでもない。すなわち、Ｉ
Ｘ命令を処理するとき、Ｄステージでデコードして、マ
イクロＲＯＭ４６のアドレスを生成し、このマイクロＲ
ＯＭに格納されたマイクロプログラム制御により、特定
の汎用レジスタの値によってマイクロＲＡＭ４７レジス
タに格納された値を命令実行のパラメータとしてＩＸ命
令の実行処理を行うようにしてもよい。

【００９９】上記実施例において、従来の命令を格納す
るマイクロメモリはマイクロＲＯＭであったが、これが
マイクロＲＡＭであっても差し支えない。

【０１００】上記実施例において、本発明のＩＸ命令の
実際の処理内容を格納するマイクロメモリはマイクロＲ
ＡＭであったが、これがＥＰＲＯＭで構成されていても
同様の効果を奏する。

【０１０１】上記実施例において、本発明のＩＸ命令の
実際の処理内容を実行する前に、汎用レジスタ群４０２
の特定の汎用レジスタ内の値を用いてマイクロプログラ
ム内を分岐させたが、分岐せず直接実際の処理を行って
もよい。

【０１０２】上記実施例において、本発明のＩＸ命令の
実際の処理内容を実行する前に、汎用レジスタ群４０２
の特定の汎用レジスタＲ０、Ｒ１の値を用いてマイクロ
プログラム内を分岐させたが、これ以外の汎用レジスタ
の値を用いても同様の効果を奏する。また、Ｒ０、Ｒ１
に格納していた値を専用のレジスタを設けて保持させて
も差し支えない。

【０１０３】

【発明の効果】本発明のマイクロプロセッサでは、上記
のように、従来のマイクロプログラムの格納を行ってい
た読み出し専用記憶手段の他に、マイクロプログラムの
一部を格納する読み出し書き込み可能な第２の記憶手段
を設けたため、マイクロプログラムの変更が可能になる
と共に、作成したマイクロプログラムの有効性が即座に
評価可能となる。

【０１０４】また、このマイクロプログラムを格納する
第２の記憶手段のアドレスのみをＡステージにデコーダ
で生成する命令を備えたため、この命令のＥステージで
の処理を柔軟に定義可能となった。この場合、この命令
で使用するパラメータを、Ｅステージ内の汎用レジスタ
に前もって格納しておくため、Ｅステージ以前のパイプ
ライン処理ステージで、この命令の使用するパラメータ
やオペランドであるパイプライン処理単位の受け渡しが
不要となる。従って、この命令の命令長を最小の２バイ
トとすることができる。

【０１０５】さらに、この第２の記憶手段内でこの命令
を処理する際に、Ｅステージ内の汎用レジスタの内容を
使用して分岐処理することにより、同一の命令コードで
も複数の命令を定義することができ、Ｄステージ内の各
種の命令デコーダを変更する必要がない。

【図面の簡単な説明】

【図１】本発明および従来のマイクロプロセッサの基本
命令フォーマットを示す図である。

【図２】本発明のマイクロプロセッサのブロック図であ
る。

【図３】本発明および従来のマイクロプロセッサのパイ
プラインステージ概要図である。

【図４】本発明のマイクロプロセッサのマイクロプログ
ラム部とデータ演算部の本発明に特に関係する部分のブ
ロック図である。

【図５】本発明のマイクロプロセッサのマイクロプログ
ラム部の本発明に関係する部分を詳細に示した図であ
る。

【図６】従来のマイクロプロセッサのブロック図であ
る。

【図７】従来のマイクロプロセッサのマイクロプログラ
ム部の関係する部分を詳細に示した図である。

【符号の説明】

１１命令フェッチ部１２命令デコード部１３ＰＣ計算部１４オペランドアドレス計算部１５ａマイクロメモリ部１６データ演算部１７外部バスインターフェイス部１８アドレス出力回路１９データ入出力回路２１ＩＦステージ２２Ｄステージ（第１のパイプライン処理ステージ）２３Ａステージ２４Ｆステージ（第２のパイプライン処理ステージ）２５Ｅステージ（第３のパイプライン処理ステージ）３１命令コード３２Ｄコード３３Ａコード３４Ｒコード３５Ｆコード３６Ｅコード３７Ｓコード４１Ｒコードレジスタ（マイクロアドレス）４２Ｒコードレジスタ（パラメータ）４３マイクロ分岐アドレスレジスタ４４マイクロスタック４５マイクロアドレスレジスタ４６マイクロＲＯＭ（第１の記憶手段）４７マイクロＲＡＭ（第２の記憶手段）４８マイクロ命令レジスタ４９マイクロ命令デコーダ４０１ＩＸ命令用分岐アドレスレジスタ４０２汎用レジスタ群（レジスタ手段）４０３ＡＬＵ入力レジスタ４０４ＡＬＵ入力レジスタ４０５ＡＬＵ４０６ＡＬＵ出力レジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年６月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００６６

【補正方法】変更

【補正内容】

【００６６】

【課題を解決するための手段】本発明の請求項１にかか
るマイクロプロセッサでは、従来マイクロプログラムの
格納を行っていた読み出し専用の第１の記憶手段の他
に、マイクロプログラムの一部を格納する読み出し書き
込み可能な第２の記憶手段を設けると共に、この第２の
記憶手段のマイクロプログラムのみを使用する特定の命
令を設け、該特定の命令を処理するとき、命令デコード
を行う第１のパイプライン処理ステージでデコードし
て、前記マイクロプログラムの一部を格納する第２の記
憶手段のアドレスを生成し、マイクロプログラムの読出
しを行う第２のパイプライン処理ステージで前記第２の
記憶手段に格納されたマイクロプログラム制御により、
命令実行を行う第３のパイプライン処理ステージの演算
手段を動作させるようにしたものである。

Claims

【特許請求の範囲】

【請求項１】少なくとも、命令のデコードを行う第１
のパイプライン処理ステージと、マイクロプログラムの
読み出しを行う第２のパイプライン処理ステージと、命
令の実行を行う第３のパイプライン処理ステージとを含
む複数のパイプライン処理ステージにより命令を処理す
るパイプライン処理機構と、前記マイクロプログラムを
格納する記憶手段とを備えたマイクロプロセッサにおい
て、前記マイクロプログラムを第１の記憶手段と、読み
出し書き込み可能な第２の記憶手段とに格納し、この第
２の記憶手段に格納されたマイクロプログラムを使用す
る特定の命令を設け、該特定の命令を処理するとき、前
記第１のパイプライン処理ステージでデコードして、前
記第２の記憶手段のアドレスを生成し、前記第２のパイ
プライン処理ステージで前記第２の記憶手段に格納され
たマイクロプログラム制御により、前記第３のパイプラ
イン処理ステージの演算手段を動作させることを特徴と
するマイクロプロセッサ。
【請求項２】前記第３のパイプライン処理ステージに
第１から第Ｎまでの複数のレジスタ手段を備え、前記第
２の記憶手段に格納されたマイクロプログラムが、前記
第１から第Ｎの複数のレジスタ手段に格納された値をパ
ラメータとして前記特定命令の実行処理を行うことを特
徴とする請求項第１項記載のマイクロプロセッサ。
【請求項３】前記第３のパイプライン処理ステージに
第１から第Ｎまでの複数のレジスタ手段を備え、前記第
２の記憶手段に格納されたマイクロプログラムが、前記
第１のレジスタ手段の値によって前記第２の記憶手段内
で分岐し、分岐先のマイクロプログラム制御により、前
記第１から第Ｎの複数のレジスタ手段に格納された値を
命令実行のパラメータとして前記特定命令の実行処理を
行うことを特徴とする請求項第１項記載のマイクロプロ
セッサ。
【請求項４】少なくとも、命令のデコードを行う第１
のパイプライン処理ステージと、マイクロプログラムの
読み出しを行う第２のパイプライン処理ステージと、命
令の実行を行う第３のパイプライン処理ステージとを含
む複数のパイプライン処理ステージにより命令を処理す
るパイプライン処理機構と、前記マイクロプログラムを
格納する記憶手段とを備えたマイクロプロセッサにおい
て、前記マイクロプログラムを第１の記憶手段と、読み
出し書き込み可能な第２の記憶手段に格納するととも
に、前記第３のパイプライン処理ステージに第１から第
Ｎまでの複数のレジスタ手段を備え、かつ前記第２の記
憶手段に格納されたマイクロプログラムを使用する特定
の命令を設け、該特定の命令を処理するとき、前記第１
のパイプライン処理ステージでデコードして、前記第１
の記憶手段のアドレスを生成し、前記第２のパイプライ
ン処理ステージで前記第１の記憶手段に格納されたマイ
クロプログラム制御により、前記第１のレジスタ手段の
値によって前記第２の記憶内へ分岐し、分岐先のマイク
ロプログラム制御により、前記第１から第Ｎの複数のレ
ジスタ手段に格納された値を命令実行のパラメータとし
て前記特定命令の実行処理を行うようにしたことを特徴
とするマイクロプロセッサ。
【請求項５】前記命令を可変長命令より構成し、前記
特定の命令を前記可変長命令の最小の命令長で表現する
ようにしたことを特徴とする請求項第１項または第４項
記載のマイクロプロセッサ。