JP2001513874A

JP2001513874A - Ｊｔａｇを用いたｉ／ｏトグル試験方法

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Publication number: JP2001513874A
Application number: JP52797397A
Authority: JP
Inventors: モート，エル．，ランドル，ジュニア．
Original assignee: サムスンエレクトロニクスカンパニー，リミテッド
Priority date: 1996-02-06
Filing date: 1996-09-26
Publication date: 2001-09-04
Anticipated expiration: 2016-09-26
Also published as: WO1997029382A1; DE69623334D1; RU2163023C2; JP3612336B2; DE69623334T2; KR19990072031A; KR100265138B1; IL124556A; CN1091880C; EP0880708A1; US5648973A; AU7367196A; IL124556A0; EP0880708B1; TW305027B; EP0880708A4; CN1211323A

Abstract

(57)【要約】ＩＣテスター（１００）からのデータをＩＣのＪＴＡＧ境界スキャンシフトレジスタ（２０５）中へ並列ロードして、並列ロードされたデータが交番する高および低のデータビットであるように、ＡＳＩＣ製造業者の出力トグル試験要求を満たすための、ＩＣチップ（１１０）の出力ピンをトグルするための方法。交番するデータビットの試験パターンは、次にＪＴＡＧデータラッチレジスタ（２２０）へロードされ、ＩＣチップ（１１０）の出力ピン上へ駆動される。試験パターンは次に、ＩＣのＪＴＡＧシフトレジスタ（２０５）中で１ビットだけシフトされて、次のクロックサイクルでＪＴＡＧラッチレジスタ（２２０）中へ並列ロードされる。このようにして、外部試験回路によって出力ピン上へ駆動された試験パターンの補数がＩＣチップ（１１０）から駆動出力される。このプロセスをもう一度繰り返して、ＩＣチップ（１１０）上の出力ピンの各々に対して交番する遷移が提供される。

Description

【発明の詳細な説明】ＪＴＡＧを用いたＩ／Ｏトグル試験方法発明の背景発明の分野本発明はＡＳＩＣ製造業者の出力トグル試験要求をそのＡＳＩＣ固有の主要機能性に依存しない効率的な標準化手法によって満たす方法に関する。関連技術の説明例えば、集積回路（ＩＣ）チップ内に組み込まれた複雑な集積回路を試験するための良く知られた方法はここに参考のために引用する国際共同試験活動グループ（ＪＴＡＧ）によって策定されたＩＥＥＥ１１４９．１境界スキャン標準である。この標準の１つの例には、シフトレジスタ要素のデイジーチェーンで集積回路部品の周辺を取り囲む経路を構成することによってシリアルな境界スキャン試験を行うための部品（例えば、集積回路）設計法が含まれる。ＪＴＡＧを用いたシリアル試験の一般的概念は、複数個の集積回路部品の中を通るようにシリアルデータをシフトさせて、そこにある回路を駆動するか、あるいはその回路から予め定義されている出力信号を発生させるものである。その後で、それら集積回路部品によって発せられたデータ、またはそれら集積回路部品の入力に受信されたデータをそれら集積回路部品からＪＴＡＧマスター試験回路へシフトさせる。もしもマスター試験回路へ戻ってきたそのデータストリームが期待されたものでなければ、その回路中での誤動作が試験回路によって検出されたことになる。ソフトウエアの制御下でデータストリーム中の逸脱を注意深く解析することによって回路中でのすべての誤動作が分別できよう。ほとんどの特定用途向け集積回路（ＡＳＩＣ）供給業者は、試験すべきＩＣのすべての出力ピン（すなわち、出力専用ピンのほかに双方向的（Ｉ／Ｏ）ピン）を最初の数百個の試験ベクトル内でトグルさせることをＩＣの製造試験の一部として要求している。このように、ＩＣ試験回路は、各出力ピンにおいて、高電圧から低電圧への遷移とともに、低電圧から高電圧への遷移を観測しなければならない。これは出力の各々が正しく動作しており、状態から状態への遷移を行うことができることを保証するためである。しかし、試験されるＩＣの多くはトグルすべき出力ピンを通常制御している複雑な状態機械回路を含むことができるため、最初の数百個の試験ベクトル内で各各の出力ピンすべてをトグルさせるのに適切な試験ベクトルを生成させることを保証するためには複雑な解析が必要とされよう。標準的なＪＴＡＧを用いて出力をトグルすることは多量のピン数のＩＣに関しては時間効率が悪い。それは毎回ＪＴＡＧインターフェースを介して新しいベクトルをシリアルにロードしなければならないからである。ＡＳＩＣあるいは同様なＩＣの出力を、そのＩＣ内の特定の回路に依存せずにトグルさせる標準的な方法を提供することが望ましい。このように、ＩＣ上の出力ピンの各々がトグルすることを保証するための簡便でエレガントな方法に対する需要が存在する。発明の概要ＩＣ上の試験すべき出力ピンの各々を迅速かつ効率的にトグルさせるための１つの方法は、そのＩＣに対して新しいＪＴＡＧ“トグル試験”命令を加え、すベての出力専用ピンを双方向性のものに変更することを要求する。本方法は、ＪＴＡＧインターフェースを介してそのＩＣに新しい“トグル試験”命令を送ること；そのＩＣのＩ／Ｏピンを高インピーダンス状態に置くこと；ＩＣテスターから高および低ビットの交番するパターンをＩＣの入力ピンを介してそのＩＣのＪＴＡＧ境界スキャンシフトレジスタ要素の各々へ並列にローディングすること；ＩＣ試験回路のＪＴＡＧ制御およびデータ信号以外のＩ／Ｏピンを高インピーダンス状態に置くこと；ＩＣのＩ／Ｏピンの出力を、交番する試験パターンでイネーブルすること；そのＩＣによって出力される交番する試験パターンをＩＣのＢＳＲ（境界スキャンレジスタ）中へ再捕獲すること；ＢＳＲ中で前記交番する試験パターンを１ビット位置だけシフトさせること；この新しい試験パターンで以ってデータレジスタ（ＤＲ）を更新して、すべての出力に第１回のトグルをさせること；ＩＣによって出力されるこの新しい（シフトされた）交番する試験パターンをＩＣのＢＳＲ中へ再捕獲すること：その試験パターンを１ビット位置だけシフトさせること；そして最後に、第３の交番する試験パターンで以ってＤＲを更新して、すべての出力に第２回目のトグルをさせること、の工程を含んでいる。このようにすれば、各出力は高から低への遷移および低から高への遷移をするようになる。図面の簡単な説明図１ＡはＩＣテスターを用いて試験されるＩＣチップの鳥瞰図である。図１Ｂは図１ＡのＩＣテスターとＩＣとの接続の模式的ブロック図である。図２は図１のＩＣチップ内の内部ＪＴＡＧ境界スキャン試験回路の一部分を示す模式的ブロック図である。図３はＪＴＡＧ境界スキャン試験回路を制御するために使用されるＪＴＡＧＴＡＰコントローラ回路の動作を示す状態図である。図４は本発明に従って、図１および２のＩＣチップ上のＩ／Ｏピンのすべてが数個の試験ベクトル内にトグルされることを保証するために使用される一般的な方法を示すフロー図である。発明の詳細な説明図１ＡはＩＣテスター１００を用いて試験される集積回路（ＩＣ）チップ１１０の鳥瞰図である。ＩＣチップ１１０は試験用ソケット１２０に挿入されている。図１Ａに示されるように、ＩＣチップ１１０は試験の前にパッケージングされている。しかし、当業者であれば理解されるように、ＩＣ１１０はパッケージングの前に、製造中のウエハ上で試験することも可能である。図１Ｂは１Ｃテスター１００へつながれたＩＣチップ１１０の非常に簡略化した模式的ブロック図である。図１Ｂに表されるように、ＩＣテスター１００はＩＣ１１０内の例えば、ＰＣＩインターフェース１２８、プロセッサインターフェース１３８、およびメモリインターフェース１４８へつながれる。ＪＴＡＧライン１５０（クロック、シリアルデータ入力、シリアルデータ出力、およびモード選択信号ラインを含む）もまた、ＩＣ１１０をＩＣテスター１００へつないでいる。ＰＣＩインターフェース１２８、プロセッサインターフェース１３８、およびメモリインターフェース１４８は、ＩＣ１１０のＩ／Ｏピンを試験するためのＪＴＡＧＢＳＲ（図１Ｂには示されていない）を含んでいる。動作時には、ＩＣテスター１００は予め定義された試験ベクトルを、試験すベきＩＣ中へロードして、そのＩＣの出力を期待される結果と比較することによって、当業者には良く知られたように、そのＩＣ１１０が正しく動作しているかどうかを決定する。もしもＩＣ１１０が正しく動作していなければそのＩＣ１１０は欠陥品として同定される。上で簡単に説明したように、ほとんどのＡＳＩＣ供給業者はすべての出力ピンを数百個の試験ベクトル内でトグルさせることを要求する。すなわち、ＩＣチップ１１０の試験の間に、そのＩＣチップ１１０上のすべてのＩ／Ｏ接続がトグルされることを保証しなければならない。すべてのＩ／Ｏ接続がトグルできるかどうかを可能な限り迅速に決定できることは特に有利である。これは、もしもＩ／Ｏ接続の１つがトグルしなければ、そのチップは欠陥品として直ちにマークでき、そのＩＣ１１０をそれ以上試験する必要がなくなるからである。このように、もしもＩ／Ｏ接続のトグル試験を数個の試験クロックサイクル内で実行できれば、貴重な試験時間が節約できる。図２は図１のＩＣチップ１１０の内部にあるＪＴＡＧＢＳＲ試験回路を示す模式的ブロック図である。当業者には理解されようが、図２に示されるＪＴＡＧ試験回路２００の部分は分かり易くするために簡略化されており、例えば通常はＪＴＡＧ境界スキャン回路に付随して、ＩＣがＪＴＡＧ制御下にない時にＩＣが正常に動作することを許容するＩＣコア論理出力マルチプレクサ回路および出力制御回路は含んでいない。図２に示されるように、複数のデータシフトレジスタ要素２０５（例えばＤフリップフロップ）が複数個のマルチプレクサ２０４を介して直列につながって、これらのシフトレジスタ要素２０５の各々の中に記憶されているデータビットはクロックパルスの供給により次のシフトレジスタ要素へシフトされるようになっている。データは、更新トリガーパルスの供給によってシフトレジスタ要素２０５の出力から複数のラッチデータレジスタ要素２２０の出力へラッチされることによって、このシフトレジスタの内容全体がラッチデータレジスタ２２０中へ並列にロードされるようになっている。出力イネーブル信号が活動的な場合には、出力バッファ２３０がラッチデータレジスタ要素２２０の出力にある信号を複数のＩ／Ｏピン２４０へ通過させることによって、ラッチデータレジスタ２２０中のデータを用いてＩ／Ｏピン２４０上へ出力を駆動するようになっている。イネーブル信号がアサートされる時は、複数の入力バッファ２５０が、Ｉ／Ｏピン２４０へ与えられる信号をマルチプレクサ２０４を介してシフトレジスタ要素２０５中へロードさせる。ここで注意すべきことは、入力バッファ２５０がまた、Ｉ／Ｏピン２４０とＩＣチップ中のその他の回路との間に接続をも提供していることである。しかし、本発明の説明を分かり易いものとするために、それらの接続は図２には示していない。特定の好適実施例において、ＪＴＡＧ境界スキャン試験レジスタ中には本発明の方法を容易なものとする目的で特殊な回路が設けられている。特に、出力イネーブルビットを記憶させるために用いられるシフトレジスタ要素２０５の各々は境界スキャンシフトレジスタの一端で一緒にグループ化されており、出力イネーブルビットを記憶させるために用いられるシフトレジスタ要素２０５と、Ｉ／Ｏピン２４０上へ出力すべきビットを記憶させるために用いられるシフトレジスタ要素２０５との間にマルチプレクサ回路２６０が位置している。マルチプレクサ２６０が第１の選択モードにある時は、マルチプレクサ２６０は単に出力イネーブルシフトレジスタ要素２０５と他のシフトレジスタ要素２０５とを通常のように接続して、試験ベクトルビットが妨害なしに境界スキャンシフトレジスタ中を通ってシフトされるようにする。マルチプレクサ２６０が第２の選択モード（すなわち、トグル試験モード）にある時には、各シフトレジスタ要素２０５の反転出力がマルチプレクサ２６０および２０４を介してそれぞれの対応する入力へつながれる。後で詳細に議論するように、この構成によって、ＪＴＡＧ試験回路がトグル試験モードにある時には、マルチプレクサ２６０後の最初のシフトレジスタ要素２０５中へシフトされるデータビットはその最初のシフトレジスタ要素２０５からシフト出力されるビットの補数（すなわち、逆の数）であることが保証される。シフトレジスタ、要素２０５、ラッチレジスタ要素２２０、およびマルチプレクサ２６０および２０４は、ＪＴＡＧＴＡＰコントローラ状態機械によって、一般に参照符号２８０で示される命令レジスタおよび付随回路と一緒に制御される。もちろん、当業者には理解されるように、命令レジスタは境界スキャン試験回路を制御するために使用される別々になったロード可能なシフトおよびラッチレジスタを含んでいる。命令レジスタは、主として本発明のこの特徴を説明する便宜上、制御回路２８０と一緒に含まれている。コントローラ２８０は、ライン２８５上の試験データ入力（ＴＤＩ）信号、ＴＣＫライン２８７上の試験クロック信号（ＴＣＫ）、およびライン２８９を介した試験モード選択（ＴＭＳ）信号を介して命令ビットを受信する。図３は、ライン２８９、２８７上に供給されるＴＭＳおよびＴＣＫ制御信号に応答するＴＡＰコントローラ２８０の動作を示す状態図である。ＴＡＰコントローラ状態機械２８０は試験論理リセット状態３４２から始動してＴＭＳ＝１の間はその状態に留まる。もしもＴＭＳ＝０になれば、アイドル状態３００に入る。アイドル状態はスキャン動作間のコントローラ状態を構成する。一旦入ると、ＴＡＰコントローラ２８０はＴＭＳ信号が低レベルに保持されている限り、アイドル状態３００に留まるであろう。アイドル状態３００では、選ばれた試験論理中の活動は、当業者には良く知られたように、特定のＪＴＡＧ命令が存在する時にのみ発生する。アイドルのＴＡＰコントローラ状態３００において関数を実行させることのない、命令レジスタ２８０にロードされた命令に関しては、現在の命令によって選ばれたすべての試験データレジスタがそれらの以前の状態に保持されるはずである。ＴＭＳ信号が高で、立ち上がり端がＴＣＫ信号に対して供給される時には、ＴＡＰコントローラ２８０は選択データレジスタスキャン状態３０５へ移動する。選択データレジスタスキャン状態３０５は一時的なコントローラ状態であって、そこにおいて現在の命令によって選ばれるすべての試験データレジスタはそれらの以前の状態に留まる。立ち上がり端がＴＣＫ信号に対して供給される間に、もしもＴＭＳ信号が低に保持されれば、ＴＡＰコントローラ２８０は捕獲データレジスタ状態３１５へ移行し、他方もしもＴＭＳ信号が高に保持され、立ち上がり端がＴＣＫ信号に対して供給されれば、ＴＡＰコントローラ状態機械２８０は選択命令レジスタスキャン状態３１０へ移行する。もしもＴＡＰコントローラ状態機械２８０が捕獲データレジスタ状態３１５へ移行すれば、この状態において、入力バッファ２５０からのデータはＴＣＫ信号上の立ち上がり端でシフトデータレジスタ２０５中へ並列ロードされよう。さらに、命令レジスタ２８０中に記憶されているビットは、ＴＡＰコントローラ状態機械２８０が捕獲データレジスタ状態３１５にある間は不変のままである。ＴＭＳが低に保持され、立ち上がり端がＴＣＫ信号に対して供給される間にＴＡＰコントローラ２８０が捕獲データレジスタ状態３１５にある時は、コントローラはシフトデータレジスタ状態３２０へ入る。しかし、立ち上がり端がＴＣＫ信号に対して供給されている間にもしもＴＭＳ信号が高に保持されれば、その時はＴＡＰコントローラ状態機械２８０は捕獲データレジスタ状態３１５から出口データレジスタ状態３２５へ直接移行する。シフトデータレジスタ状態３２０中では、データはデータシフトレジスタ２０５中へライン２８５に沿ってシフトされる。ＴＭＳ信号が低に保持されている間にＴＣＫ信号の各々の立ち上がり端の供給によって、付加的なデータビットがライン２８５上をデータシフトレジスタ２０５中へシフトされる。ＴＡＰコントローラ２８０はＴＭＳ信号が低に保持されている限り、シフトデータレジスタ状態３２０にあり続ける。こうして、ＴＭＳ信号が状態３２０において低に保持されている間に、予め指定された試験ベクトルをシフトレジスタ２０５中へロードするために必要なだけのデータビットがレジスタ２０５中へシフトされる。ＴＡＰコントローラ２８０がシフトデータレジスタ状態３２０にあって、ＴＭＳ信号が高に保持されている間に立ち上がり端がＴＣＫ信号に対して供給されると、ＴＡＰコントローラ状態機械２８０は出口データレジスタ状態３２５へ入る。出口データレジスタ状態３２５は一時的なコントローラ状態である。もしもＴＭＳ信号が高に保持されれば、ＴＣＫ信号に対して供給される立ち上がり端はＴＡＰコントローラ２８０を更新データレジスタ状態３４０へ入らせ、またもしもＴＣＫ信号に対して立ち上がり端が供給される間にＴＭＳ信号が低に保持されればＴＡＰコントローラ２８０は休止データレジスタ状態３３０に入る。休止データレジスタ状態３３０は試験データレジスタ２０５のシフト動作を一時的に停止させる。ＴＡＰコントローラ２８０はＴＭＳ信号が低に保持されている間は休止データレジスタ状態３３０に留まる。ＴＭＳ信号が高に保持され、立ち上がり端がＴＣＫ信号に対して供給されれば、ＴＡＰコントローラ状態機械２８０はこれもまた一時的なコントローラ状態である第２の出口データレジスタ状態３３５に入る。ＴＭＳ信号が低に保持されている間にもしも立ち上がり端がＴＣＫ信号に対して供給されれば、ＴＡＰコントローラ状態機械２８０はシフトデータレジスタ状態３２０へ戻る。しかし、もしも立ち上がり端がＴＣＫ信号に対して供給されている間にＴＭＳ信号が高に保持されれば、ＴＡＰコントローラ状態機械２８０は第２の出口データレジスタ状態３３５から更新データレジスタ状態３４０へ移行する。図２に示されるように、シフトデータレジスタ２０５はラッチ並列出力２２０へつながって、データレジスタ２０５中のデータへの変化を防止しており、他方、データは命令レジスタ２８０に関する特定の命令に応答して付随するシフトレジスタ経路２０５中へシフトされる。こうして、更新データレジスタ状態３４０では、データはＴＣＫ信号の立ち下がり端において、シフトレジスタ２０５からシフトレジスタ２２０の並列出力へラッチされる。このようにして、このデータはラッチデータレジスタ２２０中に記憶されるので、レジスタ２２０中のデータは、自己試験の実行が要求される（例えば、特別な設計によるＪＴＡＧ命令に応答したアイドル状態の間）場合の操作以外では更新データレジスタ状態の他で変更されることはない。状態３０５−３３５の各々でのように、命令シフトレジスタ２８０および命令ラッチレジスタ２８０中に記憶された命令は、ＴＡＰコントローラ２８０が更新データレジスタ状態３４０にある間は変化しない。ＴＡＰコントローラが更新データレジスタ状態にあって、立ち上がり端がＴＣＫ信号に対して供給される時は、ＴＡＰコントローラ２８０はＴＭＳ信号が高に保持されている時は選択データレジスタスキャン状態３０５へ入るか、あるいはＴＭＳ信号が低に保持されている時はアイドル状態３００に入る。ＴＡＰコントローラ状態機械２８０が選択データレジスタ状態３０５にある時に、もしもＴＭＳ信号が高に保持され、立ち上がり端がＴＣＫ信号に対して供給されれば、ＴＡＰコントローラ状態機械２８０は選択命令レジスタスキャン状態３１０へ移行する。もしもＴＡＰコントローラ状態機械２８０が捕獲命令レジスタ状態３４５へ移行すれば、その時は、この状態において、ＴＣＫ信号の立ち上がり端において、シフト命令レジスタ２８０から命令レジスタ２８０中へ命令が並列ロードされよう。更に、ＴＡＰコントローラ状態機械２８０が捕獲命令レジスタ状態３４５にある間は、データレジスタ２０５、２２０中に記憶されているビットは不変のままである。ＴＭＳ信号が低に保持されて、立ち上がり端がＴＣＫ信号に対して供給される時にＴＡＰコントローラ２８０が捕獲命令レジスタ状態３４５にあれば、このコントローラはシフト命令レジスタ状態３５０へ入る。しかし、立ち上がり端がＴＣＫ信号に対して供給される間にＴＭＳ信号が高に保持されれば、ＴＡＰコントローラ状態機械２８０は捕獲命令レジスタ状態３４５から出口命令レジスタ状態３５５へ直接移行する。シフト命令レジスタ状態３５０において、命令はライン２８５に沿って命令シフトレジスタ２８０中へシフトされる。ＴＭＳ信号が低に保持されている間にＴＣＫ信号に対して立ち上がり端が供給される度に、ライン２８５上を命令シフトレジスタ２８０中へ命令の付加的なビットがシフトされる。ＴＡＰコントローラ２８０はＴＭＳ信号が低に保持されている限り、シフト命令レジスタ状態３５０にあり続ける。このように、状態３５０においてＴＭＳ信号が低に保持されている間は、命令シフトレジスタ２８０中へ予め指定された命令ベクトルをロードするために必要なだけの命令ビットがシフトされる。ＴＭＳ信号が高に保持されている間にＴＣＫ信号に対して立ち上がり端が供給され、ＴＡＰコントローラ２８０がシフト命令レジスタ状態３５０にある時には、ＴＡＰコントローラ状態機械２８０は出口命令レジスタ状態３５５に入る。出口命令レジスタ状態３５５は一時的なコントローラ状態である。もしもＴＭＳ信号が高に保持されていればＴＣＫ信号に対して供給される立ち上がり端はＴＡＰコントローラ２８０を更新命令レジスタ状態３７０に入れるようにし、他方もしもＴＣＫ信号に対して立ち上がり端が供給される間にＴＭＳ信号が低に保持されていれば、ＴＡＰコントローラ２８０は休止命令レジスタ状態３６０に入る。休止命令レジスタ状態３６０は試験命令レジスタ２８０のシフトを一時的に停止させる。ＴＡＰコントローラ２８０はＴＭＳ信号が低に保持されている間は休止命令レジスタ状態３６０に留まる。ＴＭＳ信号が高に保持され、ＴＣＫ信号に対して立ち上がり端が供給される時は、ＴＡＰコントローラ状態機械２８０はこれも一時的なコントローラ状態である第２の出口命令レジスタ状態３６５に入る。ＴＭＳ信号が低に保持されている間に立ち上がり端がＴＣＫ信号に対して供給されれば、ＴＡＰコントローラ状態機械２８０はシフト命令レジスタ状態３５０へ戻る。しかし、もしもＴＣＫ信号に対して立ち上がり端が供給される間にＴＭＳ信号が高に保持されれば、ＴＡＰコントローラ状態機械２８０は第２の出口命令レジスタ状態３６５から更新命令レジスタ状態３７０へ移行する。シフト命令レジスタ２８０は、命令ビットが命令シフトレジスタ中へシフトされる間に命令レジスタ２８０中の命令へ変化するのを阻止するためのラッチされた並列出力を含んでいる。命令レジスタラッチ２８０は更新ＩＲ状態３７０にある間にのみ更新される。ＴＡＰコントローラ２８０が更新命令レジスタ状態３７０にあって、ＴＣＫ信号に対して立ち上がり端が供給される時には、ＴＡＰコントローラ２８０はＴＭＳ信号が高に保持されていれば選択レジスタスキャン状態３０５に入り、ＴＭＳ信号が低に保持されていればアイドル状態３００に入る。もしも選択命令レジスタ状態３１０でＴＣＫ信号に対して立ち上がり端が供給される間にＴＭＳ信号が高に保持されていれば、ＴＡＰコントローラ２８０は試験論理リセット状態３４２に入る。ＴＡＰコントローラ状態機械２８０が試験論理リセット状態３４２に入る時は、試験論理は禁止されるためオンチップのシステム論理の通常動作が妨害されることなく続けられる。図４はＩＣチップの出力ピンの迅速かつ効率的なトグル動作のための本発明の方法を示すフロー図である。開始ブロック４００に表されるように一旦本方法が始動すると、命令レジスタ（コントローラ２８０に含まれる）には、活動ブロック４０２に示されるようにＪＴＡＧ境界スキャン試験回路レジスタをトグル試験モードにセットするための適切なビットがロードされる。すなわち、命令レジスタにロードされるビットは、マルチプレクサ２６０の選択ビットがその出力から交番するビットパターンを発生させるようにセットされたものとなっている。活動ブロック４０５に示されるように、それに続いてＩ／Ｏピン２４０を高インピーダンス状態に置くように出力イネーブルビットがセットされる。このことは、例えば、コントローラ２８０の制御下で出力イネーブルビットすべてがクリアされるまでデータシフトレジスタ要素２０５中へ０（すなわち、低電圧レベルビット）の列をシフトすることによって行われる。シフトレジスタ要素２０５中の出力イネーブルビットがクリアされた後、更新データレジスタ状態に入り（図３参照）、それによってシフトレジスタ要素中に記憶されている出力イネーブルビットは対応するラッチデータレジスタ要素２２０へラッチされる。従って、バッファ２３０はトライステートとなる（すなわち、高インピーダンス状態に置かれる）。上で述べたように、出力イネーブルビットはデータシフトレジスタの一端で一緒にグループ化されるため、すべての出力イネーブルビットを数クロックサイクルの間にセットすることができる。あるいは、特殊な論理（図示されていない）を設けて、すべての出力イネーブルレジスタ要素に並列ロードするか、あるいはレジスタ中の位置に関わらず出力イネーブルレジスタ要素を所望のビット値に上書きしてもよい。そうすれば、この代替え実施例で、単一の操作を用いてすべての出力のトグルを許可することができる。次に活動ブロック４０７に示されるように、ＩＣテスター１００が試験パターンをＩ／Ｏピン２４０上へ出力する。有利なことに、この試験パターンは交番する高および低のビット（すなわち、二進数の１および０）を含んでいるため、データシフトレジスタ２０５中の各要素はそれ自身の二進補数に隣接することになる。コントローラ２８０は次に捕獲データレジスタ状態に入り、そこにおいて活動ブロック４１０に示されるように、データシフトレジスタ要素２０５中へ試験パターンを並列ロード（すなわち、スキャン）する。ＩＣテスター１００が高インピーダンスモードに置かれた後、活動ブロック４１５に示されるように、出力イネーブルビットが逐次的にセットされて、Ｉ／Ｏピン２４０上に出力がイネーブルされる。このことは、例えば、コントローラ２８０の制御下ですべての出力イネーブルビットがセットされるまで、１（すなわち、高電圧レベルビット）の列をデータシフトレジスタ要素２０５中へシフトすることによって行われる。（上で既に述べたように、この機能のために別の論理を使用することもできる。）シフトレジスタ要素２０５中に出力イネーブルビットがセットされた後、更新データレジスタ状態に入る（図３参照）ため、シフトレジスタ要素２０５中に記憶されている出力イネーブルビットは対応するラッチデータレジスタ要素２２０中へラッチされる。その結果として、バッファ２３０はラッチデータレジスタ要素２２０の出力に存在するデータを出力することを許可される。出力イネーブルビットがラッチデータレジスタへラッチされるのと同時に、交番する高および低ビットの試験パターンがラッチデータレジスタ中へラッチされる（すなわち、同じ更新命令の制御下で）。このように、ラッチデータレジスタ要素２２０の出力が、許可されたバッファ２３０を介してＩ／Ｏピン２４０へつながれているため、試験パターンはＩ／Ｏピン２４０上へ駆動出力される。交番する高および低ビットの試験パターンが一旦ＩＣチップ１１０のＩ／Ｏピン２４０上へ駆動出力されれば、活動ブロック４２０に示されるように、このデータパターンはデータシフトレジスタ要素２０５中へ並列ロードされるようにサンプリングされる。Ｉ／Ｏピン２４０上に存在するビットのサンプリングはコントローラ２８０を捕獲データレジスタ状態３１５に置くことによって行われる。このように、データシフトレジスタは、試験パターンをＩ／Ｏピン２４０上へ駆動出力する前に元々記憶されていたのと正確に同じ試験パターンを記憶することになる。活動ブロック４２５に表されるように、次にシフトＤＲ状態３２０がデータシフトレジスタ要素２０５中に記憶されている試験パターンを１ビットだけシフトさせる。こうして、データシフトレジスタ要素２０５の各々は前のクロックサイクル（すなわち、シフトが行われる前）に記憶されていたビットの補数を記憶することになる。マルチプレクサ２６０はトグル試験モードにセットされているので、第１のシフトレジスタ要素の出力は反転されて、第１のシフトレジスタ要素中へロードして戻されて、シフトが実行される度に、交番する高および低ビットのパターンは保存される。一旦試験パターンが１ビットだけシフトされると、このシフトされた試験パターンは活動ブロック４３０に示されるように、更新状態３４０を介してラッチデータレジスタ要素２２０中へラッチされる。このように、出力ピン２４０上へ駆動出力された元々の試験パターンの補数がここで駆動出力されるため、出力ピン２４０は低状態から高状態へ、あるいは高状態から低状態へのいずれかへトグルさせられることになる。こうしてトグル要求の前半部分は満たされる。トグル要求の後半部分（すなわち、補数方向へトグルすることにより、もしも最初のトグルが低状態から高状態へであれば第２のトグルは高状態から低状態へ、あるいはこの逆）を満たすために、出力ピン２４０上のデータは、活動ブロック４３５に示されるように捕獲ＤＲ状態３１５によってデータシフトレジスタ２０５へロードして戻される。一旦この試験パターンがデータシフトレジスタ要素２０５中へロードされると、この試験パターンは活動ブロック４４０に示されるように１ビットだけシフトされる。引き続いて、このシフトされた試験パターンは活動ブロック４４５に示されるように、ラッチデータレジスタ要素２２０中へラッチされるため、現在Ｉ／Ｏピン２４０上に存在するデータの補数がピン２４０上へ駆動出力されることになる。このように、トグル要求の後半部分も満たされるため、すべてのＩ／Ｏピン２４０に対してトグルを保証するために残りの試験ベクトルを特別に誂えることを保証する必要性はない。このように、活動ブロック４５０に示されるように、ＪＴＡＧ回路はＴＡＰコントローラ状態機械２８０を試験論理リセット状態３４２へ移行させることによって禁止される。この時点で、ＩＣテスター１００によってＩＣの通常の試験モードを実行することができる。本方法は次に最終ブロック４５５に示されるように終了する。本発明はこのように詳細に説明してきたが、以上の説明は例示的であり、限定的なものではない。当業者であれば、本発明の精神および本質的な特性から外れることなしに本発明に対して数多くの明白な修正がなし得ることを理解されよう。例えば、出力イネーブルビットは、所望のビット値の直列シフトや並列シフトのような多様な異なる方法によって制御してもよい。更に、交番する試験パターンの保存を保証するためにマルチプレクサ回路２６０を組み込まなくともよい。実際には、特殊なアプリケーションによって呼び出されるのと同じ機能を実行するためにその他の特殊化された回路を使用することができる。従って、本発明のスコープは次の請求の範囲に照らして解釈されるべきである。

【手続補正書】特許法第１８４条の８第１項【提出日】平成９年７月２４日（１９９７．７．２４）【補正内容】請求の範囲 1. 集積回路上の試験すべき出力ピンを迅速かつ効率的にトグルするための方法であって、ここにおいて前記出力ピンの各々が対応する境界スキャンラッチへつながれており、また前記境界スキャンラッチの各々が対応する境界スキャンシフトレジスタ要素へつながれており、またここにおいて前記出力ピンが更に試験回路と電気的通信状態にあり、次の工程：試験回路から前記出力ピンを介して第１の試験ベクトルを第１の試験パターンとして前記境界スキャンシフトレジスタ要素中へ並列ロードすること、前記試験回路を高インピーダンス状態に置くこと、前記第１の試験ベクトルに応答して、前記第１の試験パターンを前記境界スキャンラッチから前記出力ピン上へ駆動すること、前記第１の試験パターンを前記出力ピンから前記境界スキャンシフトレジスタ要素中へ並列ロードすること、第２の試験パターンを前記境界スキャンラッチから前記出力ピン上へ駆動すること、ここにおいて前記第２の試験パターンは前記第１の試験パターンの補数である、前記第２の試験パターンを前記出力ピンから前記境界スキャンシフトレジスタ要素中へ並列ロードすること、および第３の試験パターンを前記境界スキャンラッチから前記出力ピン上へ駆動すること、ここにおいて前記第３の試験パターンは前記第２の試験パターンの補数である、を含む方法。 2. 請求項１記載の方法であって、ここにおいて前記試験回路がＩＣテスターを含んでいる方法。 3. 請求項１記載の方法であって、ここにおいて前記第１の試験パターンが、前記第１の試験パターンの前記境界スキャンシフトレジスタ要素中への並列ロードの後に前記境界スキャンシフトレジスタ要素中でシフトされて前記第２の試験パターンが作られるようになった方法。 4. 請求項１記載の方法であって、ここにおいて前記第２の試験パターンが、前記第２の試験パターンの前記境界スキャンシフトレジスタ要素中への並列ロードの後に前記境界スキャンシフトレジスタ要素中でシフトされて前記第３の試験パターンが作られるようになった方法。 5. 請求項１記載の方法であって、ここにおいて前記試験回路が、前記第１の試験ベクトルの前記境界スキャンシフトレジスタ要素中へのロードの後、前記項インピーダンス状態に置かれる前に、相補試験パターンを駆動するようになった方法。 6. 集積回路上の試験すべき出力ピンを迅速かつ効率的にトグルするための装置であって、ここにおいて前駆出力ピンの各々が対応する境界スキャンラッチへ電気的につながれており、また前記境界スキャンラッチの各々が対応する境界スキャンシフトレジスタ要素へ電気的につながれており、またここにおいて前記出力ピンが更に試験回路と電気的通信状態にあり、次の：１つの要素から隣接する次の要素へのデータシフトを許可するための、デイジーチェーン形状に接続された複数の前記境界スキャンシフトレジスタ要素によって定義された境界スキャンシフトレジスタであって、前記境界スキャンシフトレジスタが前記出力ピンから並列ロードされるデータを受信するようになっており、前記並列ロードされる試験パターンが交番する論理１および論理０を含んでいる境界スキャンシフトレジスタ、および前記境界スキャンシフトレジスタの一端に位置するマルチプレクサであって、ここにおいて前記マルチプレクサが内部試験データ入力（ＴＤＩ）ラインと通信状態にある第１の入力、および前記境界スキャンシフトレジスタの第１の境界スキャンシフトレジスタ要素の反転出力と通信状態にある第２の入力を有しており、前記マルチプレクサの前記出力が前記第１の境界スキャンシフトレジスタ要素への入力と通信状態にあり、またここにおいて、前記マルチプレクサがトグル試験モードにおいて前記第１の境界スキャンシフトレジスタ要素の前記反転出力を前記第１の境界スキャンシフトレジスタ要素の前記入力へ入力させるようになっており、またここにおいて前記境界スキャンシフトレジスタの前記要素中の前記並列のロードされた試験パターンが、交番する論理１および論理０の前記並列ロードされた試験パターンのロード後に１要素だけ論理的にシフトされることによって前記境界スキャンシフトレジスタ中の前記並列ロードされた試験パターンに対する補数パターンを形成されるようになったマルチプレクサ、を含む装置。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】 1. 集積回路上の試験すべき出力ピンを迅速かつ効率的にトグルするための方法であって、ここにおいて前記出力ピンの各々が対応する境界スキャンラッチへ電気的につながれており、また前記境界スキャンラッチの各々が対応する境界スキャンシフトレジスタ要素へ電気的につながれており、またここにおいて前記出力ピンが更に試験回路と電気的通信状態にあり、次の工程：試験回路から前記境界スキャンシフトレジスタ要素へ第１の試験ベクトルを並列ロードすること、前記試験回路を高インピーダンス状態に置くこと、前記第１の試験パターンを前記境界スキャンラッチから前記出力ピン上へ駆動すること、前記第１の試験パターンを前記境界スキャンシフトレジスタ要素中へ並列ロードすること、第２の試験パターンを前記境界スキャンラッチから前記出力ピン上へ駆動すること、ここにおいて前記第２の試験パターンは前記第１の試験パターンの補数である、前記第２の試験パターンを前記境界スキャンシフトレジスタ要素中へ並列ロードすること、および第３の試験パターンを前記境界スキャンラッチから前記出力ピン上へ駆動すること、ここにおいて前記第３の試験パターンは前記第２の試験パターンの補数である、を含む方法。 2. 請求項１記載の方法であって、ここにおいて前記試験回路がＩＣテスターを含んでいる方法。 3. 請求項１記載の方法であって、ここにおいて前記第１の試験パターンが、前記第１の試験パターンの前記境界スキャンシフトレジスタ要素中への並列ロードの後に前記境界スキャンシフトレジスタ要素中でシフトされて前記第２の試験パターンが作られるようになった方法。 4. 請求項１記載の方法であって、ここにおいて前記第２の試験パターンが、前記第２の試験パターンの前記境界スキャンシフトレジスタ要素中への並列ロードの後に前記境界スキャンシフトレジスタ要素中でシフトされて前記第３の試験パターンが作られるようになった方法。 5. 請求項１記載の方法であって、ここにおいて前記試験回路が、前記第１の試験ベクトルの前記境界スキャンシフトレジスタ要素中へのロードの後、前記高インピーダンス状態に置かれる前に、相補試験パターンを駆動するようになった方法。 6. 集積回路上の試験すべき出力ピンを迅速かつ効率的にトグルするための装置であって、ここにおいて前駆出力ピンの各々が対応する境界スキャンラッチへ電気的につながれており、また前記境界スキャンラッチの各々が対応する境界スキャンシフトレジスタ要素へ電気的につながれており、またここにおいて前記出力ピンが更に試験回路と電気的通信状態にあり、次の：デイジーチェーン形状に接続された複数の前記境界スキャンシフトレジスタ要素によって定義された境界スキャンシフトレジスタ、および前記境界スキャンシフトレジスタの一端に位置するマルチプレクサであって、ここにおいて前記マルチプレクサが内部試験データ入力（ＴＤＩ）ラインと通信状態にある第１の入力、および前記境界スキャンシフトレジスタの第１の境界スキャンシフトレジスタ要素の反転出力と通信状態にある第２の入力を有しており、前記マルチプレクサの前記出力が前記第１の境界スキャンシフトレジスタ要素への入力と通信状態にあり、またここにおいて、前記マルチプレクサがトグル試験モードにおいて前記第１の境界スキャンシフトレジスタ要素の前記反転出力を前記第１の境界スキャンシフトレジスタ要素の前記入力へ入力させるようになったマルチプレクサ、を含む装置。