JP2011071732A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】 シリアルデータの遅延時間を減少可能な集積回路装置等を提供する。
【解決手段】 集積回路装置１０は、第１〜第Ｎ（Ｎは２以上の整数）のレジスター１２_１、・・・、１２_Ｎを有するシフトレジスター１８であって、シリアルデータＳＤを入力し、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎを介してシリアルデータＳＤを出力するシフトレジスター１８と、シフトレジスター１８の出力ＳＲを保持し、シリアルデータＳＤを出力する専用レジスター１９と、を含む。集積回路装置１０は、専用レジスター１９を介してシリアルデータＳＤを、カスケード接続される他の集積回路装置に出力信号ＳＯとして出力する。
【選択図】 図１

Description

本発明は、集積回路装置及び電子機器等に関する。

電子機器又はそれに含まれる集積回路装置は、シリアルデータを入力するシフトレジスターを有することができる（例えば、特許文献１）。また、例えば、特許文献２において、カスケード接続される複数の集積回路装置ＩＣ１、ＩＣ２、・・・、ＩＣ（ｉ−１）の各々は、シフトレジスターを有し、シフトレジスターを構成する複数のフリップフロップＦＦ１、ＦＦ２、ＦＦ（ｎ−１）、ＦＦｎのうちの最終段のフリップフロップＦＦｎに入力されるクロック信号ＣＬＩＢ２は、専用の入力バッファー７から出力される。専用の入力バッファー７は、シリアルデータの遅延時間を減少させることができる。

特開２００８−１５５４９１号公報 特開昭６０−１１３３９８号公報

本発明の幾つかの態様によれば、シリアルデータの遅延時間を減少可能な集積回路装置及び電子機器を提供できる。

本発明の一態様は、
第１〜第Ｎ（Ｎは２以上の整数）のレジスターを有するシフトレジスターであって、シリアルデータを入力し、前記第１〜第Ｎのレジスターを介して前記シリアルデータを出力するシフトレジスターと、
前記シフトレジスターの出力を保持し、前記シリアルデータを出力する専用レジスターと、
を含み、
前記専用レジスターを介して前記シリアルデータを、カスケード接続される他の集積回路装置に出力信号として出力することを特徴とする集積回路装置に関係する。

本発明の一態様によれば、専用レジスターを設けることで、シリアルデータの遅延時間を減少させる回路設計の自由度を高めることができる。

また、本発明の一態様では、集積回路装置は、
クロック信号を入力し、前記クロック信号を出力する第１の入力バッファーと、
前記第１の入力バッファーに入力される前記クロック信号を入力し、前記クロック信号を出力する第２の入力バッファーと、
をさらに含んでもよく、
前記シフトレジスターは、前記第１の入力バッファーから出力される前記クロック信号を入力してもよく、
前記専用レジスターは、前記第２の入力バッファーから出力される前記クロック信号を入力してもよい。

このように、専用レジスターに第２の入力バッファーを組み合わせることができる。これにより、シリアルデータの遅延時間を減少させることができる。

また、本発明の一態様では、前記第１〜第Ｎのレジスターのうちの第ｉ（ｉは、１以上Ｎ以下の範囲の整数）番目のレジスターは、第１〜第Ｎのフリップフロップのうちの第ｉ番目のフリップフロップであってもよく、
前記第１〜第Ｎのフリップフロップの各々は、マスター型の単位回路とスレーブ型の単位回路とを有してもよく、
前記第１のフリップフロップのマスター型の単位回路は、前記シリアルデータを入力信号として入力してもよく、前記第１のフリップフロップのスレーブ型の単位回路は、前記シリアルデータを出力してもよく、
前記第１〜第Ｎのフリップフロップのうちの第ｊ（ｊは、２以上Ｎ以下の範囲の整数）番目のフリップフロップのマスター型の単位回路は、第（ｊ−１）番目のフリップフロップのスレーブ型の単位回路から出力される前記シリアルデータを入力してもよい。

このように、第１〜第Ｎのレジスターは、第１〜第Ｎのフリップフロップで構成することができる。また、フリップフロップは、マスター型の単位回路とスレーブ型の単位回路で構成することができる。

また、本発明の一態様では、前記専用レジスターは、スレーブ型の単位回路であってもよく、
前記専用レジスターの前記スレーブ型の単位回路は、前記第Ｎのフリップフロップのマスター型の単位回路の出力を入力してもよい。

このように、専用レジスターは、スレーブ型の単位回路で構成することができる。また、第Ｎのフリップフロップのマスター型の単位回路と専用レジスターのスレーブ型の単位回路とで、１つのフリップフロップの動作を実現することができる。

また、本発明の一態様では、前記第Ｎのフリップフロップのスレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有してもよく、
前記専用レジスターの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有してもよく、
前記専用レジスターの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力は、前記第Ｎのフリップフロップのスレーブ型の単位回路の前記クロックドインバーターの電流駆動能力より高くてもよい。

このように、シフトレジスターでのノイズの軽減を図るとともに、シリアルデータの遅延時間の減少も図ることができる。

また、本発明の一態様では、集積回路装置は、
前記専用レジスターから出力される前記シリアルデータを入力し、前記シリアルデータを出力する出力バッファーを
さらに含んでもよく、
前記専用レジスターの前記スレーブ型の単位回路と前記出力バッファーとの間の配線の長さは、前記第Ｎのフリップフロップのマスター型の単位回路と前記専用レジスターの前記スレーブ型の単位回路との間の配線の長さより短くてもよく、
前記出力バッファーから出力される前記シリアルデータを前記出力信号として出力してもよい。

このように、専用レジスターは、シフトレジスターと比較して、出力バッファーの近くに配置することができる。これにより、専用レジスターと出力バッファーとの間のシリアルデータの遅延時間を減少させることができる。

また、本発明の一態様では、集積回路装置は、
前記出力バッファーから出力される前記シリアルデータを前記出力信号として出力する出力パッドを
さらに含んでもよく、
前記出力バッファーと前記出力パッドとの間の配線の長さは、前記第Ｎのフリップフロップの前記マスター型の単位回路と前記専用レジスターの前記スレーブ型の単位回路との間の前記配線の長さより短くてもよい。

このように、出力バッファーと出力パッドとの間のシリアルデータの遅延時間を減少させることができる。

また、本発明の一態様では、集積回路装置は、
前記第Ｎのフリップフロップのマスター型の単位回路の出力を入力し、出力するバッファーを
さらに含んでもよく、
前記専用レジスターは、スレーブ型の単位回路であってもよく、
前記専用レジスターの前記スレーブ型の単位回路は、前記バッファーの出力を入力してもよい。

このように、バッファーでのシリアルデータの遅延時間を無視することができる。また、第Ｎのフリップフロップのマスター型の単位回路と専用レジスターのスレーブ型の単位回路とで、１つのフリップフロップの動作を実現することができる。

また、本発明の一態様では、
前記第Ｎのフリップフロップのスレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有してもよく、
前記専用レジスターの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有してもよく、
前記専用レジスターの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力は、前記第Ｎのフリップフロップの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力より高くてもよい。

このように、シフトレジスターでのノイズの軽減を図るとともに、シリアルデータの遅延時間の減少も図ることができる。

また、本発明の一態様では、集積回路装置は、
前記専用レジスターから出力される前記シリアルデータを前記出力信号として出力する出力パッドを
さらに含んでもよい。

このように、遅延時間が生じる出力バッファーを備える必要がない。言い換えれば、専用レジスターを出力バッファーとして兼用することができる。

また、本発明の一態様では、
前記専用レジスターは、マスター型の単位回路とスレーブ型の単位回路とを有するフリップフロップであってもよく、
前記専用レジスターの前記マスター型の単位回路は、前記第１〜第Ｎのフリップフロップのうちの第ｋ番目（ｋは、Ｎ−１）のフリップフロップのスレーブ型の単位回路から出力される前記シリアルデータを入力してもよい。

このように、専用レジスターは、マスター型の単位回路とスレーブ型の単位回路とを有するフリップフロップで構成することができる。また、専用レジスターのマスター型の単位回路と専用レジスターのスレーブ型の単位回路とで誤動作を防止することができる。

また、本発明の一態様では、
前記第Ｎのフリップフロップの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有してもよく、
前記専用レジスターの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有してもよく、
前記専用レジスターの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力は、前記第Ｎのフリップフロップの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力より高くてもよい。

このように、シフトレジスターでのノイズの軽減を図るとともに、シリアルデータの遅延時間の減少も図ることができる。

また、本発明の一態様では、集積回路装置は、
前記専用レジスターから出力される前記シリアルデータを入力し、前記シリアルデータを出力する出力バッファーを
さらに含んでもよく、
前記専用レジスターの前記スレーブ型の単位回路と前記出力バッファーとの間の配線の長さは、前記第１〜第Ｎのフリップフロップのうちの前記第ｋ番目のフリップフロップの前記スレーブ型の単位回路と前記専用レジスターの前記マスター型の単位回路との間の配線の長さより短くてもよく、
前記出力バッファーから出力される前記シリアルデータを前記出力信号として出力してもよい。

このように、専用レジスターは、シフトレジスターと比較して、出力バッファーの近くに配置することができる。これにより、専用レジスターと出力バッファーとの間のシリアルデータの遅延時間を減少させることができる。

また、本発明の一態様では、集積回路装置は、
第１〜第Ｎの出力トランジスターを
さらに含んでもよく、
前記第１〜第Ｎの出力トランジスターのうちの第ｍ（ｍは、１以上Ｎ以下の範囲の整数）番目の出力トランジスターは、前記第１〜第Ｎのレジスターのうちの第ｍ番目のレジスターから出力される前記シリアルデータに基づき制御されてもよく、
前記第１〜第Ｎの出力トランジスターを介して第１〜第Ｎの発熱素子を駆動するサーマルヘッドドライバーであってもよい。

このように、シリアルデータの遅延時間を減少させる回路設計をサーマルヘッドドライバーに適用することができる。

また、本発明の他の態様は、上記の何れか記載の集積回路装置を含むことを特徴とする電子機器に関係する。

本発明の他の態様によれば、シリアルデータの遅延時間を減少させる回路設計を電子機器に適用することができる。

本実施形態の集積回路装置の構成例。 集積回路装置の比較例。 図１の集積回路装置の配置例。 図３の第１〜第Ｎのレジスター及び専用レジスターにシリアルデータが格納されるタイミング。 図１の集積回路装置の他の配置例。 図５の第１〜第Ｎのレジスター及び専用レジスターにシリアルデータが格納されるタイミング。 図１の集積回路装置の変形例の配置例。 図１の集積回路装置の他の配置例。 図８の第１〜第Ｎのレジスター及び専用レジスターにシリアルデータが格納されるタイミング。 図１の集積回路装置の他の配置例。 図１の集積回路装置の変形例の他の配置例。 図３等の第１〜第Ｎのレジスターのうちの何れか１つのレジスターの構成例。 図３等の第１〜第Ｎのレジスターのうちの何れか１つのレジスターの他の構成例。 図３、図５等の専用レジスターの構成例。 図７等の専用レジスターの構成例。 図１６（Ａ）、図１６（Ｂ）は、図３等の入力バッファーの構成例。 図１７（Ａ）、図１７（Ｂ）は、図３等の出力バッファーの構成例。 図１等の集積回路装置を含むサーマルヘッドの構成例。 サーマルヘッドドライバーである集積回路装置の構成例。 印刷システムの外観図。 図２０に示されるホストコンピューターの構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。

１． 集積回路装置
１．１ 集積回路装置の構成
図１は、本実施形態の集積回路装置の構成例を示す。図１に示されるように、集積回路装置１０は、第１〜第Ｎ（Ｎは２以上の整数）のレジスター１２_１、・・・、１２_Ｎを有するシフトレジスター１８を含む。シフトレジスター１８は、シリアルデータＳＤ（ＳＩ）を入力し、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎを介してシリアルデータＳＤ（ＳＬ）を出力する。図１に示されるように、シフトレジスター１８は、第Ｎのレジスター１２_Ｎの出力ＳＲを専用レジスター１９に出力することができる。集積回路装置１０は、シフトレジスター１８（例えば、第Ｎのレジスター１２_Ｎ）の出力ＳＲを保持し、シリアルデータＳＤ（ＳＯ）を出力する専用レジスター１９を含む。集積回路装置１０は、専用レジスター１９を介してシリアルデータＳＤ（ＳＯ）を外部に出力する。集積回路装置１０及び他の集積回路装置（図示せず）は、カスケード接続される。集積回路装置１０は、シリアルデータＳＤをカスケード接続される他の集積回路装置に出力信号ＳＯとして出力する。

図１の集積回路装置１０は、他の構成要素（例えば、出力バッファー）を追加することができる。また、本実施形態は、図１の集積回路装置１０の構成例に限定されず、図１の集積回路装置１０置の構成例を変形することができる。例えば、シフトレジスター１８は、第Ｎのレジスター１２_Ｎの出力ＳＲの代わりに、第（Ｎ−１）のレジスター１２_Ｎ−１の出力を専用レジスター１９に出力してもよい。

シリアルデータＳＤ（ＳＩ）は、複数の１ビットデータを含むことができる。第１のレジスター１２_１は、クロック信号ＣＬＫの変化タイミングに同期してシリアルデータＳＤ（ＳＩ）に含まれる１ビットデータを取り込むと共に、第１のレジスター１２_１に取り込んだ１ビットデータを出力することができる。第２〜第Ｎのレジスター１２_２、・・・、１２_Ｎのうちの第ｊ（ｊは、２以上Ｎ以下の範囲の整数）番目のレジスター１２_ｊは、第（ｊ−１）番目のレジスター１２_ｊ−１の出力（広義には、シリアルデータＳＤ）を取り込むと共に、第ｊ番目のレジスター１２_ｊに取り込んだ１ビットデータ（広義には、シリアルデータＳＤ）を出力することができる。シリアルデータＳＤ（ＳＩ）に含まれる複数の１ビットデータのうちの１つの１ビットデータに着目すると、シフトレジスター１８は、１つの１ビットデータをシフト方向（例えば、第１のレジスター１２_１から第Ｎのレジスター１２_Ｎに向かう方向）にシフトさせることができる。

シフトレジスター１８（例えば、第１のレジスター１２_１）に入力されるシリアルデータＳＤは、入力信号ＳＩとして集積回路装置１０に外部から入力することができる。代替的に、シフトレジスター１８（例えば、第１のレジスター１２_１）に入力されるシリアルデータＳＤは、集積回路装置１０の内部で生成してもよい。クロック信号ＣＬＫは、集積回路装置１０に外部から入力することができる。代替的に、クロック信号ＣＬＫは、集積回路装置１０の内部で生成してもよい。

集積回路装置１０は、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎを介して出力されるシリアルデータＳＤ（ＳＬ）を入力する内部回路、内部素子等の構成要素を含むことができる。また、第１〜第（Ｎ−１）の１２_２、・・・、１２_Ｎ−１の各々も、シリアルデータを出力することができる。集積回路装置１０は、例えば、ドライバー（例えば、サーマルヘットドライバー、走査ドライバー等）である。集積回路装置１０がドライバーである場合、集積回路装置１０は、少なくとも第Ｎのレジスター１２_Ｎから出力されるシリアルデータＳＤ（ＳＬ）基づき制御される出力トランジスターを内部回路又は内部素子として含むことができる。また、集積回路装置１０は、少なくとも第Ｎのレジスター１２_Ｎから出力されるシリアルデータＳＤ（ＳＬ）を入力するラッチ回路をさらに含むことができる。

１．２ 集積回路装置の比較例
図２は、集積回路装置の比較例を示す。図２に示される集積回路装置２０は、図１で示される専用レジスター１９を含んでいない。従って、図２に示される集積回路装置２０は、第Ｎのレジスター２２_Ｎを介してシリアルデータＳＤ（ＳＯ）を外部に出力する。図２に示される第Ｎのレジスター２２_Ｎの電流駆動能力は、図２に示される他のレジスター１２_１、１２_２、・・・、１２_Ｎ−１の何れか１つのレジスター１２の電流駆動能力より高い。

なお、特許文献２（特開昭６０−１１３３９８号公報）は、本明細書に添付の図２（比較例）の第Ｎのレジスター２２_Ｎに対応する特許文献２の図２又は図４のフリップフロップＦＦｎの電流駆動能力を高めることを開示していない。言い換えれば、当業者は、本出願時において特許文献２の集積回路装置ＩＣの改善点を認識していない。以下に、本明細書は、特許文献２の集積回路装置ＩＣの改善点を開示する。

特許文献２の図３の信号Ｑｘや図５の信号Ｑｘ、Ｑｎで示されるように、第１〜第ＮのフリップフロップＦＦ１、ＦＦ２、・・・ＦＦ（ｎ−１）、ＦＦｎのうちの１つのフリップフロップＦＦにおけるシリアルデータＤａｔａ（ＤＩＢ、Ｑ１、Ｑ２、・・・、Ｑ（ｎ−１）、Ｑｎ）の遅延時間は、ｔ２である。従って、集積回路装置ＩＣがシリアルデータＤａｔａを出力信号ＤＯとして出力する時、シリアルデータＤａｔａの遅延時間は、ｔ２を含む。言い換えれば、第１〜第ＮのフリップフロップＦＦ１、・・・、ＦＦｎのうちの最終段のフリップフロップＦＦにおける遅延時間（ｔ２）を改善すれば、シリアルデータＤａｔａの転送速度を高めることができる。

本明細書に添付の図２に示される集積回路装置２０（比較例）は、特許文献２の集積回路装置ＩＣを改善するために設計された。集積回路装置２０の第Ｎのレジスター２２_Ｎの電流駆動能力を高めることで、第Ｎのレジスター２２_Ｎにおける遅延時間を減少させることができる。

しかしながら、本明細書に添付の図２に示される集積回路装置２０（比較例）は、以下の問題点を有する。集積回路装置２０の第Ｎのレジスター２２_Ｎだけの電流駆動能力を高めると、シフトレジスター２８全体のバランスを取ることができない。また、第Ｎのレジスター２２_Ｎの電流駆動能力が高くなる程、第Ｎのレジスター２２_Ｎは、消費電力が増大し、また、ノイズを発生し易くなる。集積回路装置２０が、第Ｎのレジスター２２_Ｎから出力されるシリアルデータＳＤ（ＳＬ）を入力するラッチ回路を含む場合、集積回路装置２０は、第１〜第Ｎ−１のレジスター１２_１、・・・、１２_Ｎ−１の出力をラッチするタイミングと第Ｎのレジスター２２_Ｎの出力をラッチするタイミングとが異なってしまう。また、集積回路装置２０は、ノイズの影響によって誤動作を行うこともある。なお、当業者は、本出願時においてこのような問題点を認識していない。

本明細書に添付の図１に示される集積回路装置１０は、本明細書に添付の図２に示される集積回路装置２０（比較例）を改善するために設計された。専用レジスター１９を設けることで、シリアルデータの遅延時間を減少させる回路設計の自由度を高めることができる。例えば、集積回路装置１０の専用レジスター１９だけの電流駆動能力を高めることができる。また、シフトレジスター１８全体のバランスを取ることができる。さらに、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎの各々の電流駆動能力を低くし、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎは、例えばノイズの発生を軽減できる。

１．３ 集積回路装置の第１の配置例
図３は、図１の集積回路装置１０の配置例を示す。図３に示されるように、集積回路装置１０は、クロック信号ＣＬＫを入力し、クロック信号ＣＬＫを出力する入力バッファー３３を含むことができる。シフトレジスター１８及び専用レジスター１９は、入力バッファー３３から出力されるクロック信号ＣＬＫを入力する。

また、集積回路装置１０は、シリアルデータＳＤを入力信号ＳＩとして入力し、シリアルデータＳＤを出力する入力バッファー３４を含むことができる。シフトレジスター１８は、入力バッファー３４から出力されるシリアルデータＳＤを入力する。

図３に示されるように、集積回路装置１０の第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎの各々は、フリップフロップで構成することができる。言い換えれば、集積回路装置１０は、第１〜第Ｎのフリップフロップ（１２_１、・・・、１２_Ｎ）を含むことができる。即ち、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎのうちの第ｉ（ｉは、１以上Ｎ以下の範囲の整数）番目のレジスターは、第１〜第Ｎのフリップフロップのうちの第ｉ番目のフリップフロップである。

第１〜第Ｎのフリップフロップ（１２_１、・・・、１２_Ｎ）の各々は、マスター型の単位回路Ｍとスレーブ型の単位回路Ｓとを有することができる。第１のフリップフロップ（１２_１）のマスター型の単位回路Ｍは、シリアルデータＳＤを入力信号ＳＩとして入力することができ、第１のフリップフロップのスレーブ型（１２_１）の単位回路Ｓは、シリアルデータＳＤを出力することができる。具体的には、第１のフリップフロップ（１２_１）のマスター型の単位回路Ｍ及びスレーブ型の単位回路Ｓは、クロック信号ＣＬＫの変化タイミングに同期してシリアルデータＳＤ（ＳＩ）に含まれる１ビットデータを取り込むと共に、第１のフリップフロップ（１２_１）のマスター型の単位回路Ｍ及びスレーブ型の単位回路Ｓに取り込んだ１ビットデータを出力する。

また、第１〜第Ｎのフリップフロップ（１２_１、・・・、１２_Ｎ）のうちの第ｊ（ｊは、２以上Ｎ以下の範囲の整数）番目のフリップフロップのマスター型の単位回路Ｍは、第（ｊ−１）番目のフリップフロップのスレーブ型の単位回路Ｓから出力されるシリアルデータＳＤを入力することができる。

さらに、シフトレジスター１８は、第１〜第Ｎのフリップフロップ（１２_１、・・・、１２_Ｎ）の複数のスレーブ型の単位回路Ｓから出力される複数のシリアルデータＳＤ（ＳＬ）を出力することができる。

図３に示されるように、専用レジスター１９は、スレーブ型の単位回路Ｓで構成することができる。専用レジスター１９のスレーブ型の単位回路Ｓは、第Ｎのフリップフロップ（１２_Ｎ）のマスター型の単位回路Ｍの出力ＳＤを入力することができる。言い換えれば、第Ｎのフリップフロップ（１２_Ｎ）のマスター型の単位回路Ｍと専用レジスター１９のスレーブ型の単位回路Ｓは、クロック信号ＣＬＫの変化タイミングに同期して第（Ｎ−１）のフリップフロップ（１２_Ｎ−１）から出力される１ビットデータを取り込むと共に、第Ｎのフリップフロップ（１２_Ｎ）のマスター型の単位回路Ｍと専用レジスター１９のスレーブ型の単位回路Ｓに取り込んだ１ビットデータ（広義には、シリアルデータＳＤ（ＳＲ））を出力する。

図３に示されるように、集積回路装置１０は、専用レジスター１９から出力されるシリアルデータＳＤ（ＳＲ）を入力し、シリアルデータＳＤを出力する出力バッファー３５を含むことができる。集積回路装置１０は、出力バッファー３５から出力されるシリアルデータＳＤを出力信号ＳＯとして出力する。

また、集積回路装置１０は、入出力パッド領域３８に出力パッドを含むことができる。出力パッドは、出力バッファー３５から出力されるシリアルデータＳＤを出力信号ＳＯとして出力する。さらに、集積回路装置１０は、入出力パッド領域３８に複数の入力パッドを含むことができる。複数の入力パッドのうちの１つの入力パッドは、シリアルデータＳＤを入力信号ＳＩとして入力し、シリアルデータＳＤを入力バッファー３４に出力する。複数の入力パッドのうちのもう１つの入力パッドは、クロック信号ＣＬＫを入力し、クロック信号ＣＬＫを入力バッファー３３に出力する。なお、入出力パッド領域３８は、入力パッド領域と出力パッド領域とに分離されてもよく、集積回路装置１０は、出力パッド領域に出力パッドを含んでもよく、入力パッド領域に複数の入力パッドを含んでもよい。

図３に示されるように専用レジスター１９を設けることで、シリアルデータＳＤの遅延時間を減少させる回路設計の自由度を高めることができる。例えば、図３に示される専用レジスター１９の電流駆動能力は、図３に示される第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎの何れか１つのレジスター１２の電流駆動能力より高くすることができる。また、例えば、専用レジスター１９及び出力バッファー３５を出力パッドの近くに配置することができる。さらに、第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎの各々は、同じ電流駆動能力で設計することができる。

図４は、図３の第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎ及び専用レジスター１９にシリアルデータが格納されるタイミングを示す。図４は、２つのクロック信号ＣＬＫ、ＣＬＫ（３３）を示し、クロック信号ＣＬＫは、入力パッドから出力されるクロック信号を表し、クロック信号ＣＬＫ（３３）は、入力バッファー３３から出力されるクロック信号を表す。言い換えれば、クロック信号ＣＬＫは、図３の入力バッファー３３に入力されるクロック信号を表し、クロック信号ＣＬＫ（３３）は、図３の第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎ及び専用レジスター１９に入力されるクロック信号を表す。図４に示されるように、入力バッファー３３におけるクロック信号の遅延時間は、ｔｉｂである。

入力信号ＳＩは、複数の１ビットデータを含み、図４において、入力信号ＳＩは、第１〜第（Ｎ＋４）の１ビットデータを含む。言い換えれば、第１〜第（Ｎ＋４）の１ビットデータは、入力信号ＳＩとして、クロック信号ＣＬＫに同期して集積回路装置１０にシリアルに入力される。図４に示される複数のシリアルデータＳＤ（１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎ）は、第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎから出力される複数のシリアルデータを表す。図４に示されるシリアルデータＳＤ（１９）は、専用レジスター１９から出力されるシリアルデータを表す。

第１のレジスター１２_１は、クロック信号ＣＬＫ（３３）の変化点に同期して、入力バッファー３４から出力されるシリアルデータＳＤ（ＳＩ）を取り込み、出力する。第２〜第Ｎのレジスター１２_２、・・・、１２_Ｎ−１、１２_Ｎの各々は、クロック信号ＣＬＫ（３３）の変化点に同期して、前段のレジスターから出力されるシリアルデータＳＤを取り込み、出力する。また、専用レジスター１９も、クロック信号ＣＬＫ（３３）の変化点に同期して、第Ｎ−１のレジスター１２_Ｎ−１から出力されるシリアルデータＳＤを取り込み、出力する。図４に示されるように、第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎの各々におけるシリアルデータＳＤ（１２）の遅延時間は、クロック信号ＣＬＫ（３３）を基準としてｔｆｆである。また、専用レジスター１９におけるシリアルデータＳＤ（１９）の遅延時間は、クロック信号ＣＬＫ（３３）を基準としてｔｒである。

図１又は図３の集積回路装置１０全体におけるシリアルデータＳＤの遅延量は、専用レジスター１９におけるシリアルデータＳＤ（１９）の遅延時間ｔｒに依存する。従って、遅延時間ｔｒを短くすることで、集積回路装置１０全体におけるシリアルデータＳＤの遅延量を少なくすることができる。専用レジスター１９を設けることで、専用レジスター１９の電流駆動能力は、第Ｎのレジスター１２_Ｎの電流駆動能力より高くすることが可能となり、その結果、遅延時間ｔｒを遅延時間ｔｆｆより短くすることができる。また、専用レジスター１９を設けることで、専用レジスター１９と出力バッファー３５との間の配線の長さを短くすることが可能となり、その結果、遅延時間ｔｒをより短くすることができる。

なお、図１又は図３の集積回路装置１０全体におけるシリアルデータＳＤの遅延量は、出力バッファー３５におけるシリアルデータＳＤの遅延時間にも依存する。出力バッファー３５と出力パッドとの間の配線の長さを短くすることで、出力バッファー３５におけるシリアルデータＳＤの遅延時間をより短くすることができる。

１．４ 集積回路装置の第２の配置例
図５は、図１の集積回路装置１０の他の配置例を示す。図５に示される集積回路装置１０は、シフトレジスター１８と専用レジスター１９との間のバッファー５５を含み、図３に示される出力バッファー３５を含んでいない。

図６は、図５の第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎ及び専用レジスター１９にシリアルデータが格納されるタイミングを示す。
図５に示されるように、バッファー５５は、専用レジスター１９の前段に配置される。言い換えれば、専用レジスター１９は、クロック信号ＣＬＫ（３３）の変化点に同期して、バッファー５５の出力ＳＲを取り込み、出力する。従って、バッファー５５における出力ＳＲ（５５）の遅延時間ｔｂは、専用レジスター１９における出力信号ＳＯとしてのシリアルデータＳＤ（１９）の遅延時間ｔｒに影響を与えない。また、バッファー５５の存在により、専用レジスター１９の電流駆動能力をより高めることができ、遅延時間ｔｂを少なくすることができる。言い換えれば、図３の専用レジスター１９は、第Ｎのフリップフロップ（１２_Ｎ）のマスター型の単位回路Ｍの出力に繋がっているので、図３の専用レジスター１９の電流駆動能力の大きさには限界がある。その結果、図５の集積回路装置１０全体におけるシリアルデータＳＤの遅延量は、図３の集積回路装置１０全体におけるシリアルデータＳＤの遅延量より少なくすることができる。

なお、図５の集積回路装置１０は、図３に示される出力バッファー３５を含んでもよい。バッファー５５の電流駆動能力、専用レジスター１９の電流駆動能力、及び出力バッファー３５の電流駆動能力の関係によっては、図３に示される出力バッファー３５をさらに含む図５の集積回路装置１０全体におけるシリアルデータＳＤの遅延量の方が、図３に示される出力バッファー３５を含まない図５の集積回路装置１０全体におけるシリアルデータＳＤの遅延量より少ない場合もある。

１．５ 集積回路装置の第３の配置例
図７は、図１の集積回路装置１０の変形例の配置例を示す。図７に示されるように、シフトレジスター１８は、第Ｎのレジスター１２_Ｎの出力ＳＲの代わりに、第（Ｎ−１）のレジスター１２_Ｎ−１の出力ＳＲを専用レジスター７９に出力してもよい。また、専用レジスター７９は、マスター型の単位回路Ｍ及びスレーブ型の単位回路Ｓで構成してもよい。

図７に示されるように、専用レジスター７９のマスター型の単位回路Ｍは、専用レジスター７９のスレーブ型の単位回路Ｓの前段に配置される。図５のバッファー５５と同様に、専用レジスター７９のマスター型の単位回路Ｍの存在により、専用レジスター７９のスレーブ型の単位回路Ｓの電流駆動能力をより高めることができる。その結果、図７の集積回路装置１０全体におけるシリアルデータＳＤの遅延量は、図３の集積回路装置１０全体におけるシリアルデータＳＤの遅延量より少なくすることができる。

なお、図７の集積回路装置１０は、出力バッファー３５を含まなくてもよい。専用レジスター７９のマスター型の単位回路Ｍの電流駆動能力、専用レジスター７９のスレーブ型の単位回路Ｓの電流駆動能力、及び出力バッファー３５の電流駆動能力の関係によっては、出力バッファー３５を含まない図７の集積回路装置１０全体におけるシリアルデータＳＤの遅延量の方が、出力バッファー３５を含む図７の集積回路装置１０全体におけるシリアルデータＳＤの遅延量より少ない場合もある。

１．６ 集積回路装置の第４の配置例
図８は、図１の集積回路装置１０の他の配置例を示す。図８に示される集積回路装置１０は、図３の入力バッファー３３の代わりに、第１の入力バッファー８６及び第２の入力バッファー８７を含むことができる。第１の入力バッファー８６は、クロック信号ＣＬＫを入力し、クロック信号ＣＬＫを出力する。第２の入力バッファー８７は、第１の入力バッファー８６に入力されるクロック信号ＣＬＫを入力し、クロック信号ＣＬＫを出力する。シフトレジスター１８は、第１の入力バッファー８６から出力されるクロック信号ＣＬＫを入力する。専用レジスター１９は、第２の入力バッファー８７から出力されるクロック信号ＣＬＫを入力する。

図９は、図８の第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎ及び専用レジスター１９にシリアルデータが格納されるタイミングを示す。図９は、３つのクロック信号ＣＬＫ、ＣＬＫ（８６）、ＣＬＫ（８７）を示す。クロック信号ＣＬＫは、入力パッドから出力されるクロック信号を表し、クロック信号ＣＬＫ（８６）は、第１の入力バッファー８６から出力されるクロック信号を表し、クロック信号ＣＬＫ（８７）は、第２の入力バッファー８７から出力されるクロック信号を表す。第２の入力バッファー８７から出力されるクロック信号ＣＬＫ（８７）は、専用レジスター１９だけに入力される。従って、第２の入力バッファー８７におけるクロック信号の遅延時間ｔｉｂ２は、第１の入力バッファー８６におけるクロック信号の遅延時間ｔｉｂ１より短い。

専用レジスター１９は、クロック信号ＣＬＫ（８７）の変化点に同期して、第Ｎ−１のレジスター１２_Ｎ−１の出力ＳＲを取り込み、シリアルデータＳＤを出力する。図９に示されるように、専用レジスター１９におけるシリアルデータＳＤ（１９）の遅延時間は、クロック信号ＣＬＫ（８７）を基準としてｔｒである。

図８の集積回路装置１０全体におけるシリアルデータＳＤの遅延量は、第２の入力バッファー８７におけるクロック信号の遅延時間ｔｉｂ２に依存する。従って、遅延時間ｔｉｂ２を短くすることで、集積回路装置１０全体におけるシリアルデータＳＤの遅延量を少なくすることができる。

１．７ 集積回路装置の第５の配置例
図１０は、図１の集積回路装置１０の他の配置例を示す。図１０に示される集積回路装置１０は、図５の入力バッファー３３の代わりに、第１の入力バッファー８６及び第２の入力バッファー８７を含むことができる。第２の入力バッファー８７におけるクロック信号の遅延時間を短くすることで、集積回路装置１０全体におけるシリアルデータＳＤの遅延量を少なくすることができる。

１．８ 集積回路装置の第６の配置例
図１１は、図１の集積回路装置１０の変形例の他の配置例を示す。図１１に示される集積回路装置１０は、図７の入力バッファー３３の代わりに、第１の入力バッファー８６及び第２の入力バッファー８７を含むことができる。第２の入力バッファー８７におけるクロック信号の遅延時間を短くすることで、集積回路装置１０全体におけるシリアルデータＳＤの遅延量を少なくすることができる。なお、図１１の専用レジスター１９のマスター型の単位回路Ｍは、第１の入力バッファー８６から出力されるクロック信号ＣＬＫを入力してもよい。

２ 単位回路
２．１ フリップフロップ
図１２は、図３等の第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎのうちの何れか１つのレジスター１２の構成例を示す。図１２に示すように、レジスター１２（フリップフロップ）内のマスター型の単位回路Ｍは、クロックドインバーター１２１とラッチ回路１２５とを含むことができる。マスター型の単位回路Ｍのラッチ回路１２５は、クロックドインバーター１２２とインバーター１２７とを含むことができる。また、レジスター１２（フリップフロップ）内のスレーブ型の単位回路Ｓは、クロックドインバーター１２３とラッチ回路１２６とを含むことができる。スレーブ型の単位回路Ｓのラッチ回路１２６は、クロックドインバーター１２４とインバーター１２８とを含むことができる。

図１２に示すように、レジスター１２（フリップフロップ）は、例えば、１０個のＮ型（広義には、第１の伝導型）のトランジスター（狭義には、ＭＯＳＦＥＴ）Ｎ１〜Ｎ１０と、１０個のＰ型（広義には、第２の伝導型）のトランジスターＰ１〜Ｐ１０とで、構成される。クロックドインバーター１２１のトランジスターＰ２及びトランジスターＮ２の双方のゲートは、入力バッファー３４又は前段のレジスター１２から出力されるシリアルデータＳＤを受け取る。クロック信号ＣＬＫがＬｏｗレベルを示す場合、又は反転クロック信号ＸＣＬＫがＨｉｇｈレベルを示す場合、トランジスターＰ２及びトランジスターＮ２の双方のドレインは、シリアルデータＳＤをラッチ回路１２５に取り込む。

ラッチ回路１２５のインバーター１２７は、クロックドインバーター１２１の出力（ドレイン出力）を反転させる。クロック信号ＣＬＫがＨｉｇｈレベルを示す場合、又は反転クロック信号ＸＣＬＫがＬｏｗレベルを示す場合、ラッチ回路１２５のクロックドインバーター１２２は、インバーター１２７の出力（ドレイン出力）を保持する。

クロックドインバーター１２３のトランジスターＰ７及びトランジスターＮ７の双方のゲートは、ラッチ回路１２５の出力（インバーター１２７のドレイン出力）を受け取る。クロック信号ＣＬＫがＨｉｇｈレベルを示す場合、又は反転クロック信号ＸＣＬＫがＬｏｗレベルを示す場合、トランジスターＰ７及びトランジスターＮ７の双方のドレインは、ラッチ回路１２５の出力をラッチ回路１２６に取り込むと同時に、ラッチ回路１２６は、シリアルデータＳＤを出力する。

ラッチ回路１２６のインバーター１２８は、クロックドインバーター１２３の出力（ドレイン出力）を反転させる。クロック信号ＣＬＫがＬｏｗレベルを示す場合、又は反転クロック信号ＸＣＬＫがＨｉｇｈレベルを示す場合、ラッチ回路１２６のクロックドインバーター１２４は、インバーター１２８の出力（ドレイン出力）を保持する。なお、クロックドインバーター１２８の入力（ゲート入力）のノードは、反転シリアルデータＸＳＤを表す。

レジスター１２は、ラッチ回路１２６から出力されるシリアルデータＳＤを後段のレジスター１２に送る。また、レジスター１２の出力ＳＲが専用レジスター１９に入力される場合、レジスター１２は、ラッチ回路１２６から出力されるシリアルデータＳＤ又はクロックドインバーター１２３から出力される反転シリアルデータＸＳＤを専用レジスター１９に送る。なお、各インバーターの第１の電源電圧（狭義には、高電位側電源電圧）及び第２の電源電圧（狭義には、低電位側電源電圧）は、それぞれＶＤＤ及びＶＳＳで表されている。

なお、シリアルデータが例えばＨｉｇｈレベル（「１」）を示す時、レジスター１２内のマスター型の単位回路Ｍの出力は、Ｌｏｗレベル（「０」）を保持する。また、レジスター１２内のマスター型の単位回路Ｍの出力が例えばＬｏｗレベル（「０」）を示す時、レジスター１２内のスレーブ型の単位回路Ｓの出力は、Ｈｉｇｈレベル（「１」）を保持する。

図１３は、図３等の第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎのうちの何れか１つのレジスター１２の他の構成例を示す。図１３に示すように、クロック信号ＣＬＫがＨｉｇｈレベルを示す場合、又は反転クロック信号ＸＣＬＫがＬｏｗレベルを示す場合、クロックドインバーター１２３のトランジスターＰ７及びトランジスターＮ７の双方のドレインは、ラッチ回路１２５の出力（インバーター１２７のゲート入力）をラッチ回路１２６に取り込むと同時に、ラッチ回路１２６（インバーター１２８のゲート入力）は、シリアルデータＳＤを出力してもよい。

２．２ 専用レジスター
図１４は、図３、図５等の専用レジスター１９の構成例を示す。図１４に示すように、専用レジスター１９内のスレーブ型の単位回路Ｓは、クロックドインバーター１４３とラッチ回路１４６とを含むことができる。スレーブ型の単位回路Ｓのラッチ回路１４６は、クロックドインバーター１４４とインバーター１４８とを含むことができる。

図１４に示すように、専用レジスター１９は、例えば、５個のＮ型のトランジスターＮ１６〜Ｎ２０と、５個のＰ型のトランジスターＰ１６〜Ｐ２０とで、構成される。図３に示されるように、専用レジスター１９が第Ｎのレジスター１２_Ｎ内のマスター型の単位回路Ｍの出力ＳＲを受け取る場合、クロックドインバーター１４３のトランジスターＰ１７及びトランジスターＮ１７の双方のゲートは、第Ｎのレジスター１２_Ｎ内のマスター型の単位回路Ｍのラッチ回路１２５の出力ＳＲを受け取る。

なお、図５に示されるように、専用レジスター１９と第Ｎのレジスター１２_Ｎ内のマスター型の単位回路Ｍとの間にバッファー５５が設けられている場合、クロックドインバーター１４３のトランジスターＰ１７及びトランジスターＮ１７の双方のゲートは、バッファー５５の出力を受け取ることができる。言い換えれば、専用レジスター１９は、第Ｎのレジスター１２_Ｎ内のマスター型の単位回路Ｍのラッチ回路１２５の出力ＳＲをバッファー５５を介して受け取ることができる。

クロック信号ＣＬＫがＨｉｇｈレベルを示す場合、又は反転クロック信号ＸＣＬＫがＬｏｗレベルを示す場合、トランジスターＰ１７及びトランジスターＮ１７の双方のドレインは、ラッチ回路１２５の出力をラッチ回路１４６に取り込むと同時に、ラッチ回路１４６は、シリアルデータＳＤを出力する。

ラッチ回路１４６（インバーター１４８のドレイン出力）は、シリアルデータＳＤを出力する一方、インバーター１４８の入力（ゲート入力）のノードは、反転シリアルデータＸＳＤを表す。

図３に示されるように、出力バッファー３５が専用レジスター１９の出力を受け取る場合、専用レジスター１９は、ラッチ回路１４６から出力されるシリアルデータＳＤを出力バッファー３５に送る。図５に示されるように、専用レジスター１９と第Ｎのレジスター１２_Ｎ内のマスター型の単位回路Ｍとの間にバッファー５５が設けられている場合、専用レジスター１９は、ラッチ回路１４６から出力されるシリアルデータＳＤを出力パッドに送る。

図１５は、図７等の専用レジスター７９の構成例を示す。図１５に示すように、専用レジスター７９は、スレーブ型の単位回路Ｓだけでなく、マスター型の単位回路Ｍを含んでもよい。言い換えれば、専用レジスター７９は、シリアルデータＳＤを出力信号ＳＯとして外部に出力する専用フリップフロップであってもよい。図１５に示すように、専用レジスター７９は、例えば、１０個のＮ型のトランジスターＮ１１〜Ｎ２０と、１０個のＰ型のトランジスターＰ１１〜Ｐ２０とで、構成される。専用レジスター７９の動作は、第Ｎのレジスター１２_Ｎの動作とほぼ同じであるが、専用レジスター７９は、図７に示されるように、ラッチ回路１４６から出力されるシリアルデータＳＤを出力バッファー３５に送る。

２．３ 電流駆動能力
前述の通り、例えば、図３に示される専用レジスター１９の電流駆動能力は、図３に示される第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎの何れか１つのレジスター１２の電流駆動能力より高くすることができる。具体的には、例えば図１４の専用レジスター１９のスレーブ型の単位回路Ｓのクロックドインバーター１４３の電流駆動能力は、例えば図１２の第Ｎのフリップフロップのスレーブ型の単位回路Ｓのクロックドインバーター１２３の電流駆動能力より高くすることができる。言い換えれば、専用レジスター１９の電流駆動能力として、クロックドインバーター１４３の電流駆動能力を用いることができる。また、レジスター１２の電流駆動能力として、クロックドインバーター１２３の電流駆動能力を用いることができる。

より具体的には、Ｐ型のトランジスター１７のチャネル長及びチャネル幅がそれぞれＬｐ_１７及びＷｐ_１７であり、Ｐ型のトランジスター７のチャネル長及びチャネル幅がそれぞれＬｐ_７及びＷｐ_７であると想定する。クロックドインバーター１４３の電流駆動能力は、Ｗｐ_１７／Ｌｐ_１７に依存し、レジスター１２の電流駆動能力は、Ｗｐ_７／Ｌｐ_７に依存する。従って、Ｗｐ_１７／Ｌｐ_１７＞Ｗｐ_７／Ｌｐ_７の関係式が満たされるように、Ｐ型のトランジスター１７のサイズを設計することができる。言い換えれば、Ｗｐ_１７／Ｌｐ_１７を大きくすることにより、クロックドインバーター１４３の電流駆動能力を高めることができる。

また、Ｎ型のトランジスター１７のチャネル長及びチャネル幅がそれぞれＬｎ_１７及びＷｎ_１７であり、Ｎ型のトランジスター７のチャネル長及びチャネル幅がそれぞれＬｎ_７及びＷｎ_７であると想定する。Ｗｎ_１７／Ｌｎ_１７＞Ｗｎ_７／Ｌｎ_７の関係式が満たされるように、Ｎ型のトランジスター１７のサイズを設計することができる。言い換えれば、Ｗｎ_１７／Ｌｎ_１７を大きくすることにより、クロックドインバーター１４３の電流駆動能力を高めることができる。

さらに、Ｐ型のトランジスター１６のチャネル長及びチャネル幅がそれぞれＬｐ_１６及びＷｐ_１６であり、Ｐ型のトランジスター６のチャネル長及びチャネル幅がそれぞれＬｐ_６及びＷｐ_６であると想定する。Ｗｐ_１６／Ｌｐ_１６＞Ｗｐ_６／Ｌｐ_６の関係式が満たされるように、Ｐ型のトランジスター１６のサイズを設計することができる。言い換えれば、Ｗｐ_１６／Ｌｐ_１６を大きくすることにより、クロックドインバーター１４３の電流駆動能力を高めることができる。同様に、Ｎ型のトランジスター１６のチャネル長及びチャネル幅がそれぞれＬｎ_１６及びＷｎ_１６であり、Ｎ型のトランジスター６のチャネル長及びチャネル幅がそれぞれＬｎ_６及びＷｎ_６であると想定する。Ｗｎ_１６／Ｌｐ_１６＞Ｗｎ_６／Ｌｎ_６の関係式が満たされるように、Ｎ型のトランジスター１６のサイズを設計することができる。言い換えれば、Ｗｎ_１６／Ｌｎ_１６を大きくすることにより、クロックドインバーター１４３の電流駆動能力を高めることができる。

クロックドインバーター１４３の電流駆動能力を高めるように、Ｐ型のトランジスター１７のサイズ、Ｎ型のトランジスター１７のサイズ、Ｐ型のトランジスター１６のサイズ、及びＮ型のトランジスター１６のサイズの全てを設計することができる。但し、クロックドインバーター１４３の電流駆動能力を高めるように、Ｐ型のトランジスター１７のサイズだけを設計してもよく、Ｎ型のトランジスター１７のサイズだけを設計してもよい。即ち、クロックドインバーター１４３の電流駆動能力を高めるように、Ｐ型のトランジスター１７のサイズ、Ｎ型のトランジスター１７のサイズ、Ｐ型のトランジスター１６のサイズ、及びＮ型のトランジスター１６のサイズの少なくとも１つのサイズを設計してもよい。加えて、例えば図１４の専用レジスター１９において、ラッチ回路１４６（例えば、インバーター１４８）の電流駆動能力を高めてもよい。

例えば、図７に示される専用レジスター７９の電流駆動能力は、図７に示される第１〜第Ｎのレジスター１２_１、１２_２、・・・、１２_Ｎ−１、１２_Ｎの何れか１つのレジスター１２の電流駆動能力より高くすることができる。具体的には、例えば図１５の専用レジスター７９のスレーブ型の単位回路Ｓのクロックドインバーター１４３の電流駆動能力は、例えば図１２の第Ｎのフリップフロップ１２_Ｎのスレーブ型の単位回路Ｓのクロックドインバーター１２３の電流駆動能力より高くすることができる。また、例えば図１５の専用レジスター７９のマスター型の単位回路Ｍのクロックドインバーター１５１の電流駆動能力は、例えば図１２の第Ｎのフリップフロップ１２_Ｎのマスター型の単位回路Ｍのクロックドインバーター１２１の電流駆動能力より高くしてもよい。言い換えれば、図１５の専用レジスター７９の電流駆動能力として、スレーブ型の単位回路Ｓだけ（例えば、クロックドインバーター１４３だけ）の電流駆動能力を高めてもよい。

３ バッファー
３．１ 入力バッファー
図１６（Ａ）、図１６（Ｂ）は、図３等の入力バッファー３３の構成例を示す。入力バッファー３３は、複数の反転型のバッファーで構成することができる。図１６（Ａ）に示すように、入力バッファー３３は、例えば、３つのインバーター１６１、１６２、１６３である。図１６（Ｂ）に示すように、入力バッファー３３は、例えば、２つのインバーター１６１、１６２であってもよい。図１６（Ｂ）において、インバーター１６１は、入力パッドからのクロック信号ＣＬＫを反転させ、反転クロック信号ＸＣＬＫを生成する。インバーター１６２は、インバーター１６１からの反転クロック信号ＸＣＬＫを反転させ、クロック信号ＣＬＫを生成する。図１６（Ｂ）の入力バッファー３３は、インバーター１６１の出力ＸＣＬＫ及びインバーター１６２の出力ＣＬＫを図１２等のクロックドインバーター１２１等に出力することができる。インバーター１６１は、図１２等のインバーター１２７と同様に、複数のトランジスターで構成することができる。インバーター１６２も、複数のトランジスターで構成することができる。図１６（Ａ）において、インバーター１６３は、入力パッドからのクロック信号ＣＬＫを反転させ、反転クロック信号ＸＣＬＫを生成する。図１６（Ａ）の入力バッファー３３は、インバーター１６３の出力ＸＣＬＫ及びインバーター１６２の出力ＣＬＫを図１２等のクロックドインバーター１２１等に出力することができる。

なお、図８等の第１の入力バッファー８６は、複数の反転型のバッファーで構成することができる。また、図８等の第２の入力バッファー８７も、複数の反転型のバッファーで構成することができる。加えて、図３等の入力バッファー３４は、複数の反転型のバッファーで構成してもよい。なお、入力信号ＳＩが反転シリアルデータＸＳＤである場合、入力バッファー３４は、１つの反転型のバッファーで構成してもよい。

３．２ 出力バッファー
図１７（Ａ）、図１７（Ｂ）は、図３等の出力バッファー３５の構成例を示す。出力バッファー３５は、少なくとも１つのバッファーで構成することができる。図１７（Ａ）に示すように、出力バッファー３５は、例えば、２つのインバーター１７１、１７２である。図１７（Ｂ）に示すように、出力バッファー３５は、例えば、１つのインバーター１７１である。

図１７（Ａ）のインバーター１７１は、図１４等のラッチ回路１４６からのシリアルデータＳＤを反転させ、反転シリアルデータＸＳＤを生成する。インバーター１７２は、インバーター１７１からの反転シリアルデータＸＳＤを反転させ、シリアルデータＳＤを生成する。出力バッファー３５は、インバーター１７２の出力ＳＤを出力信号ＳＯとして図３等の出力パッドに出力することができる。なお、図１７（Ａ）のインバーター１７１が図１４等のクロックドインバーター１４３からの反転シリアルデータＸＳＤを反転させる場合、出力バッファー３５は、出力信号ＳＯとして反転シリアルデータＸＳＤを出力してもよい。

図１７（Ｂ）のインバーター１７１は、図１４等のクロックドインバーター１４３からの反転シリアルデータＸＳＤを反転させ、シリアルデータＳＤを生成する。出力バッファー３５は、インバーター１７１の出力ＳＤを出力信号ＳＯとして図３等の出力パッドに出力することができる。なお、図１７（Ｂ）のインバーター１７１が図１４等のラッチ回路１４６からのシリアルデータＳＤを反転させる場合、出力バッファー３５は、出力信号ＳＯとして反転シリアルデータＸＳＤを出力してもよい。

加えて、例えば図３において、専用レジスター１９のスレーブ型の単位回路Ｓ（具体的には、図１４のラッチ回路１４６等）と出力バッファー３５（具体的には、図１７（Ａ）のインバーター１７１等）との間の配線の長さは、第Ｎのフリップフロップ１２_Ｎのマスター型の単位回路Ｍ（具体的には、図１２のラッチ回路１２５等）と専用レジスター１９のスレーブ型の単位回路Ｓとの間の配線の長さより短くすることができる。また、例えば図３において、出力バッファー３５（具体的には、図１７（Ａ）のインバーター１７２等）と出力パッドとの間の配線の長さは、第Ｎのフリップフロップ１２_Ｎのマスター型の単位回路Ｍと専用レジスター１９のスレーブ型の単位回路Ｓとの間の配線の長さより短くすることができる。例えば図７において、専用レジスター１９のスレーブ型の単位回路Ｓと出力バッファー３５との間の配線の長さは、第Ｎ−１のフリップフロップ１２_Ｎ−１のスレーブ型の単位回路Ｓ（具体的には、図１２のラッチ回路１２６等）と専用レジスター７９のマスター型の単位回路Ｍ（具体的には、図１５のクロックドインバーター１５１等）との間の配線の長さより短くすることができる。

３．３ バッファー
図５等のバッファー５５は、少なくとも１つのバッファーで構成することができる。バッファー５５が反転型のバッファー（例えば、１つのインバーター）である場合、バッファー５５は、図１３の第Ｎ−１のレジスター１２_Ｎ−１のマスター型の単位回路Ｍの出力ＳＲを反転させ、専用レジスター１９は、図１４等のラッチ回路１４６からのシリアルデータＳＤを出力信号ＳＯとして出力する。バッファー５５が非反転型のバッファー（例えば、２つのインバーター）である場合、バッファー５５は、図１２の第Ｎ−１のレジスター１２_Ｎ−１のマスター型の単位回路Ｍの出力ＳＲを反転させ、専用レジスター１９は、図１４等のラッチ回路１４６からのシリアルデータＳＤを出力信号ＳＯとして出力する。なお、専用レジスター１９は、図１４等のクロックドインバーター１４３からの反転シリアルデータＸＳＤを出力信号ＳＯとして出力してもよい。

４． サーマルヘッドドライバー
図１８は、図１等の集積回路装置１０を含むサーマルヘッドの構成例を示す。図１８に示されるサーマルヘッドは、セラミック板１８２の上に、複数のサーマル抵抗素子１８０（広義には発熱素子、発熱抵抗体）が形成されている。図１８において、セラミック板１８２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子１８０が配列されている。複数のサーマル抵抗素子１８０の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド（セラミック板１８２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッドは、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）を含む。複数のサーマル抵抗素子１８の他端には、第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の出力が電気的に接続される。第１〜第（Ｍ−１）のサーマルヘッドドライバー（１０−１、１０−２、…、１０−（Ｍ−１））の各々は、図１等の集積回路装置１０で構成することができる。また、第Ｍのサーマルヘッドドライバー（１０−Ｍ）は、専用レジスター１９を含まない集積回路装置１０で構成することができる。第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）は、カスケード接続されている。

第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の各々は、第１〜第Ｎの出力トランジスターをさらに含むことができる。１つのサーマルドライバー（１０）は、第１〜第Ｎの出力トランジスターを介して第１〜第Ｎの発熱素子１８０_１、・・・、１８０_Ｎを駆動する。第１〜第Ｎの出力トランジスターのうちの第ｍ（ｍは、１以上Ｎ以下の範囲の整数）番目の出力トランジスターは、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎのうちの第ｍ番目のレジスターから出力されるシリアルデータＳＤ（ＳＬ）に基づき制御される。第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の各々は、第１〜第Ｎの発熱素子１８０_１、・・・、１８０_Ｎに接続される第１〜第Ｎの出力トランジスターの出力を例えば接地電源電圧に設定することで、第１〜第Ｎの発熱素子１８０_１、・・・、１８０_Ｎに電流を流す（駆動する）ことができる。

なお、サーマルヘッドドライバー以外のドライバー（電気光学装置ドライバー（例えば、液晶ドライバー、プラズマパネルドライバー、ＬＥＤ表示ドライバー、有機ＥＬ表示ドライバー、蛍光表示管ドライバー）、プリンタードライバー（例えば、ＬＥＤプリントヘッドドライバー、有機ＥＬプリントヘッドドライバー）等）を図１等の集積回路装置１０で構成してもよい。このようなドライバーは、発熱素子の代わりに、例えば有機ＬＥＤ（広義には発光素子）等を駆動してもよい。また、ドライバーの目的に応じて、出力トランジスターは、Ｎ型のトランジスター又はＰ型のトランジスターで構成することができる。また、出力トランジスターは、ＣＭＯＳトランジスターで構成することもできる。

図１９は、サーマルヘッドドライバーである集積回路装置１０の構成例を示す。なお、出力トランジスターＯＤをＰ型のトランジスター又はＣＭＯＳトランジスターで構成する場合、当業者は、以下に説明されるドライバーの一部の構成が必要に応じて変形されることを容易に理解できるであろう。図１９に示されるサーマルドライバー（１０）は、図１８の第１〜第（Ｍ−１）のサーマルヘッドドライバー（１０−１、１０−２、…、１０−（Ｍ−１））のうちの何れか１つのサーマルヘッドドライバーを表す。

サーマルヘッドドライバー（１０）は、複数のドライバーブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含む。具体的には、サーマルヘッドドライバー（１０）は、複数の出力トランジスターＯＤ１〜ＯＤＮと、複数の出力制御回路ＯＣ１〜ＯＣＮと、複数のラッチＬＴ１〜ＬＴＮと、複数のレジスター（フリップフロップ）ＤＦＦ１〜ＤＦＦＮとを含むことができる。以下の説明において、複数のドライバーブロックＤＢ１〜ＤＢＮの中のｊ（１≦ｊ≦Ｎ、ｊは整数）番目のドライバーブロックを「ＤＢｊ」として表すことがある。また、複数の出力トランジスターＯＤ１〜ＯＤＮの中のｊ番目の出力トランジスターを「ＯＤｊ」として表すことがある。同様に、ｊ番目の出力制御回路、ｊ番目のラッチ及びｊ番目のレジスターを、それぞれ、「ＯＣｊ」、「ＬＴｊ」及び「ＤＦＦｊ」として表すことがある。

サーマルヘッドドライバー（１０）には、クロック信号ＣＬＫ、シリアルデータＳＤ（ＳＩ）、ラッチ信号ＬＡＴ及びストローブ信号ＳＴＢが、入力される。１ビットデータ（広義には、画素データ）は、シリアルデータＳＤとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ１〜ＬＴＮの各々に１ビットデータを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバーブロックＤＢ１〜ＤＢＮに供給される。

ドライバーブロックＤＢ１〜ＤＢＮの第１〜第Ｎのレジスター１２１、・・・、１２Ｎは、図１等のシフトレジスター１８を構成する。シフトレジスター１８を構成する各レジスター１２は、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。

なお、サーマルヘッドドライバー（例えば図１８の符号１０−１で示されるサーマルドライバー）は、シリアルデータＳＤを専用レジスター１９を介して、次段のサーマルヘッドドライバー（例えば図１８の符号１０−２で示されるサーマルドライバー）に出力する。次段のサーマルヘッドドライバー（１０−２）のシフトレジスターを構成する各レジスターも、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。

ｊ番目のドライバーブロックＤＢ_ｊにおいて、ラッチＬＴ_ｊは、ラッチ信号ＬＡＴが例えばＨｉｇｈレベルのとき、レジスター１２_ｊに取り込んだ１ビットデータをラッチ（保持）する。ラッチＬＴ_ｊの出力は、出力制御回路ＯＣ_ｊに入力される。出力制御回路ＯＣ_ｊは、ストローブ信号ＳＴＢと、ドライバーブロックＤＢ_ｊに対応した画素データ（ラッチＬＴ_ｊにラッチされた１ビットデータ）とに基づいて、出力制御信号ｃｎｔ_ｊを生成する。出力トランジスターＯＤ_ｊは、Ｎ型のトランジスターにより構成される。出力トランジスターＯＤ_ｊのドレインが、ドライバー出力ＤＯ_ｊとなる。

ドライバーブロックＤＢ_１〜ＤＢ_Ｎの出力トランジスターＯＤ_１〜ＯＤ_Ｎのソースには、接地電源電圧ＧＮＤが供給される。出力トランジスターＯＤ_ｊのゲートには、出力制御回路ＯＣ_ｊからの出力制御信号ｃｎｔ_ｊが供給される。図１９では、ｊ番目のドライバーブロックＤＢ_ｊにおいて、出力制御信号ｃｎｔ_ｊにより、出力トランジスターＯＤ_ｊのソース・ドレイン間が電気的に導通することで、ドライバー出力ＤＯ_ｊが接地電源電圧ＧＮＤに設定される。

５． 電子機器
図２０は、印刷システムの外観図を示す。
図２０に示される印刷システムは、ホストコンピューター（広義には制御部）と、レシート２０１等を発行するプリンター２０４とを含む。ホストコンピューターは、本体２０５と、表示装置（広義には、電気光学装置）２０６と、キーボード２０７と、ポインティングデバイスとしてのマウス２０８とを含む。プリンター２０４は、例えば図１９に示されるサーマルドライバー（１０）を含む。

図２１は、図２０に示されるホストコンピューターの構成例を示す。ホストコンピューターでは、ＣＰＵ２１１に、バスライン２１２を介して、プログラムデータ等が格納されたＲＯＭ２１３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ２１４、プリンター２０４に印刷データや印刷コマンド等を送信する通信インタフェース２１５、表示装置２０６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラー２１６、キーボード２０７から入力キーに対応するキー信号を取り込むキーボードコントローラー２１７、マウス２０８とのデータ等のやり取りを制御するマウスコントローラー２１８が接続されている。また、プリンター２０４は、通信インタフェース２１５からの印刷データ（広義には、シリアルデータ）等を受信する通信インタフェース２１９を含む。

ＣＰＵ２１１は、ＲＯＭ２１３又はＲＡＭ２１４に格納されたプログラムに従って印刷処理を実行し、印刷データをＲＡＭ２１４に展開したり、ＲＡＭ２１４の印刷データを、通信インタフェース２１５を介してプリンター２０４に転送したりすることができる。

図１等の集積回路装置１０を含む電子機器は、例えばプリンター２０４であるが、表示装置２０６の走査ドライバーも、図１等の集積回路装置１０を含むことができる。プリンター２０４や表示装置２０６以外の携帯電話、ページャー、時計、液晶テレビ、カーナビゲーション装置、電卓、ワードプロセッサー、プロジェクター、ＰＯＳ端末等の電子機器も、図１等の集積回路装置１０を含むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

１０，２０ 集積回路装置、 １２，２２ レジスター、
１８，２８ シフトレジスター、 １９，７９ 専用レジスター、
３３，３４，８６，８７ 入力バッファー、 ３５ 出力バッファー、
３８ 入出力パッド領域、 ５５ バッファー、
１２１〜１２４，１４３，１４４，１５１，１５２ クロックドインバーター、
１２５，１２６，１４６，１５５ ラッチ回路、
１２７，１２８，１４８，１５７，１６１〜１６３，１７１，１７２ インバーター、
１８０ サーマル抵抗素子、 １８２ セラミック板、 ２０１ レシート、
２０４ プリンター、 ２０５ 本体、 ２０６ 表示装置、 ２０７ キーボード、
２０８ マウス、 ２１１ ＣＰＵ、 ２１２ バスライン、 ２１３ ＲＯＭ、
２１４ ＲＡＭ、 ２１５，２１９ 通信インタフェース、
２１６ ディスプレイコントローラー、 ２１７ キーボードコントローラー、
２１８ マウスコントローラー、 ＣＬＫ クロック信号、 ｃｎｔ 出力制御信号、
ＤＢ ドライバーブロック、 ＤＯ ドライバー出力、
ＧＮＤ，ＶＤＤ，ＶＨ，ＶＳＳ 電源電圧、 ＬＡＴ ラッチ信号、 ＬＴ ラッチ、
Ｍ マスター型の単位回路、 Ｎ１〜Ｎ２０ Ｎ型のトランジスター、
ＯＣ 出力制御回路、 ＯＤ 出力トランジスター、
Ｐ１〜Ｐ２０ Ｐ型のトランジスター、 Ｓ スレーブ型の単位回路、
ＳＤ，ＳＬ シリアルデータ、 ＳＩ 入力信号、 ＳＯ 出力信号、
ＳＲ シフトレジスターの出力、 ＳＴＢ ストローブ信号、
ＸＣＬＫ 反転クロック信号、 ＸＳＤ 反転シリアルデータ

Claims (15)

1. 第１〜第Ｎ（Ｎは２以上の整数）のレジスターを有するシフトレジスターであって、シリアルデータを入力し、前記第１〜第Ｎのレジスターを介して前記シリアルデータを出力するシフトレジスターと、
   前記シフトレジスターの出力を保持し、前記シリアルデータを出力する専用レジスターと、
   を含み、
   前記専用レジスターを介して前記シリアルデータを、カスケード接続される他の集積回路装置に出力信号として出力することを特徴とする集積回路装置。
2. 請求項１において、
   クロック信号を入力し、前記クロック信号を出力する第１の入力バッファーと、
   前記第１の入力バッファーに入力される前記クロック信号を入力し、前記クロック信号を出力する第２の入力バッファーと、
   をさらに含み、
   前記シフトレジスターは、前記第１の入力バッファーから出力される前記クロック信号を入力し、
   前記専用レジスターは、前記第２の入力バッファーから出力される前記クロック信号を入力することを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１〜第Ｎのレジスターのうちの第ｉ（ｉは、１以上Ｎ以下の範囲の整数）番目のレジスターは、第１〜第Ｎのフリップフロップのうちの第ｉ番目のフリップフロップであり、
   前記第１〜第Ｎのフリップフロップの各々は、マスター型の単位回路とスレーブ型の単位回路とを有し、
   前記第１のフリップフロップのマスター型の単位回路は、前記シリアルデータを入力信号として入力し、前記第１のフリップフロップのスレーブ型の単位回路は、前記シリアルデータを出力し、
   前記第１〜第Ｎのフリップフロップのうちの第ｊ（ｊは、２以上Ｎ以下の範囲の整数）番目のフリップフロップのマスター型の単位回路は、第（ｊ−１）番目のフリップフロップのスレーブ型の単位回路から出力される前記シリアルデータを入力することを特徴とする集積回路装置。
4. 請求項３において、
   前記専用レジスターは、スレーブ型の単位回路であり、
   前記専用レジスターの前記スレーブ型の単位回路は、前記第Ｎのフリップフロップのマスター型の単位回路の出力を入力することを特徴とする集積回路装置。
5. 請求項４において、
   前記第Ｎのフリップフロップのスレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有し、
   前記専用レジスターの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有し、
   前記専用レジスターの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力は、前記第Ｎのフリップフロップのスレーブ型の単位回路の前記クロックドインバーターの電流駆動能力より高いことを特徴とする集積回路装置。
6. 請求項４又は５において、
   前記専用レジスターから出力される前記シリアルデータを入力し、前記シリアルデータを出力する出力バッファーを
   さらに含み、
   前記専用レジスターの前記スレーブ型の単位回路と前記出力バッファーとの間の配線の長さは、前記第Ｎのフリップフロップのマスター型の単位回路と前記専用レジスターの前記スレーブ型の単位回路との間の配線の長さより短く、
   前記出力バッファーから出力される前記シリアルデータを前記出力信号として出力することを特徴とする集積回路装置。
7. 請求項６において、
   前記出力バッファーから出力される前記シリアルデータを前記出力信号として出力する出力パッドを
   さらに含み、
   前記出力バッファーと前記出力パッドとの間の配線の長さは、前記第Ｎのフリップフロップの前記マスター型の単位回路と前記専用レジスターの前記スレーブ型の単位回路との間の前記配線の長さより短いことを特徴とする集積回路装置。
8. 請求項３において、
   前記第Ｎのフリップフロップのマスター型の単位回路の出力を入力し、出力するバッファーを
   さらに含み、
   前記専用レジスターは、スレーブ型の単位回路であり、
   前記専用レジスターの前記スレーブ型の単位回路は、前記バッファーの出力を入力することを特徴とする集積回路装置。
9. 請求項８において、
   前記第Ｎのフリップフロップのスレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有し、
   前記専用レジスターの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有し、
   前記専用レジスターの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力は、前記第Ｎのフリップフロップの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力より高いことを特徴とする集積回路装置。
10. 請求項８又は９において、
    前記専用レジスターから出力される前記シリアルデータを前記出力信号として出力する出力パッドを
    さらに含むことを特徴とする集積回路装置。
11. 請求項３において、
    前記専用レジスターは、マスター型の単位回路とスレーブ型の単位回路とを有するフリップフロップであり、
    前記専用レジスターの前記マスター型の単位回路は、前記第１〜第Ｎのフリップフロップのうちの第ｋ番目（ｋは、Ｎ−１）のフリップフロップのスレーブ型の単位回路から出力される前記シリアルデータを入力することを特徴とする集積回路装置。
12. 請求項１１において、
    前記第Ｎのフリップフロップの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有し、
    前記専用レジスターの前記スレーブ型の単位回路は、クロックドインバーターとラッチ回路とを有し、
    前記専用レジスターの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力は、前記第Ｎのフリップフロップの前記スレーブ型の単位回路の前記クロックドインバーターの電流駆動能力より高いことを特徴とする集積回路装置。
13. 請求項１１又は１２において、
    前記専用レジスターから出力される前記シリアルデータを入力し、前記シリアルデータを出力する出力バッファーを
    さらに含み、
    前記専用レジスターの前記スレーブ型の単位回路と前記出力バッファーとの間の配線の長さは、前記第１〜第Ｎのフリップフロップのうちの前記第ｋ番目のフリップフロップの前記スレーブ型の単位回路と前記専用レジスターの前記マスター型の単位回路との間の配線の長さより短く、
    前記出力バッファーから出力される前記シリアルデータを前記出力信号として出力することを特徴とする集積回路装置。
14. 請求項１乃至１３の何れかにおいて、
    第１〜第Ｎの出力トランジスターを
    さらに含み、
    前記第１〜第Ｎの出力トランジスターのうちの第ｍ（ｍは、１以上Ｎ以下の範囲の整数）番目の出力トランジスターは、前記第１〜第Ｎのレジスターのうちの第ｍ番目のレジスターから出力される前記シリアルデータに基づき制御され、
    前記第１〜第Ｎの出力トランジスターを介して第１〜第Ｎの発熱素子を駆動するサーマルヘッドドライバーであることを特徴とする集積回路装置。
15. 請求項１乃至１４の何れか記載の集積回路装置を含むことを特徴とする電子機器。

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