JPS60113398A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60113398A JPS60113398A JP58220318A JP22031883A JPS60113398A JP S60113398 A JPS60113398 A JP S60113398A JP 58220318 A JP58220318 A JP 58220318A JP 22031883 A JP22031883 A JP 22031883A JP S60113398 A JPS60113398 A JP S60113398A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- drives
- delay time
- transfer
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は直列接続した多数のｒＦで構成されるシフトレ
ジスタを有するＩＣ（半導体集積回路）に閃し、特にＩ
Ｃチップ内でのシフトレジスタ用転送りｐツク発生回路
に関する。前記ＩＣの例としては、液晶表示体ドライブ
用ＩＣ９螢光表示体ドライブ用工Ｃやサーマルヘッドド
ライブ用工Ｃ等があげられる。これらの工Ｃは１チツプ
内に２０〜８０個程度のＦＦが直列接続されたシフトレ
ジスタを有しており、更に機器として必要な出力数に応
じてこれらの工Ｃチップは第１図に示すように複数個直
列接続（通常カスケード接続と呼ばれる）されて用いら
れる。
ジスタを有するＩＣ（半導体集積回路）に閃し、特にＩ
Ｃチップ内でのシフトレジスタ用転送りｐツク発生回路
に関する。前記ＩＣの例としては、液晶表示体ドライブ
用ＩＣ９螢光表示体ドライブ用工Ｃやサーマルヘッドド
ライブ用工Ｃ等があげられる。これらの工Ｃは１チツプ
内に２０〜８０個程度のＦＦが直列接続されたシフトレ
ジスタを有しており、更に機器として必要な出力数に応
じてこれらの工Ｃチップは第１図に示すように複数個直
列接続（通常カスケード接続と呼ばれる）されて用いら
れる。
シフトレジスタを有する工０においては、従来より第２
図に示したように転送りロック入カｃＬ工は３でバッフ
ァされ、シフトレジスタを構成する全７リツプフロツプ
？？、〜ｎに接続される。
図に示したように転送りロック入カｃＬ工は３でバッフ
ァされ、シフトレジスタを構成する全７リツプフロツプ
？？、〜ｎに接続される。
−例として８ドツト／Ｂで３４版サイズのラインをプリ
ントするためのサーマルヘッドでは、１チツプ内に３２
ビツト（％＝３２）のレジスタを有するＩＣが、第１図
のように６４個（ｉ ＝ ６４ ）カスケード接続して
用いられている。また６４０×２００ドツトの液晶表示
パネルモジュールでは１チツプ内に６４ピツトのレジス
タを有する工○が１０又は２０個カスケード接続して用
いられている。これらのモジュールにおいては、シリア
ルデータを数ＭＨｚという高速で転送することが要求さ
れる。
ントするためのサーマルヘッドでは、１チツプ内に３２
ビツト（％＝３２）のレジスタを有するＩＣが、第１図
のように６４個（ｉ ＝ ６４ ）カスケード接続して
用いられている。また６４０×２００ドツトの液晶表示
パネルモジュールでは１チツプ内に６４ピツトのレジス
タを有する工○が１０又は２０個カスケード接続して用
いられている。これらのモジュールにおいては、シリア
ルデータを数ＭＨｚという高速で転送することが要求さ
れる。
第３図は第２図の回路図のタイムチャートである。以下
に従来ＩＣにおける欠点を第１〜３図を用いて説明する
。
に従来ＩＣにおける欠点を第１〜３図を用いて説明する
。
シリアルデータを高速で転送しようとした時、ＣＬより
の○Ｌ工大入力対する遅れ時間ｔ１や、７Ｆ自体の遅れ
時間ｔｔをできるだけ小さく抑える必要がある。更にＩ
Ｃチップがカスケード接続されている時は、ＦＴ最終段
の出力Ｑ％が次段のＩＣの初段ＦＦのデータ入力（Ｄよ
り）に達するまでの遅れ時間ｔ、も小さく抑える必要が
ある。
の○Ｌ工大入力対する遅れ時間ｔ１や、７Ｆ自体の遅れ
時間ｔｔをできるだけ小さく抑える必要がある。更にＩ
Ｃチップがカスケード接続されている時は、ＦＴ最終段
の出力Ｑ％が次段のＩＣの初段ＦＦのデータ入力（Ｄよ
り）に達するまでの遅れ時間ｔ、も小さく抑える必要が
ある。
従来の工Ｏにおいては転送りロック用バッファ３がシフ
トレジスタを構成する全？ｒを駆動しているため、Ｆ？
の段数が多いとそれに比例してバッファ３の負荷が増し
ｔｌが大きくなってしまう。図１のようにカスケード接
続されたモジュールの転送速度は１． ｄ ｘ ＝（ｔ
！ ＋ ｔ ２ ＋ｔ ｓ ）で制限されるため、工
０チップ内のＦ？の段数が多いとｔｌが大きく悪影響を
与え、カスケード接続でのシリアルデータの高速転送が
困難となる。
トレジスタを構成する全？ｒを駆動しているため、Ｆ？
の段数が多いとそれに比例してバッファ３の負荷が増し
ｔｌが大きくなってしまう。図１のようにカスケード接
続されたモジュールの転送速度は１． ｄ ｘ ＝（ｔ
！ ＋ ｔ ２ ＋ｔ ｓ ）で制限されるため、工
０チップ内のＦ？の段数が多いとｔｌが大きく悪影響を
与え、カスケード接続でのシリアルデータの高速転送が
困難となる。
バッファ３の能力を大きくすることはｔｌを小さくする
ことに効果はあるが、単順にバッファ能力を上げること
は比例してチップ面積増大をもたらすので望ましい方法
ではない。更に、バッファ３の能力を増すと比例してＣ
Ｌ工端子のゲート容量＝入力容量が増えてしまう。ＳＱ
Ｌを駆動するドライバーは１００Ω近いインピーダンス
を持つためＩＣチップの入力容量が２０ＰＦ程度のもの
を５０個カスケード接続するとＳＱＬ自体の遅れ時間が
１００％臓にもなってしまうため、この点からもバッフ
ァ５の能力はむやみに大きくは出来ない。
ことに効果はあるが、単順にバッファ能力を上げること
は比例してチップ面積増大をもたらすので望ましい方法
ではない。更に、バッファ３の能力を増すと比例してＣ
Ｌ工端子のゲート容量＝入力容量が増えてしまう。ＳＱ
Ｌを駆動するドライバーは１００Ω近いインピーダンス
を持つためＩＣチップの入力容量が２０ＰＦ程度のもの
を５０個カスケード接続するとＳＱＬ自体の遅れ時間が
１００％臓にもなってしまうため、この点からもバッフ
ァ５の能力はむやみに大きくは出来ない。
本発明の目的は多段のシフトレジスタを有する工Ｃをカ
スケード接続したモジュールにおいて、高速のデータ転
送を可能にするところにある。より詳しく言えば、従来
例で述べたようにカスケード接続したモジュールの転送
速度を制限する遅れ時間ｔ ｄ１＝ （ｔ’ｘ ＋ｔ＊
＋ ｔｍ ）から、ｔｌの項を無視し得るようにした
工０を提供するところにある。
スケード接続したモジュールにおいて、高速のデータ転
送を可能にするところにある。より詳しく言えば、従来
例で述べたようにカスケード接続したモジュールの転送
速度を制限する遅れ時間ｔ ｄ１＝ （ｔ’ｘ ＋ｔ＊
＋ ｔｍ ）から、ｔｌの項を無視し得るようにした
工０を提供するところにある。
本発明の特徴は直列接続した５個の７７で構成されるシ
フトレジスタを有する工０において、前記シフトレジス
タ用の転送りロックのバッファが最終段を含む情個のＦ
’Ｆを駆動するバッファと、それ以外のｔ個（ｍ （ｔ
、悟＋ｔ＝偲）の７］ｌ＋を駆動するバッファとに別
々に設けるところにある〔実施例〕 本発明の一実施例である工０の回路図を第４図に示す。
フトレジスタを有する工０において、前記シフトレジス
タ用の転送りロックのバッファが最終段を含む情個のＦ
’Ｆを駆動するバッファと、それ以外のｔ個（ｍ （ｔ
、悟＋ｔ＝偲）の７］ｌ＋を駆動するバッファとに別
々に設けるところにある〔実施例〕 本発明の一実施例である工０の回路図を第４図に示す。
この実施例においては、最終段の７リツプＬ１のみを駆
動する転送りロック用バッフ−Ｐ７と、それ以外の７リ
ツプフロツプＬ１〜？？（、−□）を駆動する転送りロ
ック用バッファ６とを別々に設けている。
動する転送りロック用バッフ−Ｐ７と、それ以外の７リ
ツプフロツプＬ１〜？？（、−□）を駆動する転送りロ
ック用バッファ６とを別々に設けている。
第５図は第４図の回路図のタイムチャートである。０Ｌ
１Ｂ１のＯＬ工大入力対する遅れ時間は従来例と同様で
ｔ、にほぼ等しい。一方バッファ７の負荷はバッファ６
の負荷よりがなり小さいため、ＣＬより、のＣＬ工大入
力対する遅れ時間ｔ４はｔｌにくらべて無視し得るほど
小さい。それゆえＱ、〜Ｑ％−□のＣＬ１人カに対する
遅れ時間は従来例と同様１１＋１．であるが、ＱｎのＣ
Ｌ工大入力対する遅れは従来例と異なり１．＋１゜とな
る。
１Ｂ１のＯＬ工大入力対する遅れ時間は従来例と同様で
ｔ、にほぼ等しい。一方バッファ７の負荷はバッファ６
の負荷よりがなり小さいため、ＣＬより、のＣＬ工大入
力対する遅れ時間ｔ４はｔｌにくらべて無視し得るほど
小さい。それゆえＱ、〜Ｑ％−□のＣＬ１人カに対する
遅れ時間は従来例と同様１１＋１．であるが、ＱｎのＣ
Ｌ工大入力対する遅れは従来例と異なり１．＋１゜とな
る。
よってＩＣチップをカスケード接続したモジュールでの
転送速度を制限する遅れ時間ｔｄ２はｔ４−１−ｔ、−
）ｔ、となり、ｔｄ、にｔｌが影響を与えないことにな
る。１４．１．＜＜ １．．１□であるので、ｔｄ、を
従来例におけるｔｄｌの半分以下に容易に抑えることが
出来、モジュールの高速化が可能となった。バッファ７
は最終段の７７のみを駆動するだけなので能力は小さく
て済み、ＩＣへの作り込みも容易である。
転送速度を制限する遅れ時間ｔｄ２はｔ４−１−ｔ、−
）ｔ、となり、ｔｄ、にｔｌが影響を与えないことにな
る。１４．１．＜＜ １．．１□であるので、ｔｄ、を
従来例におけるｔｄｌの半分以下に容易に抑えることが
出来、モジュールの高速化が可能となった。バッファ７
は最終段の７７のみを駆動するだけなので能力は小さく
て済み、ＩＣへの作り込みも容易である。
なお上述の実施例においてはバッファ７で駆動するＦＦ
は最終段のもの１段のみとしたが、パターン上の都合に
より、最終段を含む数個のＦＦをバッファ７で駆動′し
てもよい。また？４１〜ＰＩＦい−、）を駆動するバッ
ファ６についても１つでなくいくつかに分解しても構わ
ない。
は最終段のもの１段のみとしたが、パターン上の都合に
より、最終段を含む数個のＦＦをバッファ７で駆動′し
てもよい。また？４１〜ＰＩＦい−、）を駆動するバッ
ファ６についても１つでなくいくつかに分解しても構わ
ない。
以上述べてきたとうり、本発明によってＩＣチップをカ
スケード接続したモジュールにおいてシリアルデータ転
送の高速化が容易に出来るようになった。今後各種表示
パネルの大容量罹や、プリント時間の短縮化に対してモ
ジュールの高速化が不可欠の状況において本発明はすぐ
れた効果を有するものである。
スケード接続したモジュールにおいてシリアルデータ転
送の高速化が容易に出来るようになった。今後各種表示
パネルの大容量罹や、プリント時間の短縮化に対してモ
ジュールの高速化が不可欠の状況において本発明はすぐ
れた効果を有するものである。
第１図はＩＣチップを複数個カスケード接続してシリア
ルデータの転送を行なうことを示した図である。第２図
は従来のシリアルデータ転送用Ｉａの＠略図、第３図は
そのタイムチャートである第４図は本発明のシリアルデ
ータ転送用工Ｃの回路図の具体例、第５図はそのタイム
チャートである。 １・・・・・・シフトレジスタ内蔵の工Ｃチップ２川・
・・フリップフロップ ５．４，５，６．７・・・・・・バッファ以 上 出願人 株式会社識訪精工舎 代理人 弁理士 最上 務
ルデータの転送を行なうことを示した図である。第２図
は従来のシリアルデータ転送用Ｉａの＠略図、第３図は
そのタイムチャートである第４図は本発明のシリアルデ
ータ転送用工Ｃの回路図の具体例、第５図はそのタイム
チャートである。 １・・・・・・シフトレジスタ内蔵の工Ｃチップ２川・
・・フリップフロップ ５．４，５，６．７・・・・・・バッファ以 上 出願人 株式会社識訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 直列接続したｎ個のＦＦ（７リツプフロツプ）で構成さ
れるシフトレジスタを有する半導体集積回路において、
前記シフトレジスタを駆動する転送りロックバッファは
第１バツフアと第２バツフアの少くとも２系列に分かれ
ており前記第１バッフ丁は前記シフトレジスタの最終段
もしくは、最終段を含む複数個の１Ｆを駆動し前記第２
バツフアは、第１バツフアによって駆動されるＦＦ以外
Ｂ’Ｆを駆動するように別系列構成されていることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220318A JPH073750B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220318A JPH073750B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113398A true JPS60113398A (ja) | 1985-06-19 |
| JPH073750B2 JPH073750B2 (ja) | 1995-01-18 |
Family
ID=16749260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220318A Expired - Lifetime JPH073750B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073750B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139200A (ja) * | 1985-12-12 | 1987-06-22 | Seiko Epson Corp | シフトレジスタｉｃ |
| JPH02146193A (ja) * | 1988-08-18 | 1990-06-05 | Fuji Electric Co Ltd | シフトレジスタの縦列接続回路駆動方式 |
| US6876352B1 (en) | 1999-05-28 | 2005-04-05 | Nec Corporation | Scanning circuit |
| JP2011071732A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775346A (en) * | 1980-10-28 | 1982-05-11 | Toshiba Corp | Input/output device |
-
1983
- 1983-11-22 JP JP58220318A patent/JPH073750B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775346A (en) * | 1980-10-28 | 1982-05-11 | Toshiba Corp | Input/output device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139200A (ja) * | 1985-12-12 | 1987-06-22 | Seiko Epson Corp | シフトレジスタｉｃ |
| JPH02146193A (ja) * | 1988-08-18 | 1990-06-05 | Fuji Electric Co Ltd | シフトレジスタの縦列接続回路駆動方式 |
| US6876352B1 (en) | 1999-05-28 | 2005-04-05 | Nec Corporation | Scanning circuit |
| JP2011071732A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073750B2 (ja) | 1995-01-18 |
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