JP5418201B2 - 集積回路装置、サーマルヘッド、電子機器及び出力方法 - Google Patents
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前記ラッチ信号及びストローブ信号に基づき合成信号を生成する合成回路と、
前記第1のラッチにラッチされた前記第1の画素データを前記合成信号に基づきラッチする第1の後段ラッチと、
前記合成信号及び前記第1の後段ラッチにラッチされた前記第1の画素データに基づき第1の出力制御信号を生成する第1の出力制御回路と、
前記ラッチ信号に基づき第2の画素データをラッチする第2のラッチと、
前記合成信号を遅延させた遅延合成信号を生成する遅延回路と、
前記第2のラッチにラッチされた前記第2の画素データを前記遅延合成信号に基づきラッチする第2の後段ラッチと、
前記遅延合成信号及び前記第2の後段ラッチにラッチされた前記第2の画素データに基づき第2の出力制御信号を出力する第2の出力制御回路と、
を含むことを特徴とする集積回路装置に関係する。
前記合成信号を反転させた反転合成信号を生成する第1の反転回路と、
前記遅延合成信号を反転させた反転遅延合成信号を生成する第2の反転回路と、
をさらに含んでもよく、
前記第1の後段ラッチは、前記第1のラッチにラッチされた前記第1の画素データを前記反転合成信号に基づきラッチしてもよく、
前記第2の後段ラッチは、前記第2のラッチにラッチされた前記第2の画素データを前記反転遅延合成信号に基づきラッチしてもよい。
前記第1の画素データを前記第1のラッチに出力する第1のフリップフロップと、
前記第2の画素データを前記第2のラッチに出力する第2のフリップフロップと、
をさらに含んでもよく、
前記1のフリップフロップ及び前記第2のフリップフロップは、シフトレジスターを構成してもよい。
前記第1の出力制御信号で第1の出力ドライバーを介して駆動される第1の発熱素子と、
前記第2の出力制御信号で第2の出力ドライバーを介して駆動される第2の発熱素子と、
を含むことを特徴とするサーマルヘッドに関係する。
前記ラッチ信号及びストローブ信号に基づき合成信号を生成し、
前記合成信号に基づき第1のラッチ出力信号をラッチして、第1の後段ラッチ出力信号を生成し、
前記合成信号及び前記第1の後段ラッチ出力信号に基づき第1の出力制御信号を生成し、
前記第1の出力制御信号を第1の駆動素子に出力することを特徴とする出力方法に関係する。
前記ラッチ信号に基づき第2の画素データをラッチして、第2のラッチ出力信号を生成し、
前記合成信号を遅延させた遅延合成信号を生成し、
前記遅延合成信号に基づき前記第2のラッチ出力信号をラッチして、第2の後段ラッチ出力信号を生成し、
前記遅延合成信号及び前記第2の後段ラッチ出力信号に基づき第2の出力制御信号を生成し、
前記第2の出力制御信号を第2の駆動素子に出力してもよい。
1.1 集積回路装置の構成
図1は、本実施形態の集積回路装置の構成例を示す。図1に示されるように、集積回路装置は、第1のラッチLT1と、合成回路LGと、第1の後段ラッチLT1Dと、第1の出力制御回路OC1と、第2のラッチLT2と、遅延回路DL2と、第2の後段ラッチLT2Dと、第2の出力制御回路OC2とを含む。言い換えれば、集積回路装置は、合成回路LGと、第1のドライバーブロックDB1と、第2のドライバーブロックDB2と、を含む。
図2は、集積回路装置の第1の比較例を示す。第1の比較例は、特許文献1の図3の構成例と本質的に一致する。図2の例において、第1の比較例は、図1の構成例と類似するが、第1の比較例は、図1の合成回路LG、第1の後段ラッチLT1D及び第2の後段ラッチLT2Dを含まない。
図4は、集積回路装置の第2の比較例を示す。第2の比較例は、第1の比較例と比較して、もう1つの遅延回路DL2を含む。具体的には、第2のドライバーブロックDB2において、ラッチ信号LATを遅延させた遅延ラッチ信号を利用することができる。第2の比較例では、ストローブ信号STBと同様に、ラッチ信号LATを遅延させることができる。なお、ラッチ信号LATを遅延させるもう1つの遅延回路DL2は、新規な構成であり、従って、第2の比較例は、全体として新規な構成である。
図6は、図1の合成回路LGによって生成される合成信号STB’1の具体例を示す。図6の例では、合成信号STB’1がアクティブ(発熱素子駆動可能)である期間は、ラッチ信号LATがアクティブ(画素データ通過可能)である期間を除いた、ストローブ信号STBがアクティブである期間である。また、図6の例では、合成信号STB’1が非アクティブである期間は、ストローブ信号STBが非アクティブである期間である。
図7は、図1の集積回路装置を含むサーマルヘッドの構成例を示す。図7に示されるサーマルヘッドは、セラミック板72の上に、複数のサーマル抵抗素子70(広義には発熱素子、発熱抵抗体)が形成されている。図7において、セラミック板72の長辺の1つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子70が配列されている。複数のサーマル抵抗素子70の一端には、電源電圧VHが供給されている。この電源電圧は、サーマルヘッド(セラミック板72)の外部から供給される、例えば24Vや18Vといった高電圧である。また、サーマルヘッドは、第1〜第M(Mは2以上の整数)のサーマルヘッドドライバー10−1、10−2、…、10−Mを含む。複数のサーマル抵抗素子18の他端には、第1〜第Mのサーマルヘッドドライバー10−1、10−2、…、10−Mの出力が電気的に接続される。例えば第1のサーマルヘッドドライバー10−1は、図1の集積回路装置10を含むことができる。
図10は、印刷システムの外観図を示す。
図10に示される印刷システムは、ホストコンピューター(広義には制御部)と、レシート201等を発行するプリンター204とを含む。ホストコンピューターは、本体205と、表示装置(広義には、電気光学装置)206と、キーボード207と、ポインティングデバイスとしてのマウス208とを含む。プリンター204(広義には、電子機器)は、例えば図8に示されるサーマルドライバー10−1を含む。
701−1,702−1,703−1,70N−1 サーマル抵抗素子、
72 セラミック板、 201 レシート、 204 プリンター、 205 本体、
206 表示装置、 207 キーボード、 208 マウス、 211 CPU、
212 バスライン、 213 ROM、 214 RAM、
215,219 通信インタフェース、 216 ディスプレイコントローラー、
217 キーボードコントローラー、 218 マウスコントローラー、
CLK クロック信号、cnt1,cnt2,cntN 出力制御信号、
DB1,DB2,DBN ドライバーブロック、 DL2,DLN 遅延回路、
DO1,DO2,DON ドライバー出力、 GND 接地電源電位、
LAT ラッチ信号、 LG 合成回路、 LT1,LT2,LTN ラッチ、
LT1D,LT2D,LTND 後段ラッチ、
OC1,OC2,OCN 出力制御回路、
Pmain1,Pmain2 主画素データ、
Psub1,Psub2 副画素データ、 SI シリアルデータ、
STB ストローブ信号、 STB’1 合成信号、
STB’2,STB’N 遅延合成信号、 VH 電源電圧、
XSTB 反転ストローブ信号
Claims (12)
- ラッチ信号に基づき第1の画素データをラッチする第1のラッチと、
前記ラッチ信号及びストローブ信号に基づき合成信号を生成する合成回路と、
前記第1のラッチにラッチされた前記第1の画素データを前記合成信号に基づきラッチする第1の後段ラッチと、
前記合成信号及び前記第1の後段ラッチにラッチされた前記第1の画素データに基づき第1の出力制御信号を生成する第1の出力制御回路と、
前記ラッチ信号に基づき第2の画素データをラッチする第2のラッチと、
前記合成信号を遅延させた遅延合成信号を生成する遅延回路と、
前記第2のラッチにラッチされた前記第2の画素データを前記遅延合成信号に基づきラッチする第2の後段ラッチと、
前記遅延合成信号及び前記第2の後段ラッチにラッチされた前記第2の画素データに基づき第2の出力制御信号を出力する第2の出力制御回路と、
を含むことを特徴とする集積回路装置。 - 請求項1において、
前記合成信号がアクティブである期間は、前記ラッチ信号がアクティブである期間を除いた、前記ストローブ信号がアクティブである期間であることを特徴とする集積回路装置。 - 請求項1又は2において、
前記合成回路は、前記ラッチ信号と前記ストローブ信号が反転された反転ストローブ信号との論理和演算を実行することを特徴とする集積回路装置。 - 請求項1又は2において、
前記合成回路は、前記ストローブ信号と前記ラッチ信号が反転された反転ラッチ信号との論理積演算を実行することを特徴とする集積回路装置。 - 請求項1乃至4の何れかにおいて、
前記合成信号を反転させた反転合成信号を生成する第1の反転回路と、
前記遅延合成信号を反転させた反転遅延合成信号を生成する第2の反転回路と、
をさらに含み、
前記第1の後段ラッチは、前記第1のラッチにラッチされた前記第1の画素データを前記反転合成信号に基づきラッチし、
前記第2の後段ラッチは、前記第2のラッチにラッチされた前記第2の画素データを前記反転遅延合成信号に基づきラッチすることを特徴とする集積回路装置。 - 請求項1乃至5の何れかにおいて、
前記遅延回路は、少なくとも1つのインバーターで構成されることを特徴とする集積回路装置。 - 請求項1乃至6の何れかにおいて、
前記第1の画素データを前記第1のラッチに出力する第1のフリップフロップと、
前記第2の画素データを前記第2のラッチに出力する第2のフリップフロップと、
をさらに含み、
前記1のフリップフロップ及び前記第2のフリップフロップは、シフトレジスターを構成することを特徴とする集積回路装置。 - 請求項1乃至7の何れかにおいて、
前記第1の出力制御信号で第1の発熱素子を駆動し、前記第2の出力制御信号で第2の発熱素子を駆動するサーマルヘッドドライバーであることを特徴とする集積回路装置。 - 請求項1乃至7の何れか記載の集積回路装置と、
前記第1の出力制御信号で第1の出力ドライバーを介して駆動される第1の発熱素子と、
前記第2の出力制御信号で第2の出力ドライバーを介して駆動される第2の発熱素子と、
を含むことを特徴とするサーマルヘッド。 - 請求項1乃至7の何れか記載の集積回路装置を含むことを特徴とする電子機器。
- ラッチ信号に基づき第1の画素データをラッチして、第1のラッチ出力信号を生成し、
前記ラッチ信号及びストローブ信号に基づき合成信号を生成し、
前記合成信号に基づき第1のラッチ出力信号をラッチして、第1の後段ラッチ出力信号を生成し、
前記合成信号及び前記第1の後段ラッチ出力信号に基づき第1の出力制御信号を生成し、
前記第1の出力制御信号を第1の駆動素子に出力することを特徴とする出力方法。 - 請求項11において、
前記ラッチ信号に基づき第2の画素データをラッチして、第2のラッチ出力信号を生成し、
前記合成信号を遅延させた遅延合成信号を生成し、
前記遅延合成信号に基づき前記第2のラッチ出力信号をラッチして、第2の後段ラッチ出力信号を生成し、
前記遅延合成信号及び前記第2の後段ラッチ出力信号に基づき第2の出力制御信号を生成し、
前記第2の出力制御信号を第2の駆動素子に出力することを特徴とする出力方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009288903A JP5418201B2 (ja) | 2009-12-21 | 2009-12-21 | 集積回路装置、サーマルヘッド、電子機器及び出力方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009288903A JP5418201B2 (ja) | 2009-12-21 | 2009-12-21 | 集積回路装置、サーマルヘッド、電子機器及び出力方法 |
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Publication Number | Publication Date |
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JP2011126230A JP2011126230A (ja) | 2011-06-30 |
JP5418201B2 true JP5418201B2 (ja) | 2014-02-19 |
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Country | Link |
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JP (1) | JP5418201B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000246938A (ja) * | 1999-02-26 | 2000-09-12 | Kyocera Corp | 記録ヘッド駆動装置 |
JP5309444B2 (ja) * | 2006-12-25 | 2013-10-09 | セイコーエプソン株式会社 | サーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システム |
JP4420468B2 (ja) * | 2007-09-13 | 2010-02-24 | 株式会社沖データ | 駆動回路、ledヘッド及び画像形成装置 |
JP5217359B2 (ja) * | 2007-10-23 | 2013-06-19 | セイコーエプソン株式会社 | サーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システム、並びにサーマルヘッドドライバ及びサーマルヘッドのレイアウト方法 |
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