KR101598077B1 - 소스 드라이버 및 이를 포함하는 표시 장치 - Google Patents

소스 드라이버 및 이를 포함하는 표시 장치 Download PDF

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이선영
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Abstract

실시 예는 전원 전압이 입력되는 입력 패드, 상기 입력 패드와 연결되는 배선 라인, 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 디지털-아날로그 변환기, 상기 아날로그 신호들을 버퍼링하는 복수의 출력 버퍼부들, 및 상기 배선 라인의 서로 다른 위치에 연결되는 복수의 바이어스 제어부들을 포함하며, 상기 복수의 바이어스 제어부들 각각은 상기 배선 라인을 통하여 제공되는 전원 전압에 기초하여 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나의 바이어스 전원을 독립적으로 제어한다.

Description

소스 드라이버 및 이를 포함하는 표시 장치{A SOURCE DRIVER AND DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 액정 표시 장치의 소스 드라이버에 관한 것이다.
표시 장치는 표시 패널, 표시 패널의 데이터 라인을 구동하는 소스 드라이버, 표시 패널의 게이트 라인을 구동하는 게이트 드라이버, 및 소스 드라이버에 전원 및 제어 신호를 제공하는 제어부를 포함한다.
제어부는 회로 기판, 회로 기판 상에 실장되는 전원 공급부, 및 타임 컨트롤러를 포함할 수 있다. 전원 공급부는 소스 드라이버에 전원을 공급하며, 제어부는 소스 드라이버를 제어하는 제어 신호를 공급할 수 있다.
SMT(SMT: Surface Mount Technlogy), COG(COG: Chip On Board), COG(COG: Chip On Glass), 또는 COF(COF: Chip On Film) 등과 같은 실장 기술에 의하여, 게이트 드라이버, 및 소스 드라이버는 표시 패널과 전기적으로 연결될 수 있다.
예컨대, 게이트 드라이버 및 소스 드라이버는 액정 패널 상에 직접 실장될 수 있고, 글래스 상에 형성되는 배선에 의하여 액정 패널과 전기적으로 연결될 수 있다.
또한 연성 회로 기판에 의하여 제어부의 회로 기판과 액정 패널 상의 배선은 서로 전기적으로 연결될 수 있다.
전원 공급부의 출력은 회로 기판의 배선, 연성 회로 기판의 배선, 및 액정 패널 상의 배선을 통하여 소스 드라이버로 제공될 수 있다. 그런데, 각 배선의 저항들에 의하여 소스 드라이버로 제공되는 전원 전압은 낮아질 수 있고, 이는 소스 드라이버의 출력 지연(Slew rate)를 증가시킬 수 있다.
특히, 액정 패널 상의 배선, 예컨대, ITO층은 배선 저항이 크며, Narrow Bezel화에 따른 배선 폭의 최소화 요구로 전원 배선 저항 증가의 원인이 되고 있다.
D-IC는 1284개의 채널 출력을 낼 수 있으며 출력 버퍼의 DC Biasing을 위한 Bias회로를 내장하고 있다. Bias 회로는 전원 전압, 온도 변화에 일정한 Current Reference 회로의 출력 전류가 Main Bias로 복사되어 좌우 채널의 Local Bias Branch로 재복사가 된다.
D-IC의 전원은 Glass상의 ITO배선, PAD, IC 내부 배선의 직렬 합성 저항으로 되어 있으며, 출력 버퍼의 전원은 IC 전원의 입력으로부터 위치가 멀수록 큰 저항을 바라보게 된다.
D-IC 구동 시, 출력 버퍼의 전원은 전원의 배선저항 및 구동 전류의 사용으로 IR Drop이 발생하며 배선저항 값이 최대일 때 전원 전압의 IR Drop이 최대가 된다. 이때 출력 버퍼 동작 전류를 잡아주는 Local Bias의 출력은 D-IC 내 위치에 관계없이 Common으로 단락되어 Average되고 출력 버퍼(그림3의OPAMP)로 인가된다.
Common level의 Bias를 인가받은 1284채널의 출력 버퍼는 배선 저항으로 인한 IR Drop으로 인해 IC 내 위치에 따라 각 각 다른 전원 전압 상태로 동작하게 된다.
상기와 같은 Mechanism으로 인해 출력 버퍼 Tail Bias Transistor의 |VG-VS|전압이 각 채널마다 다르게 되어 Tail Current양에 편차가 발생하고 Transition 구간 동작 시 1284개의 출력 지연 시간(Slew Rate)에 편차가 발생한다.
이렇게 발생한 출력 지연 편차는 Pixel 전압을 충, 방전시키는 시간에 편차를 발생시켜 고속의 TFT-LCD Panel 구동 시 화질에 열화를 발생시킬 수 있다.
실시 예는 출력 버퍼들의 출력의 지연 시간의 편차를 줄일 수 있는 소스 드라이버 및 표시 장치를 제공하는 것이다.
실시 예에 따른 소스 드라이버는 전원 전압이 입력되는 입력 패드; 상기 입력 패드와 연결되는 배선 라인; 데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 디지털-아날로그 변환기; 상기 아날로그 신호들을 버퍼링하는 복수의 출력 버퍼부들; 및 상기 배선 라인의 서로 다른 위치에 연결되는 복수의 바이어스 제어부들을 포함하며, 상기 복수의 바이어스 제어부들 각각은 상기 배선 라인을 통하여 제공되는 전원 전압에 기초하여, 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나의 바이어스 전원을 독립적으로 제어한다.
상기 복수의 출력 버퍼부들 중 제1 출력 버퍼부와 상기 제1 배선 라인이 접속하는 노드는 상기 제1 출력 버퍼부에 대응하는 제1 바어이스 제어부와 상기 제1 배선 라인 접속하는 노드와 이웃할 수 있다.
상기 복수의 출력 버퍼부들 각각은 상기 배선 라인의 서로 다른 위치의 노드들에 연결되는 복수의 출력 버퍼들을 포함할 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들 각각이 상기 서로 다른 위치의 노드들 중 대응하는 어느 하나로부터 바이어스 전압을 제공받도록 제어할 수 있다.
상기 복수의 출력 버퍼부들 각각은 복수의 바이어스 트랜지스터들을 더 포함하며, 상기 복수의 바이어스 트랜지스터들 각각은 상기 출력 버퍼들 중 대응하는 어느 하나와 상기 배선 라인 사이에 연결되는 소스와 드레인, 및 상기 복수의 바이어스 제어부들 중 대응하는 어느 하나에 의하여 제어되는 게이트를 포함할 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들과 상기 배선 라인이 접속하는 노드들을 통하여 상기 전원 전압을 바이어스 전압으로 제공할 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 배선 라인과 연결되는 제1 소스, 및 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 바이어스 트랜지스터들의 게이트들에 연결되는 제1 게이트, 및 상기 제1 게이트와 연결되는 제1 드레인을 포함하는 제1 트랜지스터를 포함할 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 제1 트랜지스터에 기준 전류를 흐르도록 상기 제1 트랜지스터의 드레인에 연결되는 기준 전류 공급부를 더 포함할 수 있다.
상기 복수의 바이어스 트랜지스터들 각각과 상기 제1 트랜지스터는 전류 미러(Current Mirror)를 형성할 수 있다.
상기 복수의 바이어스 제어부들 각각의 상기 입력 패드로부터의 배선 길이는 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나의 상기 입력 패드로부터의 배선 길이보다 짧을 수 있다.
상기 복수의 바이어스 제어부들 각각의 상기 입력 패드로부터의 배선 길이는 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나의 상기 입력 패드로부터의 배선 길이보다 길 수 있다.
상기 복수의 바이어스 제어부들 각각과 상기 배선 라인이 접속하는 제1 노드는 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들과 상기 배선 라인이 접속하는 제2 노드들 사이에 위치할 수 있다.
상기 제1 노드를 기준으로 상기 제2 노드들은 좌우 대칭적으로 위치할 수 있다.
상기 소스 드라이버는 상기 데이터를 저장하는 래치부; 및 상기 래치부에 저장된 데이터의 전압 레벨을 변환하고, 전압 레벨이 변환된 데이터를 상기 디지털-아날로그 변환부로 제공하는 레벨 쉬프터를 더 포함할 수 있다.
다른 실시 예에 다른 소스 드라이버는 제1 전원 전압이 입력되는 제1 입력 패드; 제2 전원 전압이 입력되는 제2 입력 패드; 상기 제1 입력 패드와 연결되는 제1 배선 라인; 상기 제2 입력 패드와 연결되는 제2 배선 라인; 디지털 데이터를 아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 디지털-아날로그 변환기; 상기 아날로그 신호들을 버퍼링하는 복수의 출력 버퍼부들; 및 상기 제1 배선 라인과 상기 제2 배선 라인 사이에 연결되는 복수의 바이어스 제어부들을 포함하며, 상기 복수의 출력 버퍼부들 각각은 복수의 출력 버퍼들을 포함하며, 상기 복수의 바이어스 제어부들 각각은 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들의 바이어스 전원을 독립적으로 제어할 수 있다.
상기 복수의 출력 버퍼들 각각은 상기 제1 배선 라인의 서로 다른 위치의 제1 노드들 중 대응하는 어느 하나, 및 상기 제2 배선 라인의 서로 다른 위치의 제2 노드들 중 대응하는 어느 하나와 연결될 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들 각각이 상기 제1 노드들 중 대응하는 어느 하나, 및 상기 제2 노드들 중 대응하는 어느 하나에 제1 바이어스 전압 및 제2 바이어스 전압을 제공받도록 제어할 수 있다.
상기 복수의 출력 버퍼부들 각각은 상기 복수의 출력 버퍼들과 상기 제1 노드들 사이에 연결되는 제1 바이어스 트랜지스터들; 및 상기 복수의 출력 버퍼들과 상기 제2 노드들 사이에 연결되는 제2 바이어스 트랜지스터들을 포함할 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 제1 배선 라인과 연결되는 제1 소스, 상기 제1 바이어스 트랜지스터들의 게이트들에 연결되는 제1 게이트, 및 상기 제1 게이트와 연결되는 제1 드레인을 포함하는 제1 트랜지스터; 및 상기 제2 배선 라인과 연결되는 제2 소스, 상기 제2 바이어스 트랜지스터들의 게이트들에 연결되는 제2 게이트, 및 상기 제2 게이트와 연결되는 제2 드레인을 포함하는 제2 트랜지스터를 포함할 수 있다.
상기 복수의 바이어스 제어부들 각각은 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 기준 전류가 흐르도록 상기 제1 드레인과 상기 제2 드레인 사이에 연결되는 기준 전류 공급부를 더 포함할 수 있다.
실시 예에 따른 표시 장치는 행을 이루는 게이트 라인들, 열을 이루는 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 연결되는 화소 어레이를 포함하는 디스 플레이 패널; 및 상기 데이터 라인들을 구동하는 소스 드라이버들을 포함하며, 상기 소스 드라이버들 각각은 실시 예들 중 어느 하나일 수 있다.
실시 예는 출력 버퍼들의 출력의 지연 시간의 편차를 줄일 수 있다.
도 1은 실시 예에 따른 표시 장치의 구성도를 나타낸다.
도 2는 도 1에 도시된 소스 드라이버의 구성도를 나타낸다.
도 3은 도 2에 도시된 출력부의 구성도를 나타낸다.
도 4는 도 3에 도시된 제1 출력 버퍼부 및 제1 바이어스 제어부의 구성을 나타낸다.
도 5는 도 4에 도시된 제1 바이어스 제어부의 일 실시 예를 나타낸다.
도 6은 다른 실시 예에 따른 출력부의 구성도를 나타낸다.
도 7은 또 다른 실시 예에 따른 출력부의 구성도를 나타낸다.
도 8은 서로 종속적으로 제어되는 출력 버퍼부들을 포함하는 출력부의 구성도를 나타낸다.
도 9는 도 8에 도시된 출력부 및 실시 예에 따른 출력부의 출력을 나타낸다.
도 10은 도 8에 도시된 출력부의 지연 시간, 및 실시 예에 따른 출력부의 지연 시간을 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 표시 장치(100)의 구성도를 나타낸다.
도 1을 참조하면, 표시 장치(100)는 디스 플레이 패널(20), 게이트 드라이버들(GA1 내지 GAm, m>1인 자연수), 소스 드라이버들(DA1 내지 DAn, n>1인 자연수), 타이밍 컨트롤러(112), 전원부(114), 인쇄 회로 기판(110), 및 연결 기판(120)을 포함한다.
디스 플레이 패널(20)은 행(row)을 이루는 게이트 라인들(gate lines)과, 열(cloumn)을 이루는 데이터 라인들(data lines)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소 어레이(pixel array, 10)를 포함할 수 있다. 화소 어레이(10)는 박막 트랜지스터, 및 커패시터를 포함할 수 있다. 예컨대, 디스 플레이 패널(20)은 액정 패널(Liquid Crystal Panel)일 수 있다.
게이트 드라이버들(GA1 내지 GAm, m>1인 자연수)은 타이밍 콘트롤러(112)로부터 제공되는 제1 제어 신호들에 응답하여 디스 플레이 패널(20)의 게이트 라인들을 구동한다. 게이트 드라이버에 의하여 구동되는 게이트 라인에 접속되는 화소 어레이(10)의 박막 트랜지스터가 게이트 라인 단위로 구동될 수 있다.
소스 드라이버들(DA1 내지 ADn, n>1인 자연수)은 타이밍 콘트롤러(112)로부터 제공되는 제2 제어 신호들에 응답하여, 타이밍 콘트롤러(112)로부터 제공되는 화소 데이터를 디스 플레이 패널(20)의 데이터 라인들에 제공한다.
게이트 드라이버들(GA1 내지 GAm, m>1인 자연수) 및 소스 드라이버들(DA1 내지 DAn, n>1인 자연수)은 COG(Chip On Glass) 실장 방식에 의하여 액정 패널(20) 상에 실장될 수 있다.
또한 액정 패널(20) 상에는 소스 드라이버들(DA1 내지 DAn, n>1인 자연수)과 전기적으로 연결되는 제1 배선 라인들(22) 및 게이트 드라이버들(GA1 내지 GAm, m>1인 자연수)과 전기적으로 연결되는 제2 배선 라인들(미도시)이 형성될 수 있다.
제1 배선 라인들(22) 및 제2 배선 라인들은 액정 패널(20) 상에 형성되는 라인 온 글래스(Line on Glass) 타입일 수 있다. 예컨대, 제1 배선 라인들 및 제2 배선 라인들은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide)로 형성될 수 있다.
타이밍 컨트롤러(112) 및 전원부(114)는 인쇄 회로 기판(110) 상에 실장된다. 인쇄 회로 기판(110)에는 타이밍 컨트롤러(112), 및 전원부(114)와 전기적으로 연결되는 제3 배선 라인들(23)이 형성될 수 있다.
타이밍 컨트롤러(112)는 제1 제어 신호들, 제2 제어 신호들, 및 화소 데이터(예컨대, R,G,B 데이터)를 출력한다.
예컨대, 제1 제어 신호들은 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 인에이블 신호 등을 포함할 수 있으며, 제2 제어 신호들은 클럭 신호, 수평 시작 신호, 인에이블 신호, 및 극성 신호(POL) 등을 포함할 수 있다.
전원부(114)는 게이트 드라이버들(GA1 내지 GAm, m>1인 자연수) 및 소스 드라이버들(DA1 내지 DAn, n>1인 자연수)을 구동하기 위한 구동 전압을 생성한다. 예컨대, 구동 전압은 게이트 하이 전압, 게이트 로우 전압, 공통 전압(VCOM), 그라운드 전압, 전원 전압(VCC) 등의 직류 전압을 포함할 수 있다.
연결 기판(120)은 액정 패널(20) 상에 형성되는 제1 배선 라인들(22) 및 제2 배선 라인들과 인쇄 회로 기판(110)의 제3 배선 라인들(23)을 전기적으로 연결한다. 예컨대, 연결 기판(120)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board)일 수 있다.
도 2는 도 1에 도시된 소스 드라이버(DA1)의 구성도를 나타낸다.
도 1에 도시된 복수의 소스 드라이버들(DA1 내지 DAn, n>1인 자연수) 각각의 구성은 서로 동일할 수 있으며, 도 1에서는 제1 소스 드라이버(DA1)에 대하여 설명하며, 나머지 소스 드라이버들(DA2 내지 DAn)에 대한 설명은 중복을 피하기 위하여 생략한다
도 2를 참조하면, 소스 드라이버(DA1)는 쉬프트 레지스터(shift register, 210), 제1 래치부(220), 제2 래치부(230), 레벨 쉬프터부(240), 디지털-아날로그 변환부(250), 및 출력부(260)를 포함한다.
쉬프트 레지스터(210)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치부(220)에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)들을 발생한다.
예컨대, 쉬프트 레지스터(210)는 타이밍 컨트롤러(112)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)을 발생할 수 있다.여기서 수평 시작 신호는 스타트 펄스(Start Pulse)와 혼용될 수 있다.
제1 래치부(220)는 쉬프트 레지스터(210)에 의하여 생성되는 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여, 타이밍 컨트롤러(112)로부터 수신되는 데이터(D1 ~ Dk, k>1인 자연수)를 저장한다. 제1 래치부(220)는 데이터(D1 ~ Dk, k>1인 자연수)를 저장하는 복수의 제1 래치들(미도시)을 포함할 수 있다.
제2 래치부(230)는 제1 래치부(220)로부터 출력되는 데이터를 저장하며, 복수의 제2 래치들을 포함할 수 있다. 예컨대, 제2 래치부(230)는 제1 래치부(220)로부터 출력되는 데이터를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
레벨 쉬프터부(240)는 제2 래치부(230)로부터 제공되는 데이터의 전압 레벨을 변환한다. 예컨대, 레벨 쉬프터부(240)는 제2 래치부(230)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(240)의 동작 전압(VDD2)은 제1 래치부(220) 및 제2 래치부(230)의 동작 전압(VDD1)보다 클 수 있다.
예컨대, 레벨 쉬프터부(240)는 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있다.
디지털-아날로그 변환부(250)는 레벨 쉬프터부(240)의 출력, 즉 디지털 데이터를 아날로그 신호로 변환한다.
예컨대, 계조 전압 발생부(미도시)에 의하여 생성되는 계조 전압들(Vk)에 기초하여, 레벨 쉬프터부(240)의 출력을 아날로그 신호로 변환할 수 있다.
예컨대, 계조 전압 발생부(미도시)는 제1 전압원(예컨대, VDD2)과 제2 전압원(예컨대, VSS) 사이에 직렬로 접속되는 다수의 저항들로 구현될 수 있고, 다수 단계, 예컨대, 256 단계로 나누어지는 계조 전압들(Vk)을 발생할 수 있다.
출력부(260)는 디지털-아날로그 변환부(250)로부터 출력되는 아날로그 신호를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 아날로그 신호를 출력한다.
도 3은 도 2에 도시된 출력부(260)의 구성도를 나타낸다.
도 3을 참조하면, 출력부(260)는 제1 입력 패드(262), 및 제2 입력 패드(264), 제1 배선 라인(310), 제2 배선 라인(320), 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수), 및 복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수)을 포함할 수 있다.
제1 입력 패드(262), 및 제2 입력 패드(264)는 액정 패널(20) 상에 형성되는 제1 배선 라인들(22)과 전기적으로 연결된다.
제1 입력 패드(262)에는 전원부(114)로부터 제1 전원 전압(VDD2)이 제공될 수 있고, 제2 입력 패드(264)에는 전원부(114)로부터 제2 전원 전압(VSS)이 제공될 수 있다.
제1 전원 전압(VDD2) 및 제2 전원 전압(VSS)은 출력부(260)를 구동하기 위한 동작 전압일 수 있다.
제1 배선 라인(310)은 제1 입력 패드(262)와 전기적으로 연결되고, 제2 배선 라인(320)은 제2 입력 패드(264)와 전기적으로 연결된다.
복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각은 디지털-아날로그 변환부(250)로부터 출력되는 아날로그 신호들(L1 내지 LQ, Q>1인 자연수)을 증폭 또는 버퍼링하고, 증폭 또는 버퍼링된 신호(P1 내지 PQ, Q>1인 자연수)를 출력한다.
복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각은 제1 배선 라인(310) 및 제2 배선 라인(320)을 통하여 제1 및 제2 입력 패드들(262,264)로 제공되는 동작 전압(VDD2, VSS)을 제공받을 수 있다.
예컨대, 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각은 제1 배선 라인(310)과 제2 배선 라인에 전기적으로 연결될 수 있고, 제1 배선 라인(310)을 통하여 제1 전원 전압(VDD2)을 공급받을 수 있고, 제2 배선 라인(320)을 통하여 제2 전원 전압(VSS)을 공급받을 수 있다.
복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각과 제1 배선 라인(310)이 전기적으로 연결되는 노드를 제1 노드들(BP_1 내지 BP_n, n>1인 자연수)이라 하고, 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각과 제2 배선 라인(320)이 전기적으로 연결되는 노드를 제2 노드들(BN_1 내지 BN_n, n>1인 자연수)이라 한다.
제1 입력 패드(262)와 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각 사이를 연결하는 제1 배선 라인(310)의 길이는 서로 다를 수 있다.
예컨대, 제1 입력 패드(262)와 제1 노드들(BP_1 내지 BP_n, n>1인 자연수) 각각 사이의 배선 길이는 서로 다를 수 있으며, 여기서 배선 길이는 제1 입력 패드(262)와 제1 노드들(BP_1 내지 BP_n, n>1인 자연수) 간의 제1 배선 라인(320)의 길이일 수 있다.
제2 입력 패드(264)와 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각 사이를 연결하는 제2 배선 라인(320)의 길이는 서로 다를 수 있다.
예컨대, 제2 입력 패드(264)와 제2 노드들(BN_1 내지 BN_n, n>1인 자연수) 각각 사이의 배선 길이는 서로 다를 수 있다.
복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각은 제1 배선 라인(310) 및 제2 배선 라인(320)을 통하여 제1 전원 전압(VDD2), 및 제2 전원 전압(VSS)을 제공받으며, 제공받은 제1 전원 전압(VDD2) 및 제2 전원 전압(VSS)에 기초하여 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 중 대응하는 어느 하나에 제1 전원 전압(VDD2) 및 제2 전원 전압(VSS)을 바이어스 전원으로 제공할 수 있다.
복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각은 제1 배선 라인(310) 및 제2 배선 라인(320)을 통하여 제공되는 제1 전원 전압(VDD2), 및 제2 전원 전압(VSS)에 기초하여, 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 중 대응하는 어느 하나에 제1 및 제2 배선 라인들(310,320)을 통하여 제공되는 직류 바이어스 전원을 제어할 수 있다. 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각은 다른 바이어스 제어부들과는 독립적으로 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 중 대응하는 어느 하나에 제공되는 직류 바이어스 전원을 제어할 수 있다.
복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각과 제1 배선 라인(310)이 전기적으로 연결되는 노드를 제3 노드들(RP_1 내지 RP_n, n>1인 자연수)이라 하고, 복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각과 제2 배선 라인(320)이 전기적으로 연결되는 노드를 제4 노드들(RN_1 내지 RN_n, n>1인 자연수)이라 한다.
제3 노드들(RP_1 내지 RP_n, n>1인 자연수) 각각은 제1 노드들(BP_1 내지 BP_n, n>1인 자연수) 중 대응하는 어느 하나에 이웃하여 위치할 수 있고, 제4 노드들 각각은 제2 노드들(BN_1 내지 BN_n, n>1인 자연수) 중 대응하는 어느 하나에 이웃하여 위치할 수 있다.
예컨대, 복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각은 제3 및 제4 노드에 제공되는 제1 전원 전압(VDD2), 및 제2 전원 전압(VSS)에 기초하여, 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 중 대응하는 어느 하나에 포함되는 출력 버퍼들에 제공되는 직류 바이어스 전원을 제어할 수 있다.
출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 각각의 구성은 서로 동일할 수 있으며, 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각의 구성은 서로 동일할 수 있다.
도 4는 도 3에 도시된 제1 출력 버퍼부(BF1) 및 제1 바이어스 제어부(BC1)의 구성을 나타낸다.
도 4를 참조하면, 제1 출력 버퍼부(BF1)는 복수의 출력 버퍼들(A1 내지 AQ, Q>1인 자연수), 제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수), 및 제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수)을 포함한다.
복수의 출력 버퍼들(A1 내지 AQ, Q>1인 자연수)은 아날로그 신호들(L1 내지 LQ, Q>1인 자연수)을 버퍼링하고, 버퍼링된 신호(P1 내지 PQ, Q>1인 자연수)를 출력할 수 있다.
복수의 출력 버퍼들(A1 내지 AQ) 각각은 제1 배선 라인(310)의 서로 다른 위치의 노드들(401-1 내지 401-Q, Q>1인 자연수) 중 대응하는 노드로부터 제1 직류 바이어스 전압(VDD2)을 제공받을 수 있다.
또한 복수의 출력 버퍼들(A1 내지 AQ) 각각은 제2 배선 라인(320)의 서로 다른 위치의 노드들(402-1 내지 402-Q, Q>1인 자연수) 중 대응하는 노드로부터 제2 직류 바이어스 전압(VSS)을 제공받을 수 있다.
제1 바이어스 제어부(BC1)는 복수의 출력 버퍼부들 중 대응하는 어느 하나(BF1)에 포함되는 복수의 출력 버퍼들(A1 내지 AQ) 각각이 서로 다른 위치의 노드들(401-1 내지 401-Q, 또는 402-1 내지 402-Q) 중 대응하는 어느 하나로부터 바이어스 전압(VDD2, VSS)을 제공받도록 제어할 수 있다.
제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수) 각각은 복수의 출력 버퍼들(A1 내지 AQ, Q>1인 자연수) 중 대응하는 어느 하나와 제1 배선 라인(310) 사이에 연결되는 제1 바이어스 소스 및 제1 바이어스 드레인, 및 제1 바이어스 제어부(BC1)에 의하여 제어되는 제1 바이어스 게이트를 포함할 수 있다.
제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수) 각각은 복수의 출력 버퍼들(A1 내지 AQ, Q>1인 자연수) 중 대응하는 어느 하나와 제2 배선 라인(320) 사이에 연결되는 제2 바이어스 소스 및 제2 바이어스 드레인, 및 제1 바이어스 제어부(BC1)에 의하여 제어되는 제2 바이어스 게이트를 포함한다.
예컨대, 제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수) 각각은 PMOS 트랜지스터일 수 있고, 제1 배선 라인(310)에 연결되는 제1 바이어스 소스, 대응하는 출력 버퍼에 연결되는 제1 바이어스 드레인, 및 제1 바이어스 게이트를 포함할 수 있다.
제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수) 각각의 제1 소스와 제1 배선 라인(310)이 접속하는 노드를 제1 바이어스 노드들(401-1 내지 401-Q, Q>1인 자연수)이라 한다.
또한 예컨대, 제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수) 각각은 NMOS 트랜지스터일 수 있고, 제2 배선 라인(320)에 연결되는 제2 바이어스 소스, 대응하는 출력 버퍼에 연결되는 제2 바이어스 드레인, 및 제2 바이어스 게이트를 포함할 수 있다.
제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수) 각각의 제2 바이어스 소스와 제2 배선 라인(320)이 접속하는 노드를 제2 바이어스 노드들(402-1 내지 402-Q, Q>1인 자연수)이라 한다.
제1 바이어스 제어부(BC1)는 제1 배선 라인(310)의 제1 바이어스 노드들(401- 내지 401-Q)로부터 제1 전원 전압(VDD2)을, 제2 배선 라인(320)의 제2 바이어스 노드들(401- 내지 401-Q)로부터 제2 전원 전압(VSS)을 출력 버퍼들(A1 내지 AQ)의 직류 바이어스 전압으로 제공되도록 제어할 수 있다.
예컨대, 제1 바이어스 제어부(BC1)는 제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수)의 제1 바이어스 게이트들을 공통으로 제어할 수 있고, 제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수)의 제2 바이어스 게이트들을 공통으로 제어할 수 있다.
도 5는 도 4에 도시된 제1 바이어스 제어부(BC1)의 일 실시 예를 나타낸다.
도 5를 참조하면, 제1 바이어스 제어부(BC1)는 제3 노드(RP_1)와 제4 노드(RN_1) 사이에 흐르는 전류(I1)를 미러링하고, 미러링된 전류(Im)를 제1 노드(401-1)와 제1 출력 버퍼(A1) 사이, 및 제1 출력 버퍼(A1)와 제2 노드(401-2) 사이에 흐르도록 할 수 있다.
제1 바이어스 제어부(BC1)는 제1 트랜지스터(M1), 기준 전류 공급부(510),및 제2 트랜지스터(M2)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 배선 라인(310)과 연결되는 제1 소스, 제1 바이어스 트랜지스터들의 제1 바이어스 게이트들과 연결되는 제1 게이트, 및 제1 게이트와 연결되는 제1 드레인을 포함할 수 있다.
제2 트랜지스터(M2)는 제2 배선 라인(310)과 연결되는 제2 소스, 제2 바이어스 트랜지스터들의 제2 바이어스 게이트들과 연결되는 제2 게이트, 및 제2 게이트와 연결되는 제2 드레인을 포함할 수 있다.
기준 전류 공급부(510)은 제1 트랜지스터(M1)의 제1 드레인과 제2 트랜지스터(M2)의 제2 드레인 사이에 연결되고, 기준 전류(I1)를 생성할 수 있다. 따라서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)에는 기준 전류(I1)가 흐를 수 있다.
제1 트랜지스터(M1)와 제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수)은 제1 전류 미러들(Current Mirrors)을 형성할 수 있으며, 제2 트랜지스터(M2)와 제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수)은 제2 전류 미러(Current Mirror)를 형성할 수 있다.
따라서 제1 트랜지스터(M1)에 흐르는 기준 전류(I1)는 제1 바이어스 트랜지스터들(410-1 내지 410-Q, Q>1인 자연수) 각각으로 미러링될 수 있다. 또한 제2 트랜지스터(M2)에 흐르는 기준 전류(I1)는 제2 바이어스 트랜지스터들(420-1 내지 420-Q, Q>1인 자연수) 각각으로 미러링될 수 있다.
출력 버퍼들(A1 내지 AQ)은 차동 증폭기를 포함하도록 구현될 수 있으며, 제1 및 제2 바이어스 트랜지스터들(410-1 내지 410-Q, 420-1 내지 420-Q)로 미러링된 전류(Im)는 출력 버퍼들(A1 내지 AQ) 각각의 테일(tail)에 흐르는 테일 전류일 수 있다.
복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각의 제1 및 제2 입력 패드들(262, 264)로부터의 배선 거리는 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 중 대응하는 어느 하나의 제1 및 제2 입력 패드들(262, 264)로부터의 배선 거리보다 짧을 수 있다.
도 6은 다른 실시 예에 따른 출력부(260-1)의 구성도를 나타낸다. 도 3과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 3의 실시 예와 비교할 때, 도 6의 실시 예는 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수)의 위치가 다르다.
도 6을 참조하면, 복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각의 제1 및 제2 입력 패드들(262, 264)로부터의 배선 거리는 복수의 출력 버퍼부들(BF1 내지 BFn, n>1인 자연수) 중 대응하는 어느 하나의 제1 및 제2 입력 패드들(262, 264)로부터의 배선 거리보다 길 수 있다.
도 7은 또 다른 실시 예에 따른 출력부(260-2)의 구성도를 나타낸다. 도 3과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 3 또는 도 6의 실시 예와 비교할 때, 도 7의 실시 예는 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수)의 위치가 다르다.
도 7을 참조하면, 복수의 바이어스 제어부들(BC1 내지 BCn, n>1인 자연수) 각각과 제1 및 제2 배선 라인들(310,320)이 접속하는 제3 및 제4 노드들(RP_1 내지 RP_n, RN_1 내지 RN_n)은 복수의 출력 버퍼부들(BF1 내지 BFn) 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들(A1 내지 AQ)과 제1 및 제2 배선 라인들(310,320)이 접속하는 제1 및 제2 바이어스 노드들(401-1 내지 401-Q, 402-1 내지 402-Q) 사이에 위치할 수 있다.
예컨대, 어느 하나의 바이어스 제어부(BC1)의 제3 및 제4 노드(RP_1, RN_1)는 이와 대응하는 출력 버퍼부(BF1)의 제1 및 제2 바이어스 노드들(401-1 내지 401-Q, 402-1 내지 402-Q) 중 이웃하는 2개의 제1 및 제2 바이어스 노드들 사이에 위치할 수 있다.
또한 어느 하나의 바이어스 제어부(BC1)의 제3 및 제4 노드(RP_1, RN_1)를 기준으로 출력 버퍼부(BF1)의 제1 및 제2 바이어스 노드들(401-1 내지 401-Q, 402-1 내지 402-Q)은 좌우 대칭적으로 배치될 수 있다.
다른 실시 예에서는 도 3, 도 6 및 도 7에 도시된 바이어스 제어부의 배치는 서로 혼용되어 구현될 수 있다. 예컨대, 복수의 바이어스 제어부들 중 일부는 도 3에 도시된 바이어스 제어부의 배치를 가질 수 있고, 다른 일부는 도 6에 도시된 바이어스 제어부의 배치를 가질 수 있고, 나머지 다른 일부는 도 7에 도시된 바이어스 제어부의 배치들 가질 수 있다.
도 8은 서로 종속적으로 제어되는 출력 버퍼부들을 포함하는 출력부의 구성도를 나타낸다.
도 8을 참조하면, 소스 드라이버의 출력 버퍼들(820-1 내지 820-k)에 제공되는 전원은 액정 패널의 ITO 배선 저항(801), 소스 드라이버의 입력 패드(810a, 810b)의 저항(802), 및 소스 드라이버의 제1 및 제2 배선 라인들(815,816)의 저항(803)의 영향을 받는다.
예컨대, 입력 패드(810a, 810b)로부터 배선 길이가 길수록 저항이 증가하기 때문에, 입력 패드(810a, 810b)로부터의 배선 길이가 서로 다른 출력 버퍼들(820-1 내지 820-k)에 제공되는 전원 전압은 배선의 저항에 의한 전압 강하의 영향을 받을 수 있다.
출력 버퍼들(820-1 내지 820-k)의 동작 전압을 제어하는 바이어스 제어부(820-1 내지 820-k)의 출력은 위치에 상관없이 공통으로 바이어스 트랜지스터들(840-1 내지 840-k, 850-1 내지 850-k)의 게이트에 단락된다. 이로 인하여 출력 버퍼들(820-1 내지 820-k)은 배선 라인들(815,816)의 저항에 의하여 전압 강하가 발생하고, 이로 인하여 출력 버퍼들(820-1 내지 820-k)의 위치에 따라 다른 전원 전압으로 동작할 수 있다.
또한 배선 라인들(815,816)의 저항에 기인하는 전압 강하에 의하여 바이어스 트랜지스터들(840-1 내지 840-k, 850-1 내지 850-k)의 게이트-소스 간의 전압이 서로 다를 수 있고, 이로 인하여 출력 버퍼들(820-1 내지 820-k)에 제공되는 바이어스 전류의 양에 편차가 발생할 수 있고, 출력 버퍼들(820-1 내지 820-k)의 출력 신호의 지연 시간(slew rate)에 편차가 발생할 수 있다. 출력 버퍼들(820-1 내지 820-k)의 출력 신호의 지연 시간(slew rate)의 편차는 표시 장치의 화질 이상을 유발할 수 있다.
실시 예는 복수의 출력 버퍼들을 복수의 출력 버퍼부들로 그룹화하고, 각 그룹에 속하는 출력 버퍼들의 바이어스 전원을 공통으로 제공하는 독립적인 바이어스 제어부를 구비함으로써, 복수의 출력 버퍼들의 지연 시간의 편차를 줄일 수 있다.
도 9는 도 8에 도시된 출력부 및 실시 예에 따른 출력부의 출력을 나타낸다. 이때 도 9(a)는 도 8에 도시된 출력부의 출력을 나타내고, 도 9(b)는 실시 예에 따른 출력부의 출력을 나타낸다.
도 9를 참조하면, 도 9(b)의 출력부의 출력의 지연 시간이 도 9(a)의 출력부의 출력의 지연 시간보다 작은 것을 알 수 있다.
도 10은 도 8에 도시된 출력부의 지연 시간, 및 실시 예에 따른 출력부의 지연 시간을 나타낸다. x축은 배선 라인의 위치를 나타낸다. 예컨대, x축에서 좌측에서 우측으로 갈수록 입력 패드로부터 멀어질 수 있다. 10-1 내지 10-6은 바이어스 제어부들의 위치를 나타내고, f1은 도 8에 도시된 출력부의 지연 시간을 나타내고, f2는 실시 예에 따른 출력부의 지연 시간을 나타낸다.
도 10을 참조하면, f2의 지연 시간들 간의 편차가 f2의 지연 시간들의 간의 편차보다 작은 것을 알 수 있다. f1의 지연 시간의 최대 편차와 비교할 때, f2의 지연 시간의 최대 편차는 0.53us 감소함을 알 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 화소 어레이 20: 디스 플레이 패널
110: 인쇄 회로 기판 112: 타이밍 컨트롤러
114: 전원부 120: 연결 기판
210: 쉬프트 레지스터 220: 제1 래치부
230: 제2 래치부 240: 레벨 쉬프터부
250: 디지털-아날로그 변환부 260: 출력부
GA1 내지 GAm: 게이트 드라이버들 DA1 내지 DAn: 소스 드라이버들.

Claims (21)

  1. 전원 전압이 입력되는 입력 패드;
    입력 패드와 연결되는 배선 라인;
    데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 디지털-아날로그 변환기;
    상기 아날로그 신호들을 버퍼링하는 복수의 출력 버퍼부들; 및
    상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 바이어스 전압을 제공하는 바이어스 제어부들을 포함하며,
    상기 복수의 출력 버퍼부들 각각은 상기 배선 라인의 서로 다른 위치의 제1 노드들 중 대응하는 어느 하나에 연결되고, 상기 복수의 바이어스 제어부들은 상기 배선 라인의 서로 다른 위치의 제2 노드들 중 대응하는 어느 하나에 연결되며,
    상기 복수의 바이어스 제어부들 각각은,
    상기 제2 노드들 중 대응하는 어느 하나에 제공되는 전원 전압에 기초하여, 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 제공하는 상기 바이어스 전압을 발생하는 소스 드라이버.
  2. 제1항에 있어서,
    상기 복수의 출력 버퍼부들 중 어느 하나와 배선 라인이 연결되는 제1 노드는 상기 어느 하나의 출력 버퍼부와 대응하는 바이어스 제어부와 상기 배선 라인이 연결되는 제2 노드와 서로 이웃하는 소스 드라이버.
  3. 제1항에 있어서, 상기 복수의 출력 버퍼부들 각각은,
    상기 배선 라인의 서로 다른 위치의 노드들에 연결되는 복수의 출력 버퍼들을 포함하는 소스 드라이버.
  4. 제3항에 있어서, 상기 복수의 바이어스 제어부들 각각은,
    상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들 각각이 상기 서로 다른 위치의 노드들 중 대응하는 어느 하나로부터 상기 전원 전압을 제공받도록 제어하는 소스 드라이버.
  5. 제3항에 있어서, 상기 복수의 출력 버퍼부들 각각은,
    복수의 바이어스 트랜지스터들을 더 포함하며,
    상기 복수의 바이어스 트랜지스터들 각각은,
    상기 출력 버퍼들 중 대응하는 어느 하나와 상기 배선 라인 사이에 연결되는 소스와 드레인, 및 상기 복수의 바이어스 제어부들 중 대응하는 어느 하나에 의하여 제어되는 게이트를 포함하는 소스 드라이버.
  6. 제1항에 있어서,
    상기 입력 패드로부터 상기 제1 노드들 각각까지의 거리는 서로 다르고,
    상기 전원 전압에 의하여 상기 제1 노드들 각각의 전압은 서로 다른 소스 드라이버.
  7. 제5항에 있어서, 상기 복수의 바이어스 제어부들 각각은,
    상기 제2 노드들 중 대응하는 어느 하나와 연결되는 제1 소스, 및 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 바이어스 트랜지스터들의 게이트들에 연결되는 제1 게이트, 및 상기 제1 게이트와 연결되는 제1 드레인을 포함하는 제1 트랜지스터를 포함하는 소스 드라이버.
  8. 제7항에 있어서, 상기 복수의 바이어스 제어부들 각각은,
    상기 제1 트랜지스터에 기준 전류를 흐르도록 상기 제1 트랜지스터의 드레인에 연결되는 기준 전류 공급부를 더 포함하는 소스 드라이버.
  9. 제8항에 있어서,
    상기 복수의 바이어스 트랜지스터들 각각과 상기 제1 트랜지스터는 전류 미러(Current Mirror)를 형성하는 소스 드라이버.
  10. 제2항에 있어서,
    상기 복수의 바이어스 제어부들 각각의 상기 입력 패드로부터의 배선 길이는 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나의 상기 입력 패드로부터의 배선 길이보다 짧은 소스 드라이버.
  11. 제2항에 있어서,
    상기 복수의 바이어스 제어부들 각각의 상기 입력 패드로부터의 배선 길이는 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나의 상기 입력 패드로부터의 배선 길이보다 긴 소스 드라이버.
  12. 제3항에 있어서,
    상기 복수의 바이어스 제어부들 각각과 상기 배선 라인이 접속하는 제2 노드는 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들과 상기 배선 라인이 접속하는 제1 노드들 사이에 위치하는 소스 드라이버.
  13. 제12항에 있어서,
    상기 제2 노드를 기준으로 상기 제1 노드들은 좌우 대칭적으로 위치하는 소스 드라이버.
  14. 제1항에 있어서,
    상기 데이터를 저장하는 래치부; 및
    상기 래치부에 저장된 데이터의 전압 레벨을 변환하고, 전압 레벨이 변환된 데이터를 상기 디지털-아날로그 변환기로 제공하는 레벨 쉬프터를 더 포함하는 소스 드라이버.
  15. 제1 전원 전압이 입력되는 제1 입력 패드;
    제2 전원 전압이 입력되는 제2 입력 패드;
    상기 제1 입력 패드와 연결되는 제1 배선 라인;
    상기 제2 입력 패드와 연결되는 제2 배선 라인;
    디지털 데이터를 아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 디지털-아날로그 변환기;
    상기 아날로그 신호들을 버퍼링하는 복수의 출력 버퍼부들; 및
    상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 바이어스 전압을 제공하는 복수의 바이어스 제어부들을 포함하며,
    상기 복수의 출력 버퍼부들 각각은 상기 제1 배선 라인의 서로 다른 위치의 제1 노드들 중 대응하는 어느 하나, 및 상기 제2 배선 라인의 서로 다른 위치의 제2 노드들 중 대응하는 어느 하나와 연결되고,
    상기 복수의 바이어스 제어부들 각각은 상기 제1 배선 라인의 서로 다른 위치의 제3 노드들 중 어느 하나 및 상기 제2 배선 라인의 서로 다른 위치의 제4 노드들 중 대응하는 어느 하나와 연결되고, 상기 제3 노드들 중 대응하는 어느 하나에 제공되는 제1 전원 전압과 상기 제4 노드들 중 대응하는 어느 하나에 제공되는 제2 전원 전압에 기초하여, 상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 제공되는 상기 바이어스 전압을 발생하는 소스 드라이버.
  16. 제15항에 있어서,
    상기 제3 노드들 각각은 상기 제1 노드들 중 대응하는 어느 하나에 이웃하여 위치하고, 상기 제4 노드들 각각은 상기 제2 노드들 중 대응하는 어느 하나에 이웃하여 위치하는 소스 드라이버.
  17. 제15항에 있어서,
    상기 복수의 출력 버퍼부들 각각은 복수의 출력 버퍼들을 포함하며,
    상기 복수의 바이어스 제어부들 각각은,
    상기 복수의 출력 버퍼부들 중 대응하는 어느 하나에 포함되는 복수의 출력 버퍼들 각각이 상기 제1 노드들 중 대응하는 어느 하나, 및 상기 제2 노드들 중 대응하는 어느 하나에 제1 바이어스 전압 및 제2 바이어스 전압을 제공받도록 제어하는 소스 드라이버.
  18. 제17항에 있어서, 상기 복수의 출력 버퍼부들 각각은,
    상기 복수의 출력 버퍼들과 상기 제1 노드들 사이에 연결되는 제1 바이어스 트랜지스터들; 및
    상기 복수의 출력 버퍼들과 상기 제2 노드들 사이에 연결되는 제2 바이어스 트랜지스터들을 포함하는 소스 드라이버.
  19. 제18항에 있어서, 상기 복수의 바이어스 제어부들 각각은,
    상기 제1 배선 라인과 연결되는 제1 소스, 상기 제1 바이어스 트랜지스터들의 게이트들에 연결되는 제1 게이트, 및 상기 제1 게이트와 연결되는 제1 드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 배선 라인과 연결되는 제2 소스, 상기 제2 바이어스 트랜지스터들의 게이트들에 연결되는 제2 게이트, 및 상기 제2 게이트와 연결되는 제2 드레인을 포함하는 제2 트랜지스터를 포함하는 소스 드라이버.
  20. 제19항에 있어서, 상기 복수의 바이어스 제어부들 각각은,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터에 기준 전류가 흐르도록 상기 제1 드레인과 상기 제2 드레인 사이에 연결되는 기준 전류 공급부를 더 포함하는 소스 드라이버.
  21. 행을 이루는 게이트 라인들, 열을 이루는 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 연결되는 화소 어레이를 포함하는 디스 플레이 패널; 및
    상기 데이터 라인들을 구동하는 소스 드라이버들을 포함하며,
    상기 소스 드라이버들 각각은,
    전원 전압이 입력되는 입력 패드;
    입력 패드와 연결되는 배선 라인;
    데이터를 디지털-아날로그 변환한 결과에 따른 아날로그 신호들을 출력하는 디지털-아날로그 변환기;
    상기 아날로그 신호들을 버퍼링하는 복수의 출력 버퍼부들; 및
    복수의 출력 버퍼부들 중 대응하는 어느 하나에 바이어스 전압을 제공하는 바이어스 제어부들을 포함하며,
    상기 복수의 출력 버퍼부들 각각은 상기 배선 라인의 서로 다른 위치의 제1 노드들 중 대응하는 어느 하나에 연결되고, 상기 복수의 바이어스 제어부들은 상기 배선 라인의 서로 다른 위치의 제2 노드들 중 대응하는 어느 하나에 연결되며,
    상기 복수의 바이어스 제어부들 각각은,
    상기 제2 노드들 중 대응하는 어느 하나에 제공되는 전원 전압에 기초하여, 상기 바이어스 전압을 발생하는 표시 장치.
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