JP6512250B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

電気光学パネルを駆動する表示ドライバーは、複数の電圧を生成するラダー抵抗回路と、その複数の電圧の中から表示データに対応する階調電圧を選択するＤ／Ａ変換回路と、その階調電圧を増幅又はバッファリング（インピーダンス変換）するアンプ回路と、を含んでいる。このような表示ドライバーの従来技術は、例えば特許文献１〜３に開示されている。

特許文献１では、アンプ回路を正転増幅回路で構成している。即ち、演算増幅器の非反転入力端子（正極端子）に階調電圧が入力され、反転入力端子（負極端子）にフィードバック電圧が入力される。

特許文献２、３では、アンプ回路を反転増幅回路で構成している。反転増幅回路の入力ノードと演算増幅器の反転入力端子との間には第１のキャパシターが設けられ、演算増幅器の反転入力端子と出力端子との間には第２のキャパシターが設けられ、演算増幅器の非反転入力端子には階調電圧が入力される。

特開２００５−２９２８５６号公報 特開２００１−６７０４７号公報 特開平１０−２６０６６４号公報

表示ドライバーのアンプ回路として、上述の特許文献１のような正転増幅回路、或いはボルテージフォロア回路を採用した場合、階調に応じて演算増幅器の差動対のバイアス点が変動する。一般に、バイアス点が変動すると差動対のゲインが変動するため、バイアス点の変動範囲の全体にわたって高いゲインを実現することは困難である。例えば、バイアス点が電源電圧に近づくとゲインが低下するが、その低下したゲインに合わせてバイアス点の変動範囲におけるゲインを設計することになる。

差動対のバイアス点の変動を低減するために、反転増幅回路を用いる手法が考えられる。抵抗によりフィードバック回路を構成するタイプの反転増幅回路では、その抵抗を介して出力ノードと入力ノードとの間に電流が流れる。このため、その電流がＤ／Ａ変換回路を介してラダー抵抗回路に流れ、階調電圧に誤差を生じさせてしまう。一方、特許文献２、３のようなキャパシターによりフィードバック回路を構成するタイプの反転増幅回路では、キャパシターの電荷の初期化が必要となり、例えば初期化の時間により駆動時間が短くなってしまう。或いは、キャパシターに電荷を蓄積することから、ノイズの影響を受けやすくなってしまう。

本発明の幾つかの態様によれば、抵抗によりフィードバック回路を構成するタイプの反転増幅回路を採用しながら、階調電圧の誤差を低減できる表示ドライバー、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、表示データを階調電圧に変換するＤ／Ａ変換回路と、非反転入力端子に基準電圧が入力される演算増幅器と、前記階調電圧が入力される入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有する反転増幅回路と、前記反転増幅回路の前記入力ノードと高電位側電源電圧のノードとの間に設けられ、前記高電位側電源電圧のノードから前記反転増幅回路の前記入力ノードに第１の補償電流を流す第１の電流補償回路と、前記反転増幅回路の前記入力ノードと低電位側電源電圧のノードとの間に設けられ、前記反転増幅回路の前記入力ノードから前記低電位側電源電圧のノードに第２の補償電流を流す第２の電流補償回路と、を含む表示ドライバーに関係する。

本発明の一態様によれば、第１の電流補償回路が第１の補償電流を高電位側電源電圧のノードから反転増幅回路の入力ノードに流し、第２の電流補償回路が第２の補償電流を反転増幅回路の入力ノードから低電位側電源電圧のノードに流すことで、Ｄ／Ａ変換回路を介して反転増幅回路の入力ノードとラダー抵抗回路との間に流れる電流を補償（低減又はキャンセル）できる。これにより、入力ノードと出力ノードとの間にフィードバック回路として第１、第２の抵抗が設けられた反転増幅回路を採用しながら、Ｄ／Ａ変換回路が出力する階調電圧の誤差を低減（又はキャンセル）できる。

また本発明の一態様では、前記第１の電流補償回路は、前記反転増幅回路の出力電圧が前記基準電圧より低いとき、前記第１の補償電流を流し、前記第２の電流補償回路は、前記反転増幅回路の前記出力電圧が前記基準電圧より高いとき、前記第２の補償電流を流してもよい。

このようにすれば、反転増幅回路の出力電圧が基準電圧より低くなる負極期間のとき、反転増幅回路の入力ノードから出力ノードへ流れる電流の少なくとも一部を第１の電流補償回路から供給できる。また、反転増幅回路の出力電圧が基準電圧より高くなる正極期間のとき、反転増幅回路の出力ノードから入力ノードへ流れる電流の少なくとも一部を第２の電流補償回路により吸収できる。これにより、Ｄ／Ａ変換回路を介して反転増幅回路の入力ノードとラダー抵抗回路との間に流れる電流を低減できる。

また本発明の一態様では、前記第１の電流補償回路は、前記反転増幅回路の前記出力電圧が前記基準電圧より低いとき、前記反転増幅回路の前記出力電圧と前記基準電圧の電圧差が大きいほど電流値が大きくなる前記第１の補償電流を流し、前記第２の電流補償回路は、前記反転増幅回路の前記出力電圧が前記基準電圧より高いとき、前記反転増幅回路の前記出力電圧と前記基準電圧の電圧差が大きいほど電流値が大きくなる前記第２の補償電流を流してもよい。

の大きさは、反転増幅回路の出力電圧と基準電圧との電圧差が大きいほど、反転増幅回路の出力ノードと入力ノードとの間に流れる電流の大きさが大きくなる。このため、反転増幅回路の出力電圧と基準電圧の電圧差が大きいほど電流値が大きくなる第１、第２の補償電流を流すことで、反転増幅回路の出力ノードと入力ノードとの間に流れる電流を効果的に補償できる。

また本発明の一態様では、表示ドライバーは、前記表示データに基づく演算処理を行って、前記第１の補償電流の電流値を設定する第１の設定データ、及び前記第２の補償電流の電流値を設定する第２の設定データを出力する演算回路を含み、前記第１の電流補償回路は、前記第１の設定データにより設定される電流値の前記第１の補償電流を出力し、前記第２の電流補償回路は、前記第２の設定データにより設定される電流値の前記第２の補償電流を出力してもよい。

このようにすれば、演算回路が表示データに基づいて第１、第２の設定データを求めることで、表示データの階調値（即ち反転増幅回路の出力電圧）に対応した電流値の第１、第２の補償電流を出力できるようになる。

また本発明の一態様では、前記演算回路は、極性反転駆動の正極期間において、前記表示データの階調値と前記基準電圧に対応する階調値との差が大きいほど前記第１の補償電流の電流値を大きくする前記第１の設定データを出力し、前記極性反転駆動の負極期間において、前記表示データの階調値と前記基準電圧に対応する階調値との差が大きいほど前記第２の補償電流の電流値を大きくする前記第２の設定データを出力してもよい。

このようにすれば、表示データの階調値と基準電圧に対応する階調値との差が大きいほど第１、第２の補償電流の電流値を大きくする第１、第２の設定データを出力することで、反転増幅回路の出力電圧と基準電圧の電圧差が大きいほど電流値が大きくなる第１、第２の補償電流を流すことができる。

また本発明の一態様では、表示ドライバーは、複数の電圧を生成するラダー抵抗回路を含み、前記Ｄ／Ａ変換回路は、前記複数の電圧から前記表示データに対応した電圧を選択し、前記階調電圧として出力してもよい。

階調電圧の電圧値はラダー抵抗回路の抵抗分割によって決まっている。このため、Ｄ／Ａ変換回路を介して反転増幅回路の入力ノードとラダー抵抗回路との間に電流が流れると、階調電圧に誤差が生じる。本発明の一態様によれば、第１、第２の電流補償回路が第１、第２の補償電流を流すことで、Ｄ／Ａ変換回路を介して反転増幅回路の入力ノードとラダー抵抗回路との間に流れる電流を低減できる。

また本発明の一態様では、前記演算増幅器は、差動対を構成する第１のトランジスター及び第２のトランジスターと、カレントミラー回路を構成する第３のトランジスター及び第４のトランジスターと、前記第１のトランジスターと前記第３のトランジスターの間に設けられ、ゲートに所与のバイアス電圧が入力される第５のトランジスターと、前記第２のトランジスターと前記第４のトランジスターの間に設けられ、ゲートに前記所与のバイアス電圧が入力される第６のトランジスターと、を有してもよい。

このようにすれば、差動対の動作点付近において演算増幅器の感度（ゲイン）が非常に大きくなる。即ち、差動入力の変化に対する第１のトランジスターのドレイン電圧の変化が、第５、第６のトランジスターによって非常に大きくなり、その結果として演算増幅器の感度（ゲイン）が非常に大きくなる。本発明の一態様では、差動対の動作点が基準電圧（基準電圧付近）に限定されているため、その動作点付近において高感度な構成の演算増幅器を採用することが可能になる。これにより、演算増幅器が理想オペアンプに近づき、反転増幅回路の出力電圧の誤差を低減できる（データ電圧を高精度化できる）。

また本発明の他の態様は、表示データを階調電圧に変換するＤ／Ａ変換回路と、非反転入力端子に基準電圧が入力される演算増幅器と、入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有する反転増幅回路と、前記Ｄ／Ａ変換回路からの前記階調電圧が入力され、前記階調電圧に対応する電圧を前記反転増幅回路の前記入力ノードに出力するボルテージフォロア回路と、を含む表示ドライバーに関係する。

本発明の他の態様によれば、ボルテージフォロア回路が階調電圧をインピーダンス変換して反転増幅回路の入力ノードに出力することで、反転増幅回路の入力ノードと出力ノードとの間に流れる電流を吸収できる。これにより、Ｄ／Ａ変換回路の出力ノードとラダー抵抗回路との間に電流が流れなくなる。このようにして、入力ノードと出力ノードとの間にフィードバック回路として第１、第２の抵抗が設けられた反転増幅回路を採用しながら、Ｄ／Ａ変換回路が出力する階調電圧の誤差を低減（又はキャンセル）できる。

また本発明の更に他の態様は、上記のいずれかに記載の表示ドライバーと、前記表示ドライバーにより駆動される電気光学パネルと、を含む電気光学装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の表示ドライバーを含む電子機器に関係する。

本実施形態の表示ドライバーの第１の構成例。 本実施形態の表示ドライバーの動作を説明する図。 本実施形態の表示ドライバーの動作を説明する図。 演算回路の詳細な構成例。 電流補償回路の詳細な構成例。 電流補償回路の詳細な構成例。 演算増幅器の詳細な構成例。 Ｄ／Ａ変換回路の詳細な構成例。 デコーダーの詳細な構成例。 セレクターの詳細な構成例。 本実施形態の表示ドライバーの第２の構成例。 電気光学装置の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバー
図１は、本実施形態の表示ドライバー１００の第１の構成例である。表示ドライバー１００は、Ｄ／Ａ変換回路１０と、反転増幅回路２０と、電流補償回路３０（第１の電流補償回路）と、電流補償回路４０（第２の電流補償回路）と、を含む。また表示ドライバー１００は、ラダー抵抗回路５０（階調電圧生成回路）と、演算回路６０と、を含むことができる。なお、本実施形態は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

Ｄ／Ａ変換回路１０は、表示データＧＲＤ［６：０］を階調電圧ＶＤＡに変換する。即ち、Ｄ／Ａ変換回路１０は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＧＲＤ［６：０］に対応した電圧を選択し、その選択した電圧を階調電圧ＶＤＡとして出力する。具体的には、ＧＲＤ［６：０］＝０００００００、００００００１、・・・、０１１１１１１の場合、各々、負極性駆動用の電圧ＶＭ６４、ＶＭ６３、・・・、ＶＭ１を階調電圧ＶＤＡとして出力する。ＧＲＤ［６：０］＝１００００００、１０００００１、・・・、１１１１１１１の場合、各々、正極性駆動用の電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４を階調電圧ＶＤＡとして出力する。なお、ここではＧＲＤ［６：０］を２進数で表した。画素、ライン、又はフレーム毎に駆動極性を反転する極性反転駆動において、正極性駆動のとき正極性駆動用の電圧ＶＰ１〜ＶＰ６４が選択され、負極性駆動のとき負極性駆動用の電圧ＶＭ１〜ＶＭ６４が選択される。

反転増幅回路２０は、演算増幅器ＯＰＡ（オペアンプ）と、抵抗Ｒ１（第１の抵抗、第１の抵抗素子）と、抵抗Ｒ２（第２の抵抗、第２の抵抗素子）と、を有する。演算増幅器ＯＰＡは、非反転入力端子（正極端子、非反転入力ノードＮＩＰ）に基準電圧ＶＣが入力される。抵抗Ｒ１は、階調電圧ＶＤＡが入力される入力ノードＮＩＡと演算増幅器ＯＰＡの反転入力端子（負極端子、反転入力ノードＮＩＭ）との間に設けられる。抵抗Ｒ２は、演算増幅器ＯＰＡの出力端子（反転増幅回路２０の出力ノードＮＱ）と演算増幅器ＯＰＡの反転入力端子との間に設けられる。抵抗Ｒ１、Ｒ２の抵抗値をｒ１、ｒ２とすると、反転増幅回路２０は階調電圧ＶＤＡをゲイン（−ｒ２／ｒ１）で反転増幅して出力電圧ＶＱ（データ電圧）を出力する。出力電圧ＶＱは、表示ドライバー１００の端子からデータ電圧として出力され、表示ドライバー１００に接続される電気光学パネルのデータ線（ソース線）を駆動する。例えば、ＶＰ６４＜ＶＰ６３＜・・・＜ＶＰ１＝ＶＣ＜ＶＭ１＜ＶＭ２＜・・・＜ＶＭ６４である。負極性駆動用の電圧ＶＭ１〜ＶＭ６４は、反転増幅により基準電圧ＶＣより低い負極性のデータ電圧となり、正極性駆動用の電圧ＶＰ１〜ＶＰ６４は、反転増幅により基準電圧ＶＣより高い正極性のデータ電圧となる。

電流補償回路３０は、反転増幅回路２０の入力ノードＮＩＡと高電位側電源電圧のノードＮＶＨとの間に設けられ、高電位側電源電圧のノードＮＶＨから反転増幅回路２０の入力ノードＮＩＡに補償電流ＩＣＭ（第１の補償電流）を流す。電流補償回路４０は、反転増幅回路２０の入力ノードＮＩＡと低電位側電源電圧のノードＮＶＬとの間に設けられ、反転増幅回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに補償電流ＩＣＰ（第２の補償電流）を流す。

反転増幅回路２０の入力ノードＮＩＡと出力ノードＮＱとの間で抵抗Ｒ１、Ｒ２を介して電流が流れる。即ち、（ＶＱ−ＶＤＡ）／（ｒ１＋ｒ２）（又は（ＶＣ−ＶＤＡ）／ｒ１、又は（ＶＱ−ＶＣ）／ｒ２）の電流が出力ノードＮＱから入力ノードＮＩＡへ流れる。補償電流ＩＣＭ、ＩＣＰは、この電流を補償するための電流である。即ち、補償電流ＩＣＭ、ＩＣＰは、Ｄ／Ａ変換回路１０を介して入力ノードＮＩＡとラダー抵抗回路５０（Ｄ／Ａ変換回路１０により選択されている電圧のノード）との間に流れる電流を低減（又はキャンセル）する電流である。

以上の実施形態によれば、電流補償回路３０が補償電流ＩＣＭを高電位側電源電圧のノードＮＶＨから反転増幅回路２０の入力ノードＮＩＡに流し、電流補償回路４０が補償電流ＩＣＰを反転増幅回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに流すことで、Ｄ／Ａ変換回路１０を介して反転増幅回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に流れる電流を補償できる。これにより、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路２０を採用しながら、Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡの誤差を低減（又はキャンセル）できる。

また、反転増幅回路２０を採用できることで、演算増幅器ＯＰＡの差動対の動作点が基準電圧ＶＣ（基準電圧ＶＣ付近の電圧）に限定される。これにより、広範囲な入力電圧において演算増幅器ＯＰＡの感度（ゲイン）を確保する必要がなくなり、演算増幅器ＯＰＡを高感度化（高ゲイン化）できるようになる。また、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路２０を採用できることで、フィードバック回路としてキャパシターを用いた反転増幅回路のような初期化が不要になる。また、フィードバック回路としてキャパシターを用いた反転増幅回路に比べてノイズの影響を受けにくくなる。また、反転増幅回路２０を採用できることで、データ電圧の出力にボルテージフォロア回路を用いた場合に比べて周波数応答特性を向上できる（帯域を広くできる）。これは、入力に対して出力の位相が１８０度回っていることで、位相余裕を確保できる帯域が広がるからである。

図２、図３は、本実施形態の表示ドライバー１００の動作を説明する図である。図２、図３では、表示データＧＲＤ［６：０］の階調値を１０進数で表す。また反転増幅回路２０のゲインが−１（即ちｒ１＝ｒ２）の場合を例に説明する。なお、反転増幅回路２０のゲインは−１に限定されない。

図２に示すように、階調電圧ＶＤＡはＧＲＤ［６：０］の階調値に対して例えば線形に変化し、ＧＲＤ［６：０］＝０のときＶＤＡ＝ＶＰｍａｘ、ＧＲＤ［６：０］＝６４のときＶＤＡ＝ＶＣ、ＧＲＤ［６：０］＝１２７のときＶＤＡ＝ＶＭｍａｘである。反転増幅後のデータ電圧はＧＲＤ［６：０］＝０のときＶＱ＝ＶＭｍａｘ、ＧＲＤ［６：０］＝６４のときＶＱ＝ＶＣ、ＧＲＤ［６：０］＝１２７のときＶＱ＝ＶＰｍａｘとなる。従って、負極性の階調（階調値「０」〜「６３」）ではＶＱ＜ＶＣ＜ＶＤＡとなり、正極性の階調（階調値「６４」〜「１２７」）ではＶＱ≧ＶＣ≧ＶＤＡとなる。なお、ＶＰｍａｘは正極性の最大階調電圧であり、ＶＭｍａｘは負極性の最大階調電圧（ＶＣから最も離れた階調電圧）である。また（ＶＰｍａｘ＋ＶＭｍａｘ）／２＝ＶＣである。

図３に示すように、負極性の階調では電流補償回路３０が補償電流ＩＣＭを高電位側電源電圧のノードＮＶＨから反転増幅回路２０の入力ノードＮＩＡに流す。負極性の階調ではＶＱ＜ＶＣ＜ＶＤＡであり、反転増幅回路２０の入力ノードＮＩＡから出力ノードＮＱへ電流が流れるので、この電流の少なくとも一部（全部又は一部）が電流補償回路３０から供給（電流補償回路３０により吸収）されることになる。例えば、ＧＲＤ［６：０］＝０のときＩＣＭ＝Ｉｍａｘであり、ＧＲＤ［６：０］＜６４においてＩＣＭは階調値に対して線形に変化（減少）し、ＧＲＤ［６：０］≧６４のときＩＣＭ＝０である。Ｉｍａｘは補償電流の最大値であり、例えばＩｍａｘ＝｜（ＶＭｍａｘ−ＶＰｍａｘ）／（ｒ１＋ｒ２）｜、又はＩｍａｘ＝｜（ＶＣ−ＶＰｍａｘ）／ｒ１｜である。

正極性の階調では電流補償回路４０が補償電流ＩＣＰを反転増幅回路２０の入力ノードＮＩＡから低電位側電源電圧のノードＮＶＬに流す。負極性の階調ではＶＱ≧ＶＣ≧ＶＤＡであり、反転増幅回路２０の出力ノードＮＱから入力ノードＮＩＡへ電流が流れるので、この電流の少なくとも一部（全部又は一部）が電流補償回路４０により吸収されることになる。例えば、ＧＲＤ［６：０］≦６４のときＩＣＰ＝０であり、ＧＲＤ［６：０］≧６４においてＩＣＰは階調値に対して線形に変化（増加）し、ＧＲＤ［６：０］＝１２７のときＩＣＰ＝Ｉｍａｘである。

以上の実施形態では、電流補償回路３０は、反転増幅回路２０の出力電圧ＶＱが基準電圧ＶＣより低いとき、補償電流ＩＣＭを流す。電流補償回路４０は、反転増幅回路２０の出力電圧ＶＱが基準電圧ＶＣより高いとき、補償電流ＩＣＰを流す。

このようにすれば、ＶＱ＜ＶＣとなる負極性駆動（負極期間）のとき、反転増幅回路２０の入力ノードＮＩＡから出力ノードＮＱへ流れる電流の少なくとも一部を電流補償回路３０から供給できる。また、ＶＱ＞ＶＣとなる正極性駆動（正極期間）のとき、反転増幅回路２０の出力ノードＮＱから入力ノードＮＩＡへ流れる電流の少なくとも一部を電流補償回路４０により吸収できる。これにより、Ｄ／Ａ変換回路１０を介して反転増幅回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に流れる電流を低減（補償）できる。

また本実施形態では、電流補償回路３０は、反転増幅回路２０の出力電圧ＶＱが基準電圧ＶＣより低いとき、反転増幅回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＭを流す。電流補償回路４０は、反転増幅回路２０の出力電圧ＶＱが基準電圧ＶＣより高いとき、反転増幅回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＰを流す。

反転増幅回路２０の出力ノードＮＱと入力ノードＮＩＡとの間に流れる電流の大きさは｜（ＶＱ−ＶＣ）／ｒ２｜であり、反転増幅回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど、その電流の大きさが大きくなる。このため、反転増幅回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＭ、ＩＣＰを流すことで、反転増幅回路２０の出力ノードＮＱと入力ノードＮＩＡとの間に流れる電流を効果的に補償できる。

また本実施形態では、演算回路６０は、表示データＧＲＤ［６：０］に基づく演算処理を行って、補償電流ＩＣＭの電流値を設定する設定データＣＴＭ［６：０］（第１の設定データ、第１の設定信号）、及び補償電流ＩＣＰの電流値を設定する設定データＣＴＰ［６：０］（第２の設定データ、第２の設定信号）を出力する。そして、電流補償回路３０は、設定データＣＴＭ［６：０］により設定される電流値の補償電流ＩＣＭを出力する。電流補償回路４０は、設定データＣＴＰ［６：０］により設定される電流値の補償電流ＩＣＰを出力する。

演算処理は、表示データＧＲＤ［６：０］から設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を求める処理であり、表示データＧＲＤ［６：０］を含む演算式に対応した演算により設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を求める処理である。演算回路６０は、ロジック回路により実現される。なお、演算回路６０は、複数のデジタル信号処理を時分割に実行するＤＳＰ（Digital Signal processor）により実現されてもよい。この場合、演算処理が他のデジタル信号処理と共に時分割に実行される。

本実施形態によれば、演算回路６０が表示データＧＲＤ［６：０］に基づいて設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を求めることで、表示データＧＲＤ［６：０］の階調値（即ち反転増幅回路２０の出力電圧ＶＱ）に対応した電流値の補償電流ＩＣＭ、ＩＣＰを出力できるようになる。

また本実施形態では、演算回路６０は、極性反転駆動の正極期間において、表示データＧＲＤ［６：０］の階調値と基準電圧ＶＣに対応する階調値との差が大きいほど補償電流ＩＣＭの電流値を大きくする設定データＣＴＭ［６：０］を出力する。また演算回路６０は、極性反転駆動の負極期間において、表示データＧＲＤ［６：０］の階調値と基準電圧ＶＣに対応する階調値との差が大きいほど補償電流ＩＣＰの電流値を大きくする設定データＣＴＰ［６：０］を出力する。

具体的には、基準電圧ＶＣに対応する階調値のデータを基準データＶＣＤ［６：０］とする。基準データＶＣＤ［６：０］は、反転増幅回路２０の出力電圧をＶＱ＝ＶＣ（Ｄ／Ａ変換回路１０の出力電圧をＶＤＡ＝ＶＣ）にする表示データＧＲＤ［６：０］と同じデータであり、例えばＶＣＤ［６：０］＝０１０００００（階調値「６４」）である。演算回路６０は、表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］との差分に基づいて設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を出力する。例えば設定データＣＴＭ［６：０］、ＣＴＰ［６：０］の値が大きいほど、補償電流ＩＣＭ、ＩＣＰの電流値が大きくなるとする。この場合、表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］との差分（差分の大きさ）が大きいほど、設定データＣＴＭ［６：０］、ＣＴＰ［６：０］の値を大きくする。なお、基準データＶＣＤ［６：０］は、例えば表示ドライバー１００の外部からのレジスター書き込み等により設定されてもよいし、或いは表示ドライバー１００の制御回路（例えば図１２の制御回路１８０）から演算回路６０に入力されてもよいし、或いは固定値として演算回路６０に組み込まれていてもよい。

本実施形態によれば、表示データＧＲＤ［６：０］の階調値と基準電圧ＶＣに対応する階調値との差が大きいほど補償電流ＩＣＭ、ＩＣＰの電流値を大きくする設定データＣＴＭ［６：０］、ＣＴＰ［６：０］を出力することで、反転増幅回路２０の出力電圧ＶＱと基準電圧ＶＣの電圧差が大きいほど電流値が大きくなる補償電流ＩＣＭ、ＩＣＰを流すことができる。

また本実施形態では、ラダー抵抗回路５０は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４を生成する。そして、Ｄ／Ａ変換回路１０は、その複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＧＲＤ［６：０］に対応した電圧を選択し、階調電圧ＶＤＡとして出力する。

具体的には、ラダー抵抗回路５０は、直列に接続された抵抗ＲＶ１〜ＲＶ１２９（抵抗素子）を含む。その直列に接続された抵抗ＲＶ１〜ＲＶ１２９の抵抗ＲＶ１側の一端に高電位側電源電圧ＶＲＨが入力され、抵抗ＲＶ１２９側の他端に低電位側電源電圧ＶＲＬが入力される。電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４は、ラダー抵抗回路５０の抵抗と抵抗の間のノード（タップ）から出力される。即ち、抵抗ＲＶ１と抵抗ＲＶ２の間のノードから電圧ＶＭ６４が出力され、抵抗ＲＶ２と抵抗ＲＶ３の間のノードから電圧ＶＭ６３が出力され、抵抗ＲＶ６４と抵抗ＲＶ６５の間のノードから電圧ＶＭ１が出力される。抵抗ＲＶ６５と抵抗ＲＶ６６の間のノードから電圧ＶＰ１が出力され、抵抗ＲＶ６６と抵抗ＲＶ６７の間のノードから電圧ＶＰ２が出力され、抵抗ＲＶ１２８と抵抗ＲＶ１２９の間のノードから電圧ＶＰ６４が出力される。例えば、抵抗ＲＶ２〜ＲＶ１２８は同じ抵抗値を有する。なお、これに限定されず、例えば抵抗ＲＶ２〜ＲＶ６５が負極性駆動のガンマ特性に対応した抵抗値を有し、抵抗ＲＶ６６〜ＲＶ１２８が正極性駆動のガンマ特性に対応した抵抗値を有してもよい。

階調電圧ＶＤＡの電圧値はラダー抵抗回路５０の抵抗分割によって決まっている。このため、Ｄ／Ａ変換回路１０を介して反転増幅回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に電流が流れると、階調電圧ＶＤＡに誤差が生じる。例えば、階調電圧ＶＤＡとして電圧ＶＭ６４が選択されている場合、抵抗ＲＶ１と抵抗ＲＶ２の間のノードから反転増幅回路２０の入力ノードＮＩＡへ電流が流れる。そうすると、抵抗ＲＶ２〜ＲＶ１２９に流れる電流が減少し、電圧ＶＭ６４が低下する方向に誤差を生じることになる。或いは、階調電圧ＶＤＡとして電圧ＶＰ６３が選択されている場合、反転増幅回路２０の入力ノードＮＩＡから抵抗ＲＶ１２７と抵抗ＲＶ１２８の間のノードへ電流が流れる。そうすると、抵抗ＲＶ１２８、ＲＶ１２９に流れる電流が増加し、電圧ＶＰ６３が上昇する方向に誤差を生じることになる。

本実施形態によれば、電流補償回路３０、４０が補償電流ＩＣＭ、ＩＣＰを流すことで、Ｄ／Ａ変換回路１０を介して反転増幅回路２０の入力ノードＮＩＡとラダー抵抗回路５０との間に流れる電流を低減できる。これにより、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路２０を採用しながら、Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡの誤差を低減（又はキャンセル）できる。

なお、以上では表示データＧＲＤ［６：０］が正極性駆動における階調と負極性駆動における階調の両方を表すことができる場合を例に説明したが、表示データＧＲＤ［６：０］の構成はこれに限定されない。例えば、表示データが極性の情報を含まない単なる階調を表し、それとは別に駆動極性を制御する極性信号が設けられてもよい。この場合、Ｄ／Ａ変換回路１０は、表示データと極性信号に基づいて複数の電圧から階調電圧を選択してもよい。また、基準電圧ＶＣに対応する階調値は例えば０となるので、演算回路６０は表示データと基準データとの差分ではなく表示データそのものから補償電流の設定データを生成してもよい。このとき、極性信号に基づいて補償電流ＩＣＭ、ＩＣＰのいずれを出力するかを制御してもよい。

２．演算回路、電流補償回路
図４は、演算回路６０の詳細な構成例である。演算回路６０は、減算器ＳＢＭと、減算器ＳＢＰと、レベルシフターＬＳＭ０〜ＬＳＭ６と、レベルシフターＬＳＰ０〜ＬＳＰ６と、を含む。

減算器ＳＢＭは、負極性の表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］との減算を行い、差分データＤＦＭ［６：０］を出力する。減算器ＳＢＰは、正極性の表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］との減算を行い、差分データＤＦＰ［６：０］を出力する。具体的には、減算器ＳＢＭは、ＧＲＤ［６：０］−ＶＣＤ［６：０］＜０ではＤＦＭ［６：０］＝ＧＲＤ［６：０］−ＶＣＤ［６：０］を出力し、ＧＲＤ［６：０］−ＶＣＤ［６：０］≧０ではＤＦＭ［６：０］＝１１１１１１１を出力する。減算器ＳＢＰは、ＧＲＤ［６：０］−ＶＣＤ［６：０］≧０ではＤＦＭ［６：０］＝ＧＲＤ［６：０］−ＶＣＤ［６：０］を出力し、ＧＲＤ［６：０］−ＶＣＤ［６：０］＜０ではＤＦＭ［６：０］＝０００００００を出力する。

レベルシフターＬＳＭ０〜ＬＳＭ６、ＬＳＰ０〜ＬＳＰ６は、ロジック回路の電源電圧と電流補償回路３０、４０の電源電圧（ＶＲＨ、ＶＲＬ）との間のレベルシフトを行うための回路である。即ち、レベルシフターＬＳＭ０は、ＤＦＭ［０］の信号レベルをレベルシフトしてＣＴＭ［０］を出力する。同様に、レベルシフターＬＳＭ１〜ＬＳＭ６は、各々、ＤＦＭ［１］〜ＤＦＭ［６］の信号レベルをレベルシフトしてＣＴＭ［１］〜ＣＴＭ［６］を出力する。レベルシフターＬＳＰ０は、ＤＦＰ［０］の信号レベルをレベルシフトしてＣＴＰ［０］を出力する。同様に、レベルシフターＬＳＰ１〜ＬＳＰ６は、各々、ＤＦＰ［１］〜ＤＦＰ［６］の信号レベルをレベルシフトしてＣＴＰ［１］〜ＣＴＰ［６］を出力する。

図５は、電流補償回路３０の詳細な構成例である。電流補償回路３０は、Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６と、Ｐ型トランジスターＴＰＣ０〜ＴＰＣ６と、を含む。

Ｐ型トランジスターＴＰＲ０とＰ型トランジスターＴＰＣ０は、高電位側電源電圧のノードＮＶＨと反転増幅回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｐ型トランジスターＴＰＣ０のゲートには設定データＣＴＭ［６：０］のビット信号ＣＴＭ［０］が入力される。同様に、Ｐ型トランジスターＴＰＲ１〜ＴＰＲ６とＰ型トランジスターＴＰＣ１〜ＴＰＣ６は、各々、高電位側電源電圧のノードＮＶＨと反転増幅回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｐ型トランジスターＴＰＣ１〜ＴＰＣ６のゲートには、各々、ビット信号ＣＴＭ［１］〜ＣＴＭ［６］が入力される。Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６のゲートには、Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６のドレイン電流を設定するためのバイアス電圧ＲＥＦＰが入力される。Ｐ型トランジスターＴＰＲ０〜ＴＰＲ６のドレイン電流は、その比が２の累乗（バイナリー）となるように設定されている。即ち、Ｐ型トランジスターＴＰＲｋ（ｋは１以上６以下の整数）のサイズは、Ｐ型トランジスターＴＰＲ０のサイズの２^ｋ倍であり、Ｐ型トランジスターＴＰＣｋのサイズは、Ｐ型トランジスターＴＰＣ０のサイズの２^ｋ倍である。なお、トランジスターサイズは、例えばトランジスターのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）で設定されてもよいし、或いはユニットトランジスターの個数（即ち、合計のサイズ）で設定されてもよい。

上述のように、ＧＲＤ［６：０］−ＶＣＤ［６：０］≧０のときＣＴＭ［６：０］（ＤＦＭ［６：０］）＝１１１１１１１なので、正極性駆動ではＰ型トランジスターＴＰＣ０〜ＴＰＣ６が全てオフであり、補償電流ＩＣＭの電流値は０となる。ＧＲＤ［６：０］−ＶＣＤ［６：０］＜０のときＣＴＭ［６：０］＝ＧＲＤ［６：０］−ＶＣＤ［６：０］なので、負極性駆動ではＣＴＭ［６：０］に応じてＰ型トランジスターＴＰＣ０〜ＴＰＣ６のオン及びオフが制御される。これにより、補償電流ＩＣＭは、表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］の差分（差分の大きさ）に比例した電流値となる。

図６は、電流補償回路４０の詳細な構成例である。電流補償回路４０は、Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６と、Ｎ型トランジスターＴＮＣ０〜ＴＮＣ６と、を含む。

Ｎ型トランジスターＴＮＲ０とＮ型トランジスターＴＮＣ０は、低電位側電源電圧のノードＮＶＬと反転増幅回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｎ型トランジスターＴＮＣ０のゲートには設定データＣＴＰ［６：０］のビット信号ＣＴＰ［０］が入力される。同様に、Ｎ型トランジスターＴＮＲ１〜ＴＮＲ６とＮ型トランジスターＴＮＣ１〜ＴＮＣ６は、各々、低電位側電源電圧のノードＮＶＬと反転増幅回路２０の入力ノードＮＩＡとの間に直列に接続される。Ｎ型トランジスターＴＮＣ１〜ＴＮＣ６のゲートには、各々、ビット信号ＣＴＰ［１］〜ＣＴＰ［６］が入力される。Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６のゲートには、Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６のドレイン電流を設定するためのバイアス電圧ＲＥＦＮが入力される。Ｎ型トランジスターＴＮＲ０〜ＴＮＲ６のドレイン電流は、その比が２の累乗（バイナリー）となるように設定されている。即ち、Ｎ型トランジスターＴＮＲｋのサイズは、Ｎ型トランジスターＴＮＲ０のサイズの２^ｋ倍であり、Ｎ型トランジスターＴＮＣｋのサイズは、Ｎ型トランジスターＴＮＣ０のサイズの２^ｋ倍である。なお、トランジスターサイズは、例えばトランジスターのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）で設定されてもよいし、或いはユニットトランジスターの個数（即ち、合計のサイズ）で設定されてもよい。

上述のように、ＧＲＤ［６：０］−ＶＣＤ［６：０］＜０のときＣＴＰ［６：０］（ＤＦＰ［６：０］）＝０００００００なので、負極性駆動ではＮ型トランジスターＴＮＣ０〜ＴＮＣ６が全てオフであり、補償電流ＩＣＰの電流値は０となる。ＧＲＤ［６：０］−ＶＣＤ［６：０］≧０のときＣＴＰ［６：０］＝ＧＲＤ［６：０］−ＶＣＤ［６：０］なので、正極性駆動ではＣＴＰ［６：０］に応じてＮ型トランジスターＴＮＣ０〜ＴＮＣ６のオン及びオフが制御される。これにより、補償電流ＩＣＰは、表示データＧＲＤ［６：０］と基準データＶＣＤ［６：０］の差分（差分の大きさ）に比例した電流値となる。

３．演算増幅器
図７は、演算増幅器ＯＰＡの詳細な構成例である。演算増幅器ＯＰＡは、差動対部ＤＰＡと、差動対部ＤＰＢと、出力部ＱＳと、を含む。

差動対部ＤＰＡは、Ｐ型トランジスターＴＰＡ１〜ＴＰＡ３と、Ｎ型トランジスターＴＮＡ１〜ＴＮＡ４と、を含む。差動対を構成するＴＰＡ１、ＴＰＡ２のソースはＴＰＡ３のドレインに接続される。ＴＰＡ１のゲートは非反転入力端子（ＮＩＡ）に接続される。ＴＰＡ２のゲートは反転入力端子（ＮＩＭ）に接続される。ＴＰＡ３のソースには高電位側電源電圧ＶＲＨが入力され、ゲートにはバイアス電圧ＶＲＰ１が入力される。カレントミラー回路を構成するＴＮＡ１、ＴＮＡ２のソースには低電位側電源電圧ＶＲＬが入力され、ゲートはＴＰＡ２のドレインに共通接続される。ＴＮＡ３のソースはＴＮＡ１のドレインに接続され、ドレインはＴＰＡ１のドレインに接続される。ＴＮＡ４のソースはＴＮＡ２のドレインに接続され、ドレインはＴＰＡ２のドレインに接続される。ＴＮＡ３、ＴＮＡ４のゲートにはバイアス電圧ＶＲＮ２が入力される。

差動対部ＤＰＢは、Ｐ型トランジスターＴＰＢ１〜ＴＰＢ４と、Ｎ型トランジスターＴＮＢ１〜ＴＮＢ３と、を含む。差動対を構成するＴＮＢ１、ＴＮＢ２のソースはＴＮＢ３のドレインに接続される。ＴＮＢ１のゲートは非反転入力端子（ＮＩＡ）に接続される。ＴＮＢ２のゲートは反転入力端子（ＮＩＭ）に接続される。ＴＮＢ３のソースには低電位側電源電圧ＶＲＬが入力され、ゲートにはバイアス電圧ＶＲＮ１が入力される。カレントミラー回路を構成するＴＰＢ１、ＴＰＢ２のソースには高電位側電源電圧ＶＲＨが入力され、ゲートはＴＮＢ２のドレインに共通接続される。ＴＰＢ３のソースはＴＰＢ１のドレインに接続され、ドレインはＴＮＢ１のドレインに接続される。ＴＰＢ４のソースはＴＰＢ２のドレインに接続され、ドレインはＴＮＢ２のドレインに接続される。ＴＰＢ３、ＴＰＢ４のゲートにはバイアス電圧ＶＲＰ２が入力される。

出力部ＱＳは、Ｐ型トランジスターＴＰＱと、Ｎ型トランジスターＴＮＱと、を含む。ＴＰＱのソースには駆動用の高電位側電源電圧ＶＲＨＤＲが入力され、ドレインは出力端子（ＮＱ）に接続され、ゲートには差動対部ＤＰＢのＴＮＢ１のドレインが接続される。ＴＮＱのソースには駆動用の低電位側電源電圧ＶＲＬＤＲが入力され、ドレインは出力端子（ＮＱ）に接続され、ゲートには差動対部ＤＰＡのＴＰＡ１のドレインが接続される。

なお、差動対部ＤＰＡ、ＤＰＢの構成は上記に限定されない。例えば、差動対部ＤＰＡにおいて、ＴＮＡ１、ＴＮＡ２のゲートがＴＮＡ１のドレインに共通接続され、ＴＮＡ３、ＴＮＡ４のゲートがＴＮＡ４のドレインに共通接続されてもよい。同様に、差動対部ＤＰＢにおいて、ＴＰＢ１、ＴＰＢ２のゲートがＴＰＢ１のドレインに共通接続され、ＴＰＢ３、ＴＰＢ４のゲートがＴＰＢ４のドレインに共通接続されてもよい。或いは、差動対部ＤＰＡにおいて、ＴＮＡ１のソースとノードＮＶＬとの間にＮ型トランジスター（ＴＮＡ５と呼ぶ）が設けられ、ＴＮＡ２のソースとノードＮＶＬとの間にＮ型トランジスター（ＴＮＡ６と呼ぶ）が設けられ、ＴＮＡ５、ＴＮＡ６のゲートがＴＮＡ５のドレインに共通接続されてもよい。同様に、差動対部ＤＰＢにおいて、ＴＰＢ１のソースとノードＮＶＨとの間にＰ型トランジスター（ＴＰＢ５と呼ぶ）が設けられ、ＴＰＢ２のソースとノードＮＶＨとの間にＰ型トランジスター（ＴＰＢ６と呼ぶ）が設けられ、ＴＰＢ５、ＴＰＢ６のゲートがＴＰＢ５のドレインに共通接続されてもよい。

以上の実施形態では、Ｐ型トランジスターＴＰＡ１（第１のトランジスター）とＰ型トランジスターＴＰＡ２（第２のトランジスター）は、差動対を構成する。Ｎ型トランジスターＴＮＡ１（第３のトランジスター）とＮ型トランジスターＴＮＡ２（第４のトランジスター）は、カレントミラー回路を構成する。Ｎ型トランジスターＴＮＡ３（第５のトランジスター）は、ＴＰＡ１とＴＮＡ１の間に設けられ、そのゲートに所与のバイアス電圧ＶＲＮ２が入力される。Ｎ型トランジスターＴＮＡ４（第６のトランジスター）は、ＴＰＡ２とＴＮＡ２の間に設けられ、そのゲートに所与のバイアス電圧ＶＲＮ２が入力される。

このようにすれば、差動対の動作点（基準電圧ＶＣ）付近において演算増幅器ＯＰＡの感度（ゲイン）が非常に大きくなる。即ち、差動入力（ＮＩＰ、ＮＩＭの電圧差）の変化に対するＴＰＡ１のドレイン電圧の変化が、ＴＮＡ３、ＴＮＡ４によって非常に大きくなり、その結果として演算増幅器ＯＰＡの感度（ゲイン）が非常に大きくなる。本実施形態では、差動対の動作点が基準電圧ＶＣ（基準電圧ＶＣ付近の電圧）であるため、このような差動対の動作点付近において高感度な構成の演算増幅器を採用することが可能になる。これにより、演算増幅器ＯＰＡが理想オペアンプに近づき、反転増幅回路２０の出力電圧ＶＱの誤差を低減できる（データ電圧を高精度化できる）。

４．Ｄ／Ａ変換回路
図８は、Ｄ／Ａ変換回路１０の詳細な構成例である。Ｄ／Ａ変換回路１０は、デコーダーＤＥＣと、セレクターＳＥＬと、を含む。

デコーダーＤＥＣは、表示データＧＲＤ［６：０］をデコードし、セレクターＳＥＬに選択信号を出力する。セレクターＳＥＬは、デコーダーＤＥＣからの選択信号に基づいて、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＧＲＤ［６：０］に対応する電圧を階調電圧ＶＤＡとして選択する。

図９は、デコーダーＤＥＣの詳細な構成例である。デコーダーＤＥＣは、フリップフロップ回路ＦＦ０〜ＦＦ６（ラッチ回路）と、論理積回路ＡＮ１〜ＡＮ１４と、を含む。

フリップフロップ回路ＦＦ０は、クロック信号ＤＡＣＬＫのエッジ（例えば立ち上がりエッジ）でＧＲＤ［０］をラッチし、ラッチした信号Ｄ０Ｑを出力する。また信号Ｄ０Ｑを論理反転した信号Ｄ０ＱＢを出力する。同様に、フリップフロップ回路ＦＦ１〜ＦＦ６は、各々、クロック信号ＤＡＣＬＫのエッジでＧＲＤ［１］〜ＧＲＤ［６］をラッチし、ラッチした信号Ｄ１Ｑ〜Ｄ６Ｑを出力する。また信号Ｄ１Ｑ〜Ｄ６Ｑを論理反転した信号Ｄ１ＱＢ〜Ｄ６ＱＢを出力する。クロック信号ＤＡＣＬＫは、例えば表示ドライバー１００の制御回路（図１２の制御回路１８０）から入力される。

論理積回路ＡＮ１は、信号Ｄ０ＱＢとイネーブル信号ＤＡＥＮＢとの論理積を信号Ｄ０Ｌとして出力する。論理積回路ＡＮ２は、信号Ｄ０Ｑとイネーブル信号ＤＡＥＮＢとの論理積を信号Ｄ０Ｈとして出力する。ＤＡＥＮＢ＝１において、ＧＲＤ［０］＝０、１のとき、各々、信号Ｄ０Ｌ、Ｄ０Ｈが１になる。信号Ｄ０Ｌ、Ｄ０Ｈはいずれか一方のみが１となり、他方は０となる。ＤＡＥＮＢ＝０において、信号Ｄ０Ｌ、Ｄ０Ｈはいずれも０になる。以下、信号Ｄ０Ｌ、Ｄ０Ｈを信号群Ｄ０と呼ぶ。イネーブル信号ＤＡＥＮＢは、例えば表示ドライバー１００の制御回路（図１２の制御回路１８０）から入力される。

論理積回路ＡＮ３は、信号Ｄ２ＱＢと信号Ｄ１ＱＢとの論理積を信号Ｄ２１ＬＬとして出力する。同様に、論理積回路ＡＮ４、ＡＮ５、ＡＮ６は、各々、信号Ｄ２ＱＢ、Ｄ２Ｑ、Ｄ２Ｑと信号Ｄ１Ｑ、Ｄ１ＱＢ、Ｄ１Ｑとの論理積を信号Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨとして出力する。（ＧＲＤ［２］，ＧＲＤ［１］）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、各々、信号Ｄ２１ＬＬ、Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨが１になる。信号Ｄ２１ＬＬ、Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨは、いずれか１つのみが１となり、他の３つは０となる。以下、信号Ｄ２１ＬＬ、Ｄ２１ＬＨ、Ｄ２１ＨＬ、Ｄ２１ＨＨを信号群Ｄ２１と呼ぶ。

論理積回路ＡＮ７は、信号Ｄ４ＱＢと信号Ｄ３ＱＢとの論理積を信号Ｄ４３ＬＬとして出力する。同様に、論理積回路ＡＮ８、ＡＮ９、ＡＮ１０は、各々、信号Ｄ４ＱＢ、Ｄ４Ｑ、Ｄ４Ｑと信号Ｄ３Ｑ、Ｄ３ＱＢ、Ｄ３Ｑとの論理積を信号Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨとして出力する。（ＧＲＤ［４］，ＧＲＤ［３］）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、各々、信号Ｄ４３ＬＬ、Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨが１になる。信号Ｄ４３ＬＬ、Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨは、いずれか１つのみが１となり、他の３つは０となる。以下、信号Ｄ４３ＬＬ、Ｄ４３ＬＨ、Ｄ４３ＨＬ、Ｄ４３ＨＨを信号群Ｄ４３と呼ぶ。

論理積回路ＡＮ１１は、信号Ｄ６ＱＢと信号Ｄ５ＱＢとの論理積を信号Ｄ６５ＬＬとして出力する。同様に、論理積回路ＡＮ１２、ＡＮ１３、ＡＮ１４は、各々、信号Ｄ６ＱＢ、Ｄ６Ｑ、Ｄ６Ｑと信号Ｄ５Ｑ、Ｄ５ＱＢ、Ｄ５Ｑとの論理積を信号Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨとして出力する。（ＧＲＤ［６］，ＧＲＤ［５］）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、各々、信号Ｄ６５ＬＬ、Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨが１になる。信号Ｄ６５ＬＬ、Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨは、いずれか１つのみが１となり、他の３つは０となる。以下、信号Ｄ６５ＬＬ、Ｄ６５ＬＨ、Ｄ６５ＨＬ、Ｄ６５ＨＨを信号群Ｄ６５と呼ぶ。

なお、図９では図示を省略しているが、デコーダーＤＥＣは、信号群Ｄ０、Ｄ２１、Ｄ４３、Ｄ６５の信号レベルをレベルシフトするレベルシフターを含む。このレベルシフターは、ロジック回路の電源電圧とセレクターＳＥＬの電源電圧（ＶＲＨ、ＶＲＬ）との間のレベルシフトを行うための回路である。

図１０は、セレクターＳＥＬの詳細な構成例である。セレクターＳＥＬは、否定論理積回路ＮＡ０〜ＮＡ１２７と、インバーターＩＶＡ０〜ＩＶＡ１２７と、インバーターＩＶＢ０〜ＩＶＢ１２７と、トランスファーゲートＴＧ０〜ＴＧ１２７（スイッチ）と、を含む。

否定論理積回路ＮＡ０は、信号群Ｄ０の信号Ｄ０Ｌと、信号群Ｄ２１の信号Ｄ２１ＬＬと、信号群Ｄ４３の信号Ｄ４３ＬＬと、信号群Ｄ６５の信号Ｄ６５ＬＬの否定論理積を信号ＳＢ０として出力する。ＧＲＤ［６：０］＝０００００００（階調値「０」）のとき、ＳＢ０＝０である。同様に、否定論理積回路ＮＡ１〜ＮＡ１２７は、各々、信号群Ｄ０のいずれかの信号と、信号群Ｄ２１のいずれかの信号と、信号群Ｄ４３のいずれかの信号と、信号群Ｄ６５のいずれかの信号との否定論理積を信号ＳＢ１〜ＳＢ１２７として出力する。ＧＲＤ［６：０］＝００００００１（階調値「１」）、０００００１０（階調値「２」）、・・・、１１１１１１１（階調値「１２７」）のとき、各々、ＳＢ１、ＳＢ２、・・・、ＳＢ１２７が０である。ＳＢ０〜ＳＢ１２７は、ＧＲＤ［６：０］の階調値に応じていずれか１つのみが０であり、他の１２７個は１である。なお、イネーブル信号ＤＡＥＮＢ＝０のときは、Ｄ０Ｌ＝Ｄ０Ｈ＝０なので、ＳＢ０〜ＳＢ１２７が全て１となる。

トランスファーゲートＴＧ０は、インバーターＩＶＡ０、ＩＶＢ０を介して信号ＳＢ０によりオン及びオフが制御される。トランスファーゲートＴＧ０はＳＢ０＝０のときオンになり、ＳＢ０＝１のときオフになる。従って、ＳＢ０＝０（階調値「０」）のとき電圧ＶＭ６４が階調電圧ＶＤＡとして出力される。同様に、トランスファーゲートＴＧ１〜ＴＧ１２７は、各々、インバーターＩＶＡ１〜ＩＶＡ１２７、ＩＶＢ１〜ＩＶＢ１２７を介して信号ＳＢ１〜ＳＢ１２７によりオン及びオフが制御される。トランスファーゲートＴＧ１〜ＴＧ１２７は、各々、ＳＢ１〜ＳＢ１２７が０のときオンになり、ＳＢ１〜ＳＢ１２７が１のときオフになる。従って、ＳＢ１、ＳＢ２、・・・、ＳＢ６３が０（階調値「１」、「２」、・・・、「６３」）のとき、各々、電圧ＶＭ６３、ＶＭ６２、・・・、ＶＭ１が階調電圧ＶＤＡとして出力される。ＳＢ６４、ＳＢ６５、・・・、ＳＢ１２７が０（階調値「６４」、「６５」、・・・、「１２７」）のとき、各々、電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４が階調電圧ＶＤＡとして出力される。

５．表示ドライバーの第２の構成例
図１１は、本実施形態の表示ドライバー１００の第２の構成例である。図１１の表示ドライバー１００は、Ｄ／Ａ変換回路１０、反転増幅回路２０、ボルテージフォロア回路７０を含む。また表示ドライバー１００は、ラダー抵抗回路５０を含むことができる。なお、図１等で説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜省略する。

ボルテージフォロア回路７０は、Ｄ／Ａ変換回路１０からの階調電圧ＶＤＡが入力され、階調電圧ＶＤＡに対応する電圧ＶＶＦを反転増幅回路２０の入力ノードＮＩＡに出力する。具体的には、ボルテージフォロア回路７０は演算増幅器ＯＰＢを含む。ボルテージフォロア回路７０の入力ノードＮＩＶは、演算増幅器ＯＰＢの非反転入力端子に接続され、その入力ノードＮＩＶにＤ／Ａ変換回路１０からの階調電圧ＶＤＡが入力される。演算増幅器ＯＰＢの出力端子と反転入力端子が接続される。電圧ＶＶＦは階調電圧ＶＤＡと同じ（略同一を含む）電圧である。ボルテージフォロア回路７０は、階調電圧ＶＤＡをインピーダンス変換（バッファリング）して電圧ＶＶＦを出力し、反転増幅回路２０の入力ノードＮＩＡと出力ノードＮＱとの間に流れる電流を吸収する。反転増幅回路２０の出力電圧ＶＱが基準電圧ＶＣより低いとき（負極性駆動のとき）、ボルテージフォロア回路７０が反転増幅回路２０の入力ノードＮＩＡに電流を出力する。一方、反転増幅回路２０の出力電圧ＶＱが基準電圧ＶＣより高いとき（正極性駆動のとき）、反転増幅回路２０の出力ノードＮＱから入力ノードＮＩＡに流れる電流をボルテージフォロア回路７０が吸収する。

以上の実施形態によれば、ボルテージフォロア回路７０が階調電圧ＶＤＡをインピーダンス変換して電圧ＶＶＦを反転増幅回路２０の入力ノードＮＩＡに出力することで、反転増幅回路２０の入力ノードＮＩＡと出力ノードＮＱとの間に流れる電流を吸収できる。これにより、Ｄ／Ａ変換回路１０の出力ノードとラダー抵抗回路５０との間に電流が流れなくなる。このようにして、入力ノードＮＩＡと出力ノードＮＱとの間にフィードバック回路として抵抗Ｒ１、Ｒ２が設けられた反転増幅回路２０を採用しながら、Ｄ／Ａ変換回路１０が出力する階調電圧ＶＤＡの誤差を低減（又はキャンセル）できる。

また、図１と同様に、演算増幅器ＯＰＡを高感度化（高ゲイン化）できることや、フィードバック回路としてキャパシターを用いた反転増幅回路のような初期化が不要になることや、フィードバック回路としてキャパシターを用いた反転増幅回路に比べてノイズの影響を受けにくくなること等の効果が得られる。

６．電気光学装置
図１２は、本実施形態の表示ドライバー１００を含む電気光学装置４００の構成例である。電気光学装置４００（表示装置）は、表示ドライバー１００、電気光学パネル２００（表示パネル）を含む。なお以下では表示ドライバー１００が相展開駆動を行う場合を例に説明するが、本発明の適用対象はこれに限定されず、例えばマルチプレクス駆動（デマルチプレクス駆動）等にも適用できる。

電気光学パネル２００は、画素アレイ２１０、サンプルホールド回路２２０（スイッチ回路）を含む。電気光学パネル２００は、例えば液晶表示パネルや、ＥＬ（Electro Luminescence）表示パネル等である。

画素アレイ２１０は、複数の画素がアレイ状（マトリックス状）に配置されたものである。相展開駆動では、画素アレイ２１０のソース線が８本（広義にはｋ本。ｋは２以上の整数）ずつ順次に駆動される。具体的には、サンプルホールド回路２２０は、表示ドライバー１００からのデータ電圧ＶＱ１〜ＶＱ８を画素アレイ２１０のソース線にサンプルホールドする回路である。具体的には、電気光学パネル２００の第１〜第８のデータ線にデータ電圧ＶＱ１〜ＶＱ８が入力される。画素アレイ２１０が例えば第１〜第６４０のソース線を有するとする。サンプルホールド回路２２０は、第１の期間において第１〜第８のデータ線と第１〜第８のソース線を接続し、次の第２の期間において第１〜第８のデータ線と第９〜第１６のソース線を接続し、以下同様にして、第８０の期間において第１〜第８のデータ線と第６３３〜第６４０のソース線を接続する。このような動作を各水平走査期間において行う。

表示ドライバー１００は、ラダー抵抗回路５０、Ｄ／Ａ変換部１１０（Ｄ／Ａ変換回路）、駆動部１２０（駆動回路）、電流補償部１３０（電流補償回路）、電圧生成回路１５０、記憶部１６０（メモリー）、インターフェース回路１７０、制御回路１８０（コントローラー）を含む。

インターフェース回路１７０は、表示ドライバー１００と外部の処理装置（例えば図１３の処理部３１０）との間の通信を行う。例えば外部の処理装置からインターフェース回路１７０を介してクロック信号やタイミング制御信号、表示データが制御回路１８０に入力される。

制御回路１８０はインターフェース回路１７０を介して入力されたクロック信号やタイミング制御信号、表示データに基づいて表示ドライバー１００の各部及び電気光学パネル２００の各部を制御する。例えば制御回路１８０は、画素アレイ２１０の水平走査線の選択や垂直同期制御、相展開駆動の制御（上述の第１〜第８０の期間）等の表示タイミングの制御を行い、その表示タイミングに従ってＤ／Ａ変換部１１０や電流補償部１３０の制御を行う。また制御回路１８０は、補償電流ＩＣＭ、ＩＣＰの電流値を設定する設定データＣＴＭ、ＣＴＰを演算する演算回路６０を含むことができる。

電圧生成回路１５０は、各種電圧を生成して駆動部１２０やＤ／Ａ変換部１１０に出力する。例えば、電圧生成回路１５０は、Ｄ／Ａ変換部１１０や電流補償部１３０、駆動部１２０の電源を生成する。電圧生成回路１５０は、例えばレギュレーター等で構成される。

Ｄ／Ａ変換部１１０は、Ｄ／Ａ変換回路１１〜１８を含む。Ｄ／Ａ変換回路１１〜１８の各々は、図１等で説明したＤ／Ａ変換回路１０と同じ構成である。駆動部１２０は、反転増幅回路２１〜２８（駆動回路）を含む。反転増幅回路２１〜２８の各々は、図１等で説明した反転増幅回路２０と同じ構成である。Ｄ／Ａ変換回路１１〜１８は、制御回路１８０からの表示データをＤ／Ａ変換し、そのＤ／Ａ変換された電圧を反転増幅回路２１〜２８に出力する。反転増幅回路２１〜２８は、Ｄ／Ａ変換回路１１〜１８からの電圧を反転増幅し、データ電圧ＶＱ１〜ＶＱ８を電気光学パネル２００に出力する。

電流補償部１３０は、電流補償回路３１〜３８及び電流補償回路４１〜４８を含む。電流補償回路３１〜３８の各々は、図１等で説明した電流補償回路３０と同じ構成である。電流補償回路４１〜４８の各々は、図１等で説明した電流補償回路４０と同じ構成である。電流補償回路３１〜３８は、反転増幅回路２１〜２８の入力ノードから出力ノードへ流れる電流を補償し、電流補償回路４１〜４８は、反転増幅回路２１〜２８の出力ノードから入力ノードへ流れる電流を補償する。

記憶部１６０は、表示ドライバー１００の制御に用いる種々のデータ（例えば設定データ）等を記憶する。例えば記憶部１６０は不揮発性メモリーやＲＡＭ（ＳＲＡＭ、ＤＲＡＭ等）で構成される。

７．電子機器
図１３は、本実施形態の表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置（例えばメーターパネル、カーナビゲーションシステム等）、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。

電子機器３００は、処理部３１０（例えばＣＰＵ等のプロセッサー、或いは表示コントローラー、或いはＡＳＩＣ等）、記憶部３２０（例えばメモリー、ハードディスク等）、操作部３３０（操作装置）、インターフェース部３４０（インターフェース回路、インターフェース装置）、表示ドライバー１００、電気光学パネル２００を含む。

操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。処理部３１０は、インターフェース部３４０から入力された或いは記憶部３２０に記憶された表示データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、処理部３１０から転送された表示データに基づいて電気光学パネル２００に画像を表示させる。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学装置（例えばレンズ、プリズム、ミラー等）とを含む。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーン（表示部）に投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーン（表示部）に投影させる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学パネル、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…Ｄ／Ａ変換回路、１１〜１８…Ｄ／Ａ変換回路、２０…反転増幅回路、
２１〜２８…反転増幅回路、３０…電流補償回路、３１〜３８…電流補償回路、
４０…電流補償回路、４１〜４８…電流補償回路、５０…ラダー抵抗回路、
６０…演算回路、７０…ボルテージフォロア回路、１００…表示ドライバー、
１１０…Ｄ／Ａ変換部、１２０…駆動部、１３０…電流補償部、１５０…電圧生成回路、
１６０…記憶部、１７０…インターフェース回路、１８０…制御回路、
２００…電気光学パネル、２１０…画素アレイ、２２０…サンプルホールド回路、
３００…電子機器、３１０…処理部、３２０…記憶部、３３０…操作部、
３４０…インターフェース部、４００…電気光学装置、
ＣＴＭ［６：０］…設定データ、ＣＴＰ［６：０］…設定データ、
ＧＲＤ［６：０］…表示データ、ＩＣＭ…補償電流、ＩＣＰ…補償電流、
ＮＩＡ…入力ノード、ＯＰＡ…演算増幅器、Ｒ１…抵抗、Ｒ２…抵抗、
ＴＰＡ１，ＴＰＡ２…Ｐ型トランジスター、ＴＮＡ１〜ＴＮＡ４…Ｎ型トランジスター、
ＶＣ…基準電圧、ＶＣＤ［６：０］…基準データ、ＶＤＡ…階調電圧、
ＶＭ１〜ＶＭ６４…電圧、ＶＰ１〜ＶＰ６４…電圧、ＶＲＨ…高電位側電源電圧、
ＶＲＬ…低電位側電源電圧、ＶＲＮ２…バイアス電圧

Claims (6)

1. 表示データを階調電圧に変換するＤ／Ａ変換回路と、
   非反転入力端子に基準電圧が入力される演算増幅器と、前記階調電圧が入力される入力ノードと前記演算増幅器の反転入力端子との間に設けられる第１の抵抗と、前記演算増幅器の出力端子と前記反転入力端子との間に設けられる第２の抵抗と、を有する反転増幅回路と、
   前記反転増幅回路の前記入力ノードと高電位側電源電圧のノードとの間に設けられ、前記高電位側電源電圧のノードから前記反転増幅回路の前記入力ノードに第１の補償電流を流す第１の電流補償回路と、
   前記反転増幅回路の前記入力ノードと低電位側電源電圧のノードとの間に設けられ、前記反転増幅回路の前記入力ノードから前記低電位側電源電圧のノードに第２の補償電流を流す第２の電流補償回路と、
   前記表示データに基づく演算処理を行って、前記第１の補償電流の電流値を設定する第１の設定データ、及び前記第２の補償電流の電流値を設定する第２の設定データを出力する演算回路と、
   を含み、
   前記第１の電流補償回路は、
   前記第１の設定データにより設定される電流値の前記第１の補償電流を出力し、
   前記第２の電流補償回路は、
   前記第２の設定データにより設定される電流値の前記第２の補償電流を出力することを特徴とする表示ドライバー。
2. 請求項１において、
   前記演算回路は、
   極性反転駆動の正極期間において、前記表示データの階調値と前記基準電圧に対応する階調値との差が大きいほど前記第１の補償電流の電流値を大きくする前記第１の設定データを出力し、
   前記極性反転駆動の負極期間において、前記表示データの階調値と前記基準電圧に対応する階調値との差が大きいほど前記第２の補償電流の電流値を大きくする前記第２の設定データを出力することを特徴とする表示ドライバー。
3. 請求項１又は２において、
   複数の電圧を生成するラダー抵抗回路を含み、
   前記Ｄ／Ａ変換回路は、
   前記複数の電圧から前記表示データに対応した電圧を選択し、前記階調電圧として出力することを特徴とする表示ドライバー。
4. 請求項１乃至３のいずれかにおいて、
   前記演算増幅器は、
   差動対を構成する第１のトランジスター及び第２のトランジスターと、
   カレントミラー回路を構成する第３のトランジスター及び第４のトランジスターと、
   ドレインが前記第１のトランジスターのドレインに接続され、ソースが前記第３のトランジスターのドレインに接続され、ゲートに所与のバイアス電圧が入力される第５のトランジスターと、
   ドレインが前記第２のトランジスターのドレインと前記第３のトランジスターのゲートと前記第４のトランジスターのゲートに接続され、ソースが前記第４のトランジスターのドレインに接続され、ゲートに前記所与のバイアス電圧が入力される第６のトランジスターと、
   を有することを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれかに記載の表示ドライバーと、
   前記表示ドライバーにより駆動される電気光学パネルと、
   を含むことを特徴とする電気光学装置。
6. 請求項１乃至４のいずれかに記載の表示ドライバーを含むことを特徴とする電子機器。

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