ES2206988T3 - Circuito integrado. - Google Patents
Circuito integrado.Info
- Publication number
- ES2206988T3 ES2206988T3 ES98945427T ES98945427T ES2206988T3 ES 2206988 T3 ES2206988 T3 ES 2206988T3 ES 98945427 T ES98945427 T ES 98945427T ES 98945427 T ES98945427 T ES 98945427T ES 2206988 T3 ES2206988 T3 ES 2206988T3
- Authority
- ES
- Spain
- Prior art keywords
- input
- circuit
- amplifier
- amplifier stage
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000737 periodic effect Effects 0.000 claims abstract description 19
- 238000010168 coupling process Methods 0.000 claims abstract description 13
- 238000005859 coupling reaction Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 9
- 230000014759 maintenance of location Effects 0.000 description 67
- 230000006870 function Effects 0.000 description 15
- 230000005540 biological transmission Effects 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013479 data entry Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/542—Ring counters, i.e. feedback shift register counters with crossed-couplings, i.e. Johnson counters
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
Un circuito divisor de frecuencia, que comprende: un primer terminal de entrada para recibir una primera señal periódica; un segundo terminal de entrada para recibir una segunda señal periódica que está en contrafase con la primera señal periódica; un número par de etapas amplificadoras (10) conectadas en serie con una salida de la última etapa amplificadora (10b) estando conectada a una entrada de la primera etapa amplificadora (10a), en las que cada etapa amplificadora (10) comprende: (i) un par de inversores con inter-acoplamiento (1, 3); y (ii) un par de circuitos de tipo NAND (5, 7) conectados entre un nodo de entrada / salida asociado de los inversores con inter-acoplamiento y un terminal de referencia, comprendiendo cada uno de los circuitos de tipo NAND (5, 7) una conexión en serie de un primer FET de canal n (N5, N6), cuya puerta forma un terminal de entrada de la etapa amplificadora (10) y un segundo FET de canal n (N3, N4) cuya puerta está conectada al mencionado primer terminalde entrada en cada etapa amplificadora impar y cuya puerta está conectada a dicho segundo terminal de entrada en cada etapa amplificadora par; y en el que los nodos de entrada / salida de los inversores con inter- acoplamiento forman los terminales de salida de cada etapa amplificadora.
Description
Circuito integrado.
La presente invención se refiere a un circuito
integrado semiconductor y de manera más particular a un circuito
CMOS o a un tipo de circuito similar cuando se usa en un circuito
divisor de frecuencia
("pre-desmultiplicador").
En muchos receptores radio de alta frecuencia se
requieren un sintetizador y un oscilador controlado por tensión para
generar la señal portadora de oscilador local que se usa para
realizar una primera demodulación de la señal radio de alta
frecuencia recibida. Sin embargo, el sintetizador generalmente es
incapaz de coger la señal portadora de alta frecuencia directamente
como una entrada. Por lo tanto, se debe usar un
pre-desmultiplicador para dividir la frecuencia
portadora hasta llegar a una frecuencia que pueda ser aceptada por
el sintetizador. Un circuito pre-desmultiplicador
generalmente comprende un número de circuitos de división por 2 y
alguna lógica de control para proporcionar, por ejemplo, un
circuito de división por 16 ó 17. Cada circuito de división por 2
generalmente comprende un par de circuitos circuito de retención
conectados en configuración maestro - esclavo.
En un circuito de retención CMOS convencional
capaz de funcionar a frecuencia más baja, se pasa una señal que se
encuentra a la entrada de datos hasta la salida mientras que la
señal de reloj se encuentre a nivel alto. Cuando la señal de reloj
pasa a nivel bajo, el circuito de retención mantiene la misma
salida hasta que la señal de reloj pase de nuevo a nivel alto,
cuando se permita el paso a un nuevo valor de datos a través del
circuito. El circuito de retención CMOS convencional comprende dos
inversores conectados en serie y dos puertas de transmisión. La
entrada de datos del circuito de retención está conectada a la
entrada del primer inversor a través de una de las puertas de
transmisión. La salida del segundo inversor (que también es la
salida del circuito de retención) se realimenta a la entrada del
primer inversor a través de la otra puerta de transmisión. Para
evitar que la realimentación y que la entrada de datos se
interfieran una con la otra, las dos puertas de transmisión están
controladas por medio de señales de reloj en contrafase de manera
que cuando una esté abierta la otra está cerrada.
La frecuencia máxima de la señal de reloj
aplicada al circuito de retención depende de la velocidad a la que
se puedan abrir y cerrar las puertas de transmisión, y por supuesto
del retardo de propagación a través de los inversores. Las puertas
de transmisión CMOS necesitan ser controladas con señales de reloj
que tengan sustancialmente toda la oscilación completa de la
tensión entre estados de la fuente de alimentación. La frecuencia
operativa máxima de un circuito de retención CMOS es por lo tanto
en la práctica mucho más baja que la de un circuito de retención
construido con una tecnología bipolar adecuada de alta frecuencia
tal como ECL. Además, los circuitos CMOS consumen mucha potencia a
altas frecuencias, por lo tanto, cuando se requieren
predesmultiplicadores de alta velocidad, la tecnología bipolar se
usa de manera invariable, mientras que para baja velocidad, los
dispositivos digitales CMOS u otra tecnología MOS es a menudo la
preferida. En aplicaciones en las que se necesiten tanto funciones
digitales de alta velocidad como de baja velocidad, es por tanto
necesario por lo general emplear dos circuitos integrados
independientes, uno que use la tecnología CMOS para realizar las
funciones digitales de baja velocidad y otro que use tecnología
bipolar para realizar las funciones digitales de alta velocidad y
las funciones analógicas. La necesidad de dos circuitos integrados
independientes incrementa el coste y el tamaño del producto final.
De manera alternativa, se puede usar un procedimiento de CI más
complejo y más caro que soporte tanto transistores bipolares como
transistores CMOS.
En la segunda edición del volumen 30 del IEEE
Journal de circuitos de estado sólido, Foroudi y colaboradores
describen un divisor de frecuencia que divide la frecuencia de una
señal de entrada por un factor de cuatro. En el divisor de
frecuencia descrito, la señal de entrada mantiene los circuito de
retención en un estado de "activo" y modula el tiempo de
retardo que existe a través de cada uno de los circuito de
retención.
La solicitud de patente japonesa número 03 121620
describe un divisor de frecuencia en el que el funcionamiento a alta
velocidad se logra uniendo los terminales de salida de las
resistencias de carga con una resistencia de valor alto con el fin
de conmutar un FET de un amplificador diferencial a la región de
saturación.
El documento
JP-A-05347554 describe un circuito
divisor de frecuencia variable CMOS que puede funcionar con una
señal de reloj de entrada que se encuentre en el intervalo de
frecuencia de los gigahercios.
El documento
JP-A-04245713 describe un biestable
de tipo CMOS en el que el transistor que está controlado por medio
de la señal de reloj, es conectado al nodo de fuente común de un
par de transistores diferenciales.
El documento
EP-A-0488826 describe un circuito
biestable que incluye un inversor de histéresis, un terminal de
entrada de datos, un terminal de salida de datos, un terminal de
entrada de reloj y una puerta de transferencia. La puerta de
transferencia está dispuesta para hacer que el área de histéresis
sea variable de manera que el circuito solamente necesita de un
pequeño número de etapas de puerta y puede funcionar a alta
velocidad y a una tensión baja de fuente de alimentación.
El documento
EP-A-0793342 describe un circuito
biestable de tipo maestro - esclavo. El circuito de retención
maestro incluye puertas de transferencia para la conmutación entre
los estados de activo e inactivo en respuesta a una señal de reloj,
puertas de transferencia individualmente conectadas en serie a las
puertas de transferencia para la conmutación entre los estados de
activo e inactivo en respuesta a una señal de datos, y una sección
de circuito de retención formada a partir de los inversores
conectados a las últimas puertas de transferencia. El circuito de
retención esclavo incluye puertas de transferencia para la
conmutación entre los estados de activo e inactivo en respuesta a la
señal de reloj, puertas de transferencia conectadas individualmente
en serie a las puertas de transferencia para la conmutación entre
los estados de activo e inactivo en respuesta a una salida, y una
salida invertida de la sección de circuito de retención, y una
sección de circuito de retención formada a partir de los inversores
conectados a las últimas puertas de transferencia.
De acuerdo con un aspecto, la presente invención
proporciona un circuito divisor de potencia que comprende: un primer
terminal de entrada para recibir una primera señal periódica; un
segundo terminal de entrada para recibir una segunda señal
periódica que está en contrafase con la primera señal periódica; un
número par de etapas amplificadoras conectadas en serie con una
salida de la última etapa amplificadora que se conecta a una
entrada de la primera etapa amplificadora, en la que cada etapa
amplificadora consta de: (i) un par de inversores con
inter-acoplamiento; y (ii) un par de circuitos de
tipo NAND conectados entre un nodo de entrada / salida asociado de
los inversores con inter-acoplamiento y un terminal
de referencia, comprendiendo cada circuito de tipo NAND de una
conexión en serie de un primer FET de canal n, cuya puerta forma un
terminal de entrada de la etapa amplificadora y un segundo FET de
canal n cuya puerta está conectada a dicho primer terminal de
entrada en cada etapa amplificadora impar y cuya puerta está
conectada a dicho segundo terminal de entrada en cada etapa
amplificadora par; y en el que los nodos de entrada/salida de los
inversores con inter-acoplamiento forman los
terminales de salida de cada etapa amplificadora.
De acuerdo con otro aspecto, la presente
invención proporciona un circuito divisor de potencia que consta de:
un primer terminal de entrada para recibir una primera señal
periódica; un segundo terminal de entrada para recibir una segunda
señal periódica que está en contrafase con la primera señal
periódica; un número par de etapas amplificadoras conectadas en
serie con una salida de la última etapa amplificadora que se
conecta a una entrada de la primera etapa amplificadora, en el que
cada etapa amplificadora comprende: (i) un par de inversores con
inter-acoplamiento acoplados entre un terminal de
alimentación y un terminal de referencia; (ii) un primer par de FET
de canal n conectados entre un nodo asociado de entrada / salida de
los inversores con inter-acoplamiento y el terminal
de referencia, y cuya puerta forma un terminal de entrada de la
etapa amplificadora; y (iii) un segundo par de FET de canal n
interpuestos entre un inversor asociado y dicho terminal de
referencia, cuya puerta está conectada a dicho primer terminal de
entrada en cada etapa amplificadora impar y cuya puerta está
conectada a dicho segundo terminal de entrada en cada etapa
amplificadora par; y en el que los nodos de entrada/salida de los
inversores con inter-acoplamiento forman los
terminales de salida de cada etapa amplificadora.
El divisor de potencia que constituye la presente
invención se puede usar en muchas aplicaciones. Por ejemplo, se
puede usar para generar una portadora local en un circuito receptor
radio.
Las realizaciones de la invención se describen
ahora, por medio de ejemplo solamente, con referencia a los dibujos
que se acompañan en los que:
La figura 1a muestra un circuito de retención de
acuerdo con una primera realización de la presente invención;
La figura 1b muestra un circuito lógico
equivalente del circuito de retención mostrado en la figura 1a;
La figura 2 muestra dos de los circuito de
retención mostrados en la figura 1a conectados juntos en cascada y
conectados para formar un divisor de frecuencia de división por
dos;
La figura 3 es un circuito equivalente
generalizado del divisor de frecuencia mostrado en la figura 2,
estando cada circuito de retención representado por medio de un
amplificador diferencial con histéresis y un bloque de
modulación;
La figura 4 muestra un circuito divisor de
frecuencia de acuerdo con una segunda realización de la presente
invención;
La figura 5 muestra de manera esquemática la
relación de entrada / salida de los amplificadores diferenciales con
histéresis usados en la segunda realización;
La figura 6 muestra una segunda realización de un
circuito de retención que se puede emplear en el circuito divisor
de frecuencia mostrado en la figura 4;
La figura 7a es un diagrama de circuito que
demuestra cómo se puede modificar el circuito de retención mostrado
en la figura 1a para proporcionar funciones lógicas adicionales;
La figura 7b muestra un circuito lógico
equivalente del circuito de retención mostrado en la figura 7a;
La figura 8 es un diagrama de circuito que
muestra un circuito divisor por cuatro / cinco usando circuitos de
circuito de retención de acuerdo con las realizaciones de la
presente invención;
La figura 9 muestra un transmisor y receptor
radio símplex de frecuencia modulada para datos digitales de
velocidad binaria relativamente baja, de acuerdo con una
realización de la presente invención.
\newpage
La figura 1a muestra un circuito de retención
generalmente indicado por medio de referencia numérica 10, de
acuerdo con una realización de la presente invención, y la figura 1b
muestra un circuito lógico equivalente del mismo. El circuito de
retención tiene entradas de reloj CLK, una entrada de datos D, una
entrada de datos complementaria DB, una salida de datos Q y una
salida de datos complementaria QB. En la descripción y dibujos
presentes, el sufijo "B" se usa en todo el documento para
indicar el complemento de una señal lógica dada de forma que cuando
Q = 0, QB = 1 y viceversa.
En el circuito de la figura 1a, el transistor MOS
de canal p P1 y el transistor MOS de canal n N1 forman un primer
inversor CMOS 1 con la entrada Q y la salida QB, y el transistor de
canal p P2 y el transistor de canal n N2 forman un segundo inversor
3 con la entrada QB y la salida Q. Los dos inversores 1 y 3 están
conectados en una disposición similar a una célula de memoria
estática estándar, con la salida de uno conectada a la entrada del
otro, como se muestra en la figura 1b. Esto contrasta con el
circuito de retención CMOS más típico que usa puertas de
transmisión, descrito anteriormente. El circuito comprende también
dos pares de transistores de canal n conectados en serie (N3 y N5;
N4 y N6) cada uno de los cuales realiza una función de tipo NAND
teniendo entradas D y CLK, y DB y CLK respectivamente, y salidas QB
y Q respectivamente. Estos dos circuitos de tipo NAND están
representados por medio de puertas NAND 5 y 7 en el circuito lógico
equivalente mostrado en la figura 1b, y se hará referencia a ellas
en este documento como las puertas 5 y 7. Sin embargo, como
apreciarán aquéllos que sean expertos en la técnica, estos circuitos
no forman puertas NAND CMOS completas.
En funcionamiento, mientras que CLK permanezca a
nivel bajo, la conexión de realimentación positiva entre los
inversores 1 y 3 mantiene el circuito de retención en cualquier
estado en el que ya se encontrase en ese momento (Q a nivel bajo /
QB a nivel alto) o (Q a nivel alto / QB a nivel bajo). Cuando CLK
pasa a nivel alto, sin embargo, el estado del circuito de retención
puede cambiarse, dependiendo de las entradas de datos D/DB. Por
ejemplo, si en QB hay un nivel lógico alto y se aplica un nivel
lógico alto a CLK mientras D se encuentre a nivel alto, entonces se
fuerza a QB a pasar a un nivel lógico bajo. De manera similar, si
en Q hay un nivel lógico alto y se aplica un nivel lógico alto a
CLK mientras DB se encuentre a nivel alto, entonces se fuerza a Q a
pasar a un nivel lógico bajo. Cuando CLK pasa a nivel bajo de
nuevo, se conserva el nuevo estado.
Los transistores de canal n N1 y N2 de los dos
inversores 1 y 3 se hacen "más débiles" que los transistores de
las correspondientes puertas NAND 7 y 5 que los controlan, de manera
que se puede sobrescribir el nivel lógico dentro de la disposición
de la célula de memoria. Esto se consigue en la presente realización
por medio de la reducción de la relación entre la anchura y la
longitud (relación de aspecto) de los transistores N1 y N2 en
comparación con la relación de aspecto de los transistores N3, N5 y
N4, N6. La tabla 1 siguiente lista las dimensiones adecuadas para
cada uno de los transistores mostrados en la figura 1A, en procesos
de 0,7 \mum y 0,5 \mum como alternativas. Los transistores N3,
N4 sensibles a la señal de reloj CLK están hechos particularmente
"fuertes".
| Transistor | Ancho : largo | Ancho : largo |
| (Proceso de 0,7 \mum) | (Proceso de 0,5 \mum) | |
| P1 | 6 : 1 | 8 : 0,5 |
| P2 | 6 : 1 | 8 : 0,5 |
| N1 | 2,2 : 0,7 | 2,2 : 0,5 |
| N2 | 2,2 : 0,7 | 2,2 : 0,5 |
| N3 | 32 : 0,7 | 32 : 0,5 |
| N4 | 32 : 0,7 | 32 : 0,5 |
| N5 | 6 : 0,7 | 8 : 0,5 |
| N6 | 6 : 0,7 | 8 : 0,5 |
El retardo de propagación a través del circuito
de retención 10 depende del tiempo que se tarda en forzar a que Q o
QB pasen un valor lógico baja después de que D/DB cambie. Si se
aplica una señal analógica a CLK en lugar de una señal lógica, los
transistores N3 y N4 no se abren necesariamente por completo o se
cierran por completo, pero actúan como resistencias variables,
cuyos valores fluctúan en respuesta a la señal de reloj (CLK). Como
resultado de esta resistencia fluctuante, se modula el tiempo que
se tarda en forzar al circuito de retención 10 a que pase a cada
estado diferente, y de esta forma se modula el retardo de
propagación a través del circuito de retención 10.
\newpage
Los inventores han descubierto que mediante la
utilización del efecto de modulación del retardo de este tipo de
circuito de retención, se puede hacer un circuito
pre-desmultiplicador que sea capaz de funcionar a
frecuencias mucho más altas que las frecuencias a las que funcionan
los circuitos actualmente disponibles en la tecnología CMOS actual.
En particular, mediante la aplicación de una señal oscilante a la
entrada de CLK, se puede modular el retardo de propagación con éxito
incluso a una frecuencia que sea demasiado alta para el
funcionamiento "digital" del circuito de retención.
La figura 2 muestra dos de dichos circuitos
circuito de retención 10a y 10b conectados juntos para formar un
divisor de frecuencia de división por dos. Las salidas Q y QB del
primer circuito de retención 10a están conectadas a las entradas D y
DB respectivamente del segundo circuito de retención 10b, y las
salidas Q y QB del segundo circuito de retención 10b están
conectadas a las entradas DB y D respectivamente del primer circuito
de retención 10a. La señal de entrada (ENTRADA) cuya frecuencia va a
ser dividida es aplicada a la entrada de reloj CLK del primer
circuito de retención 10a, y la versión en contrafase (ENTRADA B) de
la señal de entrada que va a ser dividida es aplicada a la entrada
de reloj CLK del segundo circuito de retención 10b. Las señales
ENTRADA y ENTRADA B oscilan con una cierta amplitud en torno a una
tensión a medio camino entre los niveles lógicos alto y bajo.
Conectados de esta manera, el circuito actúa como
un oscilador en anillo y una cadena de valores lógicos altos y bajos
se propagan alrededor del circuito. La velocidad a la que se
propagan los valores lógicos altos y bajos depende del retardo de
propagación a través de cada circuito de retención 10a y 10b. Si el
retardo a través del circuito de retención 10a es T_{1} y el
retardo a través del circuito de retención 10b es T_{2}, entonces
la frecuencia de oscilación es 1 / [2 (T_{1} + T_{2})].
Si los retardos T_{1} y T_{2} están hechos
para que varíen de manera cíclica, con la frecuencia f_{in}, en
torno a un valor de 1 / [2 f_{in}], (es decir, 1 / [2 f_{in}]
< T_{1} y T_{2} < 1 / [2 f_{in}]) de forma que T_{1}
aumenta cuando T_{2} disminuye y viceversa, entonces los valores
lógicos altos y bajos pueden propagarse solamente alrededor del
circuito con un retardo de 2/f_{in}. Cualquier señal que intente
propagarse alrededor del circuito más rápida o más lenta que éste,
será automáticamente frenada o acelerada, según el caso, debido a
los valores de retardo alternantes. En este caso, el circuito se
comporta como un oscilador enganchado a la frecuencia f_{in}/2, y
de ese modo forma un divisor de frecuencia, ya que f_{in} es la
frecuencia de la señal de entrada ENTRADA / ENTRADA B. Cuando se ve
de esta manera, el funcionamiento del circuito se puede asemejar a
un denominado amplificador paramétrico.
Los inventores han establecido que realizando la
operación de división de frecuencia de esta manera, un circuito
pre-desmultiplicador CMOS puede funcionar a
frecuencias (f_{in}) de hasta 600 MHz, usando sólo un proceso
convencional CMOS de 0,7 \mum. La capacidad de funcionar a estas
frecuencias permite la integración de más funciones en un solo
circuito integrado.
Para explicar cómo funciona el divisor de
frecuencia mostrado en la figura 2 a un nivel diferente, es útil
considerar cada circuito de retención 10a y 10b como si fuesen cada
uno de ellos un amplificador diferencial con histéresis teniendo
una entrada de modulación que puede usarse para variar el retardo de
propagación a través del amplificador. En esta realización, la
amplitud de la entrada de modulación modula las entradas aplicadas
a los amplificadores, mientras que la histéresis permanece
constante.
La figura 3 es un diagrama de circuito
equivalente del divisor de frecuencia mostrado en la figura 2,
estando representados cada circuito de retención 10 y 10b por medio
de un amplificador diferencial con histéresis 30a y 30b y un bloque
de modulación 33a y 33b como se ha descrito anteriormente. El
bloque de modulación 33a está controlado por medio de la señal de
entrada (ENTRADA) que vaya a ser dividida, y el bloque de
modulación 33b está controlado por la inversa (ENTRADA B) de la
señal de entrada que vaya a ser dividida.
Como se ha mencionado antes, los bloques de
modulación 33a y 33b actúan como un medio para variar el retardo de
propagación de cada amplificador, que se consigue en esta
realización mediante la variación de la resistencia de los
transistores de reloj N3/N4 en serie con los transistores de entrada
N5/N6, variando de manera efectiva la fuerza de la conexión de un
amplificador con el otro. Si se reduce la fuerza de la conexión
entre el amplificador 30a y el amplificador 30b, entonces tardará
más tiempo el que la señal se propague a través del amplificador
30b. Por otra parte, si se incrementa la fuerza de la conexión
entre el amplificador 30a y el amplificador 30b, entonces tardará
menos tiempo el que la señal se propague a través del amplificador
30b. De manera similar, el retardo de propagación a través del
amplificador 30a puede variarse cambiando la fuerza de la conexión
entre el amplificador 30b y el amplificador 30a. De esta manera, se
pueden cambiar los retardos T_{1} y T_{2} variando la fuerza de
la conexión entre los dos amplificadores.
Después de generalizar el circuito mostrado en la
figura 2 al circuito equivalente mostrado en la figura 3, se verá
que se puede conseguir el mismo efecto de modulación de otras
maneras, por ejemplo, mediante la modulación de la histéresis de los
amplificadores directamente como se muestra en las figuras 4 y
5.
La figura 4 muestra de manera esquemática los
amplificadores diferenciales con histéresis conectados en serie y
teniendo la salida Q del segundo amplificador 40b conectada a la
entrada DB del primer amplificador 40a, y la salida QB conectada a
la entrada D del primer amplificador. Se aplica la señal de entrada
ENTRADA al primer amplificador 40a para variar la histéresis del
mismo, y la señal de entrada complementaria ENTRADA B se aplica al
segundo amplificador 40b para variar la histéresis del mismo.
La figura 5 muestra de manera esquemática la
característica de entrada/salida de cada amplificador 40a y 40b
mostrados en la figura 4 incluyendo la histéresis. La
realimentación negativa global (debida al acoplamiento desde la
salida Q de la segunda etapa a la entrada DB de la primera) supera
la realimentación positiva necesaria para crear la histéresis de
cada circuito de retención. El efecto de esto es tal que cambiando
la histéresis, los retardos de propagación efectivos (T_{1} y
T_{2}) a través de los amplificadores cambian, mientras que la
fuerza de las conexiones entre los amplificadores permanece
constante. En particular, si los retardos T_{1} y T_{2} se
hacen para que varíen de manera cíclica, con la frecuencia f_{in}
en torno a un valor de 1 / [2 f_{in}], (es decir, 1 / [2 f_{in}]
1 / [2 f_{in}]) de forma que cuando T_{1} aumenta, T_{2}
disminuye y viceversa, entonces, como en la primera realización,
los valores lógicos altos y bajos pueden propagarse solamente
alrededor de un circuito con una frecuencia f_{in}/2.
La figura 6 muestra un circuito de retención
generalmente indicado por medio de la referencia numérica 60 que se
puede usar para formar el amplificador mostrado en la figura 4,
denominado un circuito de retención cuya histéresis se puede variar.
El circuito de retención 60 es similar al circuito de retención 10
mostrado en la figura 1a, pero con los transistores N3', N4'
situados en serie con los transistores N2' y N1' respectivamente,
en lugar de en serie con los transistores N5' y N6'
respectivamente.
Como en la primera realización, el retardo de
propagación a través del circuito de retención 60 depende del tiempo
que se tarda para forzar a Q' o a QB' a pasar a un nivel lógico
bajo. Además, cuando se aplica una señal de alta frecuencia a CLK,
los transistores N3' y N4' no tienen necesariamente tiempo para
pasar a estar completamente abiertos o completamente cerrados, pero
en cualquier caso, actúan como resistencias variables, cuyos valores
fluctúan en respuesta a la señal de entrada (CLK). Como resultado de
esta resistencia fluctuante, se modula el tiempo que se tarda en
forzar al circuito de retención 60 a pasar a cada estado diferente,
y así se modula el retardo de propagación a través del circuito de
retención 60. Por lo tanto, en esta realización, la señal de reloj
está modulando de manera efectiva el retardo de propagación mediante
la modulación de la histéresis de los circuitos de circuito de
retención.
La figura 7 muestra cómo se puede modificar el
circuito de circuito de retención mostrado en la figura 1a para
incluir otras funciones lógicas (se podrían hacer modificaciones
similares al circuito de retención mostrado en la figura 6). En la
figura 1a se usan en todo lo posible las mismas señales de
referencia. En particular, la figura 7a comprende un transistor MOS
de canal p P1 y un transistor MOS de canal n N1 que forman un
primer inversor CMOS 1 con entrada Q y salida QB, y un transistor
de canal p P2 y un transistor de canal n N2 que forman un segundo
inversor 3 con entrada QB y salida Q. Como en el circuito de
retención mostrado en la figura 1a, los dos inversores 1 y 3 están
conectados en una disposición de célula de memoria estática estándar
con la salida de uno conectada a la entrada del otro, como se
muestra en la figura 7b. El circuito de retención también comprende
los transistores N3, N6A y N6B que juntos forman un circuito que
realiza una función de tipo NAND de tres entradas que tiene las
entradas A, B y CLK y la salida QB, y está representada por medio
de las puertas NAND 70 y 5 en la figura 7b. El circuito consta
también de los transistores N6A y N6B en paralelo y el transistor
N4 conectado en serie con la combinación en paralelo de
transistores N6A y N6B. La combinación en paralelo de los
transistores N6A y N6B forma un circuito que realiza una función de
tipo OR y está representada por la puerta OR 71 en la figura 7b. El
transistor N4 y la combinación en paralelo anterior juntos forman un
circuito que realiza una función de tipo NAND, y está representada
por la puerta NAND 7 en la figura 7b.
El circuito mostrado en la figura 7a funciona de
la siguiente manera. Cuando QB se encuentra a nivel alto, y las
entradas A, B y CLK están todas ellas a nivel alto, entonces QB es
forzada a pasar a un nivel lógico bajo. De manera similar, cuando Q
se encuentra a nivel alto y (i) la entrada AB (complemento de A) y
CLK se encuentran a nivel alto o (ii) la entrada BB (complemento de
B) y CLK se encuentran a nivel alto, entonces se forzará a Q a
pasar a un nivel lógico bajo. En otras palabras, la salida del
circuito de retención (Q) estará a nivel bajo a menos que ambas
entradas A y B estén a nivel lógico alto cuando CLK esté a nivel
alto. Por lo tanto, el circuito de retención mostrado en la figura
7a comprende de manera efectiva un circuito de retención de tipo D
cuya entrada de datos es una función lógica AND de las entradas A y
B.
Como apreciarán aquéllos que sean expertos en la
técnica, la adición de circuitería lógica extra no afectará al
principio de funcionamiento del circuito de retención cuando se
emplee en un circuito divisor de frecuencia. Por lo tanto, el
circuito de retención se puede emplear en circuitos contadores más
complejos y mantener todavía la ventaja de velocidad sobre los
dispositivos conocidos.
La figura 8 muestra un ejemplo de un circuito
pre-desmultiplicador que puede realizar una
operación de división por cuatro o una división por cinco. El
circuito según se muestra consta de cuatro circuitos circuito de
retención del tipo mostrado en la figura 1a o en la figura 6 (L2,
L3, L4 y L6) y de dos circuitos circuito de retención del tipo
puerta AND mostrado en la figura 7a (L1 y L5). Una entrada de
control CTRL/CTRLB está conectada a la entrada B/BB del circuito de
retención L5. El circuito dividirá por cuatro cuando CTRL se
encuentre a nivel bajo y dividirá por cinco cuando CTRL se encuentre
a nivel alto, y puede funcionar a frecuencias de hasta 450 MHz
desde tensiones de alimentación de 3V y hasta 600 MHz a 5V, en un
proceso de 0,7 \mum. El principio de funcionamiento del circuito
es el mismo que el del circuito de división por dos de la figura 2,
y no será descrito de nuevo.
Todos los circuito de retención L1 al L5 tienen
como reloj la señal de entrada ENTRADA / ENTRADA B cuya frecuencia
va a ser dividida. De manera alternativa, el circuito contador
podría comprender una pluralidad de circuitos de división por dos,
como aquéllos mostrados en la figura 2, conectados en serie con la
salida de un circuito de división por dos que se aplica a la entrada
de reloj del siguiente circuito adyacente de división por dos. Esto
tiene la ventaja que las últimas etapas pueden ser dimensionadas
para una velocidad más baja y una corriente de funcionamiento más
baja, pero está limitado a potencias de dos en la elección de los
factores de división. Proporcionando factores de división de cuatro
y de cinco (2^{2} y 2^{2} + 1) con una lógica de control
adecuada, se puede conseguir cualquier factor mayor a 4 x 5.
La figura 9 muestra una aplicación para los
novedosos circuitos divisores de frecuencia en forma de un
transmisor receptor radio símplex de frecuencia modulada (FM)
generalmente indicado por el número de referencia 90, para datos
digitales de velocidad binaria relativamente baja. Las aplicaciones
de dicha radio incluyen radiobuscadores móviles, y también en el
futuro, la transmisión de datos para el control y medida de
utilidades tales como suministros de gas y electricidad. La
estructura general del transmisor / receptor tiene una forma bien
conocida por aquéllos que sean expertos en la técnica, y no se
describirá con profundidad.
Con referencia a la figura 9, cuando se vayan a
transmitir los datos, éstos serán primero modulados en el bloque de
modulación 91 usando una técnica de modulación de datos tal como
codificación por desplazamiento de fase en cuadratura (QPSK) y
después aplicados a la entrada de un oscilador controlado por
tensión (VCO) 93. La salida del VCO 93 es una señal de
radiofrecuencia (RF) modulada por la señal QPSK que es entonces
amplificada por un amplificador de potencia 95 y radiodifundida
desde una antena 97 a través de un conmutador de control de
transmisión / recepción 99 y de un filtro 101.
Cuando se vayan a recibir los datos, las señales
de entrada de RF recogidas por la antena 97 son filtradas en el
filtro 101 para eliminar el ruido, y se pasan a un amplificador de
RF 103 a través del conmutador de control de transmisión /
recepción 99. Las señales amplificadas son filtradas entonces de
nuevo en un filtro 105 para eliminar las señales portadoras no
deseadas que podrían dar como resultado "señales imagen" en una
etapa de FI. Un mezclador 107 hace una conversión inferior de las
señales de entrada de RF a señales de frecuencia intermedia (FI)
multiplicando las señales entrantes de RF por una señal portadora
generada localmente. Las señales de FI a la salida del mezclador
107 son filtradas de nuevo por medio de un resonador cerámico o un
filtro similar 109 que tenga una respuesta plana en todo el ancho
de banda requerido y una atenuación grande a cada lado de la banda
de paso. Los datos recibidos son entonces recuperados por medio de
la demodulación de la salida de señal de FI del filtro cerámico 109
en un bloque de demodulación 111.
Aunque es muy efectivo como un filtro, la
frecuencia central del filtro de tipo cerámico 109 tiene un valor
fijo. No es posible variar esta frecuencia central con el fin de
resintonizar la radio a otras frecuencias portadoras, y mantener al
mismo tiempo la atenuación requerida a cada lado de la banda de
paso. La solución a este problema es asegurar que las señales de FI
a la salida del mezclador 107 estén siempre centradas a la misma
frecuencia. Por lo tanto, para recibir otras portadoras moduladas,
la señal portadora local aplicada al mezclador 107 debe ser
variable para hacer una conversión inferior de las señales de RF
deseadas a la frecuencia FI fija.
Esto se consigue de manera convencional mediante
la utilización de un oscilador controlado por tensión (VCO) 93, un
pre-desmultiplicador 113 y un sintetizador digital
de frecuencia 115 conectados de la manera que se muestra en la
figura 5. La frecuencia de la señal de salida del VCO 93 está
controlada por la tensión de entrada al mismo suministrada por el
sintetizador 115, mientras que el sintetizador recibe una versión
de la señal de salida del VCO, dividida en frecuencia por el
pre-desmultiplicador 113.
La división en frecuencia está pensada
convencionalmente como una función digital, y la frecuencia máxima
que el pre-desmultiplicador 113 puede reducir
depende de la tecnología del circuito digital usado. Con las señales
de RF, se usa normalmente tecnología de transistores bipolares que
puede funcionar a las altas frecuencias de RF. Sin embargo, cuando
se usa un circuito integrado CMOS de bajo coste y baja potencia para
el sintetizador 115 (y quizá también para la descodificación de
datos, operaciones de procesado y de control del receptor como un
todo), esto da como resultado la necesidad de un segundo circuito
integrado para realizar la división de frecuencia, lo que incrementa
el coste y el tamaño del transmisor / receptor 90. En contraste con
esto, el pre- desmultiplicador 103 del transmisor / receptor de la
figura 9 usa el divisor de frecuencia novedoso descrito
anteriormente. Por medio de esta característica, cada parte del
transmisor / receptor símplex 90, con la posible excepción de los
filtros analógicos, puede ser construida en un único circuito
integrado CMOS, con lo que se reduce el coste y el tamaño totales
del transmisor / receptor de datos 90. El mezclador 107 puede ser
llevado a la práctica usando transistores MOSFET integrados también
sobre el mismo circuito integrado.
Claims (10)
1. Un circuito divisor de frecuencia, que
comprende:
un primer terminal de entrada para recibir una
primera señal periódica;
un segundo terminal de entrada para recibir una
segunda señal periódica que está en contrafase con la primera señal
periódica;
un número par de etapas amplificadoras (10)
conectadas en serie con una salida de la última etapa amplificadora
(10b) estando conectada a una entrada de la primera etapa
amplificadora (10a), en las que cada etapa amplificadora (10)
comprende:
- (i)
- un par de inversores con inter-acoplamiento (1, 3); y
- (ii)
- un par de circuitos de tipo NAND (5, 7) conectados entre un nodo de entrada / salida asociado de los inversores con inter-acoplamiento y un terminal de referencia, comprendiendo cada uno de los circuitos de tipo NAND (5, 7) una conexión en serie de un primer FET de canal n (N5, N6), cuya puerta forma un terminal de entrada de la etapa amplificadora (10) y un segundo FET de canal n (N3, N4) cuya puerta está conectada al mencionado primer terminal de entrada en cada etapa amplificadora impar y cuya puerta está conectada a dicho segundo terminal de entrada en cada etapa amplificadora par; y
en el que los nodos de entrada / salida de los
inversores con inter- acoplamiento forman los terminales de salida
de cada etapa amplificadora.
2. Un circuito divisor de frecuencia, que
comprende:
un primer terminal de entrada para recibir una
primera señal periódica;
un segundo terminal de entrada para recibir una
segunda señal periódica que se encuentra en contrafase con la
primera señal periódica;
un número par de etapas amplificadoras (10)
conectadas en serie con una salida de la última etapa amplificadora
(10b) estando conectada a una entrada de la primera etapa
amplificadora (10a), en la que cada etapa amplificadora (10)
comprende:
- i)
- un par de inversores con inter-acoplamiento (1, 3) acoplados entre un terminal de alimentación y un terminal de referencia;
- ii)
- un primer par de FET de canal n conectados entre un nodo de entrada / salida asociado de los inversores con inter-acoplamiento (1, 3) y el terminal de referencia, cuya puerta forma un terminal de entrada de la etapa amplificadora (10); y
- iii)
- un segundo par de FET de canal n interpuestos entre un inversor asociado y dicho terminal de referencia, cuya puerta está conectada a dicho primer terminal de entrada en cada etapa amplificadora impar y cuya puerta está conectada a dicho segundo terminal de entrada en cada etapa amplificadora par; y
en el que los nodos de entrada / salida de los
inversores con inter-acoplamiento forman los
terminales de salida de cada etapa amplificadora.
3. Un circuito de acuerdo con la reivindicación 1
ó 2, en el que hay dos etapas amplificadoras (10a, 10b) conectadas
en serie.
4. Un circuito de acuerdo con la reivindicación 1
ó 2, que comprende una pluralidad de los mencionados circuitos
divisores de frecuencia conectados en serie.
5. Un circuito de acuerdo con cualquiera de las
reivindicaciones anteriores, en el que dicho circuito divisor de
frecuencia es un circuito integrado CMOS monolítico con circuitería
lógica CMOS.
6. Un circuito de acuerdo con la reivindicación
1, en el que el circuito de tipo NAND de al menos una etapa
amplificadora comprende además un transistor adicional (N5B, N6A)
para recibir una entrada de control para proporcionar la división
por relaciones distintas a las potencias de dos.
7. Un circuito de acuerdo con cualquiera de las
reivindicaciones anteriores, en el que cada inversor (1, 3)
comprende una conexión en serie de un transistor de canal p (P1, P2)
y un transistor de canal n (N1, N2).
8. Un circuito de acuerdo con la reivindicación
7, en el que la relación de aspecto del transistor de canal n (N1,
N2) de cada inversor (1, 3) es menor que la relación de aspecto de
cada uno de los otros transistores de canal n (N3, N4, N5, N6).
9. Un circuito generador de señal, que
comprende:
un primer medio generador para generar una
primera señal analógica periódica;
un segundo medio generador para generar una
segunda señal analógica periódica que está en contrafase con la
primera señal periódica; y
un circuito divisor de frecuencia de acuerdo con
cualquiera de las reivindicaciones anteriores, estando conectado el
primer terminal de entrada del mismo al primer medio generador, y el
segundo terminal de entrada del mismo conectado al mencionado
segundo medio generador; y
en el que dichos primer y segundo medios
generadores están dispuestos para generar las respectivas primera y
segunda señales analógicas periódicas con una amplitud que provoque
que los transistores conectados a dichos terminales de entrada no
estén completamente abiertos o completamente cerrados, sino que
actúen como resistencias variables.
10. Un procedimiento de división de frecuencia
caracterizado por la etapa de utilizar el circuito divisor de
frecuencia de cualquiera de las reivindicaciones de la 1 a la 8.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9721082 | 1997-10-03 | ||
| GBGB9721082.7A GB9721082D0 (en) | 1997-10-03 | 1997-10-03 | Integrated circuit |
| CA002299992A CA2299992A1 (en) | 1997-10-03 | 2000-03-03 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2206988T3 true ES2206988T3 (es) | 2004-05-16 |
Family
ID=25681597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES98945427T Expired - Lifetime ES2206988T3 (es) | 1997-10-03 | 1998-10-02 | Circuito integrado. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7091756B2 (es) |
| EP (1) | EP1020031B1 (es) |
| JP (1) | JP2001519615A (es) |
| DE (1) | DE69818699T2 (es) |
| DK (1) | DK1020031T3 (es) |
| ES (1) | ES2206988T3 (es) |
| GB (1) | GB9721082D0 (es) |
| WO (1) | WO1999018668A2 (es) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10250869B3 (de) * | 2002-10-31 | 2004-04-29 | Infineon Technologies Ag | D-Flipflop mit reduzierter Transistoranzahl |
| EP1728326A1 (en) * | 2004-03-11 | 2006-12-06 | Koninklijke Philips Electronics N.V. | Frequency divider |
| US7453294B1 (en) * | 2005-06-28 | 2008-11-18 | Altera Corporation | Dynamic frequency divider with improved leakage tolerance |
| US8779810B2 (en) | 2011-07-15 | 2014-07-15 | Qualcomm Incorporated | Dynamic divide by 2 with 25% duty cycle output waveforms |
| CN104220912B (zh) * | 2011-12-22 | 2017-09-01 | 艾瑞得光导纤维公司 | 非接触光纤连接器部件 |
| TWI500266B (zh) * | 2013-09-04 | 2015-09-11 | Ind Tech Res Inst | 栓鎖器與其操作方法與比較器 |
| US20160079985A1 (en) * | 2014-09-16 | 2016-03-17 | Qualcomm Incorporated | Quadrature local oscillator phase synthesis and architecture for divide-by-odd-number frequency dividers |
| KR102487109B1 (ko) * | 2015-12-15 | 2023-01-09 | 엘지디스플레이 주식회사 | 게이트 구동회로 및 이를 포함하는 표시 장치 |
| US10209735B1 (en) * | 2018-05-24 | 2019-02-19 | Realtek Semiconductor Corp. | High-speed quadrature clock generator and method thereof |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4193539A (en) * | 1977-11-07 | 1980-03-18 | Ncr Corporation | Signal generator |
| US4356411A (en) * | 1978-12-12 | 1982-10-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Flip-flop circuit |
| JPS57103434A (en) * | 1980-12-17 | 1982-06-28 | Matsushita Electric Ind Co Ltd | Frequency dividing circuit |
| JPS60224319A (ja) * | 1984-04-20 | 1985-11-08 | Seiko Epson Corp | フリツプ・フロツプ回路 |
| JPS61294932A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体装置およびデ−タ伝送路 |
| GB2198603A (en) * | 1986-12-05 | 1988-06-15 | Philips Electronic Associated | Divider circuit |
| US5020082A (en) * | 1988-06-15 | 1991-05-28 | Seiko Epson Corporation | Asynchronous counter |
| US5036217A (en) * | 1989-06-02 | 1991-07-30 | Motorola, Inc. | High-speed low-power flip-flop |
| JPH03121620A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | スタティック型分周器 |
| FR2653277A1 (fr) | 1989-10-17 | 1991-04-19 | Thomson Composants Microondes | Circuit integre logique, a temps de basculement reglable. |
| JP2853894B2 (ja) * | 1990-08-24 | 1999-02-03 | 三菱電機株式会社 | 分周回路及びパルス信号作成回路 |
| US5341031A (en) * | 1990-08-27 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Stable high speed clock generator |
| FR2666706B1 (fr) * | 1990-09-12 | 1993-08-06 | Sgs Thomson Microelectronics | Compteur/divisdeur rapide et application a un compteur avaleur. |
| US5049760A (en) * | 1990-11-06 | 1991-09-17 | Motorola, Inc. | High speed complementary flipflop |
| JP2871087B2 (ja) * | 1990-11-30 | 1999-03-17 | 日本電気株式会社 | フリップフロップ回路 |
| JPH04245713A (ja) * | 1991-01-30 | 1992-09-02 | Nec Corp | フリップフロップ回路 |
| JP3349170B2 (ja) | 1992-06-15 | 2002-11-20 | 日本電信電話株式会社 | Ｃｍｏｓ可変分周回路 |
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| EP0768758B1 (en) * | 1995-10-12 | 2004-01-02 | STMicroelectronics S.r.l. | Low-consumption and high-density D flip-flop circuit implementation, particularly for standard cell libraries |
| JPH09232920A (ja) * | 1996-02-28 | 1997-09-05 | Nec Ic Microcomput Syst Ltd | フリップフロップ回路 |
| US6507228B2 (en) * | 2001-05-03 | 2003-01-14 | International Business Machines Corporation | Method and apparatus for latching a clocked data signal |
-
1997
- 1997-10-03 GB GBGB9721082.7A patent/GB9721082D0/en not_active Ceased
-
1998
- 1998-10-02 WO PCT/GB1998/002963 patent/WO1999018668A2/en active IP Right Grant
- 1998-10-02 ES ES98945427T patent/ES2206988T3/es not_active Expired - Lifetime
- 1998-10-02 EP EP98945427A patent/EP1020031B1/en not_active Expired - Lifetime
- 1998-10-02 JP JP2000515338A patent/JP2001519615A/ja active Pending
- 1998-10-02 DE DE69818699T patent/DE69818699T2/de not_active Expired - Lifetime
- 1998-10-02 DK DK98945427T patent/DK1020031T3/da active
-
2000
- 2000-04-03 US US09/541,857 patent/US7091756B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001519615A (ja) | 2001-10-23 |
| WO1999018668A3 (en) | 1999-06-24 |
| DK1020031T3 (da) | 2004-01-26 |
| EP1020031B1 (en) | 2003-10-01 |
| US20030006812A1 (en) | 2003-01-09 |
| GB9721082D0 (en) | 1997-12-03 |
| US7091756B2 (en) | 2006-08-15 |
| DE69818699T2 (de) | 2004-04-22 |
| DE69818699D1 (de) | 2003-11-06 |
| EP1020031A2 (en) | 2000-07-19 |
| WO1999018668A2 (en) | 1999-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI429188B (zh) | 以特高頻操作之雙模數預除器電路 | |
| US8049546B2 (en) | Flip-flop, frequency divider and RF circuit having the same | |
| KR101471941B1 (ko) | 병렬 경로 주파수 분할기 회로 | |
| US20040140831A1 (en) | Frequency divider with reduced jitter and apparatus based thereon | |
| TW569537B (en) | Switched phase dual-modulus prescaler circuit having means for reducing power consumption | |
| ES2206988T3 (es) | Circuito integrado. | |
| US20140361814A1 (en) | High Speed Latch | |
| JP2008515272A (ja) | 直交３分割分周器および低電圧マラーｃ素子 | |
| US5818293A (en) | High speed analog flip-flop with embedded logic and phase-locked-loop circuit employing the same | |
| US20060156049A1 (en) | Digital clock dividing circuit | |
| US6614274B1 (en) | 2/3 full-speed divider using phase-switching technique | |
| US8466720B2 (en) | Frequency division of an input clock signal | |
| US6130564A (en) | High frequency divider circuit | |
| US20050104634A1 (en) | Frequency divider, PLL circuit and semiconductor integrated circuit | |
| US7049864B2 (en) | Apparatus and method for high frequency state machine divider with low power consumption | |
| EP1097512B1 (en) | Multifrequency low-power oscillator for telecommunication ic's | |
| JPH05218814A (ja) | フリツプフロツプ回路 | |
| TWI381641B (zh) | 分頻器 | |
| CA2299992A1 (en) | Integrated circuit | |
| EP0899878B1 (en) | A toggle flip-flop with a reduced integration area | |
| Chen et al. | A new prescaler for fully integrated 5-GHz CMOS frequency synthesizer | |
| KR100224316B1 (ko) | 래치를 이용한 준 다이나믹 분주기 | |
| JPH04274616A (ja) | Ｃｍｏｓスタティック型可変分周回路 | |
| KR20000000262A (ko) | 새로운 구조의 프로그램어블 주파수 분주기 |