CN1106066C - 分频器 - Google Patents
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Abstract
一种分频器，包括有一低频振荡电路、一预设值存储器、一可程序载入器、一加法器、一暂存器。由预设值存储器出位元码预设值或是由一外部数据线所送入的位元码由可程序载入器予以栓锁住，然后此位元码数据与暂存器目前的值通过加法相加后，做为暂存器的输入值，待由振荡电路的输出端所输入的频率使之累加，以在暂存器的输出端得到所需频率的信号，基于此电路单元配合一低频振荡晶体，可产生高精确度的所需频率的信号。
Description
发明领域
本发明涉及一种分频器，特别是指一种可程序化的分频器。
背景技术
未来集成电路的设计，小型化及低成本是必然的趋势。因此，如何在改进集成电路内各部线路的同时，又顾全其优良的电气特性及降低成本，为现代集成电路设计中的重要课题。
典型的数字分频电路，如图1所示，其包含一石英振荡晶体10、一高频振荡电路11、以及数级分频电路12a、12b、12c...，每一级分频电路可输出不同频率的时序信号13a、13b、13c...。然而，在此类型的现有数字分频电路设计中，有诸多限制，例如：
1、需使用较高频的振荡晶体，以得到多种不同频率，而较高频的振荡晶体的价格亦相对较高。
2、在其输出端仅可得到除以整数的频率，若所需频率无法由分频电路求出，则必需选择更高频的外部振荡晶体。
3、更改系统频率时，亦需要重新设计分频电路，如此又需要花费设计时间，以前所制作的相关元件亦无法再使用。
因此，上述理由说明现有的数字分频器阻碍了未来集成电路设计的小型化及低成本的考虑。
发明内容
本发明的主要目的是为改善上述现有数字分频电路的诸多缺点而精心设计，根据本发明，提供一种分频器，包括：低频振荡电路，其连接有一个可提供振荡频率的外部振荡晶体；锁存器，用于锁存并输出一个位元码，其中该位元码由下式定义：
所需频率/振荡频率*2期望的位元码的个数；
暂存器，具有两个输入端，其中一输入端接收所述振荡电路送来的信号；加法器，其一个输入端用于接收所述锁存器的输出值，另一输入端用于接收暂存器送出的当前值，并将相加结果输出至所述暂存器的另一输入端；其中所述锁存器锁存的位元码数据与暂存器当前值通过该加法器相加后，以做为暂存器的输入值，待由所述振荡电路的输出端所输入的频率使之累加，以在所述暂存器的输出端得到所需的频率。
较佳地，根据本发明所述的分频器进一步包括一个预设值存储器，用于储存一预先设计好的位元码预设值，并且所述的锁存器从该预设值存储器接收并锁存该位元码预设值。
较佳地，根据本发明所述的分频器，其中所述预设值存储器具有至少一条预设值选择控制线，用来选择不同的预设值，以得到所需的不同频率。
较佳地，根据本发明所述的分频器进一步包括一个外部数据线，连接至锁存器，其中该锁存器从所述外部数据线接收并存储所述位元码。
较佳地，根据本发明所述的分频器进一步包括一个用于储存一预先设计好的位元码预设值的预设值储存器，以及所述锁存器还包括有一选择控制线，其中，该锁存器可以锁存所述预设值存储器内的位元码预设值或由外部数据线所送入的位元码，并由所述的选择控制线选择由所述外部数据线输入位元码或是由预设值存储器送出位元码预设值作为锁存器的输出。
因此，本发明的分频器通过以一改进的分频电路单元配合低频振荡晶体，可以产生高精度的所需频率，并达到低成本的目标。具体的技术效果体现在以下三个方面：
1、以较低成本的低频振荡器，配合可程序分频电路以求得精确的频率。
2、仅需更改预设值或通过外部输入不同的位元码即可达到不同的输出频率。
3、可藉由频率精确度的修改以达到简化电路，缩小集成电路的面积，进而降低产品的售价。
附图说明
图1：现有数字分频器的电路方块图；
图2：本发明的电路方块图；
图3：本发明较佳实施例的详细电路图。
具体实施方式
如图2所示，其为本发明的分频器的电路方块图，其包含有一低频振荡电路21、一预设值存储器23、一锁存器22、一加法器24、一暂存器25。其中低频振荡电路21连接有一外部振荡晶体20。
在本发明的第一实施例中，藉由一预设值存储器23来储存一预先设计好的位元码预设值，此预设值会经由预设值存储器23的输出端23a送到锁存器22，经由锁存器22锁存住该数据。锁存器22的输出端22b与暂存器25之一输出端25a共同地输入至加法器24中，而加法器24的输出端24a则连接至暂存器25之一输入端。故锁存器22所锁存住的位元码数据会与暂存器25目前的值通过加法器24相加后，再做为暂存器25的输入值，待由振荡电路21的输出端21a所输入的频率使之累加，如此即可在暂存器25的输出端fo得出所需的频率。
在本发明的另一实施例中，锁存器22亦可由外部数据线22a将所需频率的位元码送至锁存器22中，以取代前述第一实施例中以预设值存储器23储存及提供位元码，而其后的动作原理则与前述第一实施例相同。此外，若所需系统频率仅固定为一种，则可将预设值储存器23简化于锁存器22中，即该系统所需的一频率固定的位元码已事先载入于该锁存器22中，以达到进一步简化电路的目的。
基于图2所示的本发明电路方块图，今以产生2.4KHz的频率为例，而外部使用振荡晶体的频率为3.579545MHz，则：
3.579545MHz÷4＝894.886KHz第一级分频结果
894.886KHz÷3＝298.295KHz第二级分频结果
298.295KHz÷31＝9.622KHz第三级分频结果
9.622KHz÷4＝2.406KHz第四级分频结果
经由数字分频器除以1488得到频率2.406KHz，误差为+0.23％。
若以较低频振荡晶体频率为445KHz取代，则
455KHz÷3＝151.667KHz第一级分频结果
151.667KHz÷3＝50.556KHz第二级分频结果
50.556KHz÷3＝16.852KHz第三级分频结果
16.852KHz÷7＝2.407KHz第四级分频结果
可得频率2.407KHz，误差为+0.31％。
若以更低频振荡晶体频率为32.768KHz取代，则：
32.768KHz÷2＝16.384KHz第一级分频结果
16.384KHz÷7＝2.341KHz第二级分频结果
可得频率2.341KHz，误差为-2.48％。
若所需频率改变，则上述各级分频数亦需修改，相当费事。
但若通过本发明的分频器，则外部可使用32.768KHz的振荡晶体，则：
(2400/32768)*210→001001011(使用十位数的精准码)
32.768KHz÷(1024/75)＝2.400KHz
可得频率为2.400KHz，误差值为+0.00％，又若所需频率改变，则仅需修改精准码。
2200/32768*212→00010010011(使用十二位数的精准码
32.768KHz÷(4096/275)＝2.200KHz
可得频率为2.200KHz，误差值为+0.00％。
图3是本发明较佳实施例的详细电路图，其中电路方框所标示的参照符号与图2所示的相对应方块的标示以相同的符号。由图3所示的电路中，其具有一选择控制线SEL，藉由此一控制线SEL可选择是由外部输入位元码(亦即图2中的外部数据线22a)、或是由内部输入预设值(亦即由图2中的预设值存储器23输入)。若是选择由内部预设值输入，则可通过预设值存储器23的预设值选择控制线S1、S2来选择不同的预设值，以得到所需的不同频率。
其中，位元码关系到所需频率的精确度，个数越多，频率越精确。
位元码换算法则：
(所需频率/系统频率)*2位元码个数→二位元码
以上例来说，(2400/32768)*210→0001001011
所求频率为：
系统频率÷2位元码个数/十进制精准码
以上例来说，32768÷(210/75)＝2.4KHz
表1为现有数字分频器在各种外部不同振荡晶体下，求取数种频率所得结果值与误差率：
表1
| 欲求频率外加频率 | F1＝9.6KHz | F2＝2.4KHz | F3＝185Hz | |||
| 所得频率/除数 | 误差 | 所得频率/除数 | 误差 | 所得频率/除数 | 误差 | |
| Fosc＝32768Hz | 10.923KHz/38.192KHz/4 | +13.78％-14.68％ | 2.521KHz/132.341KHz/14 | +5.03％-2.48％ | 185.13Hz/177 | +0.03％ |
| Fosc＝455KHZ | 9.681KHz/479.479KHz/48 | +0.84％-1.26％ | 2.407KHz/1892.395KHz/190 | +0.31％-0.22％ | 185.03Hz/2459104.96Hz/2460 | +0.02％-0.03％ |
| Fosc＝3.58MHz | 9.622KHz/3729.597KHz/373 | +0.23％-0.04％ | 2.401KHz/14912.399KHz/1492 | +0.03％-0.04％ | 185.01Hz/19348185.00Hz/19349 | ＜+0.01％＜-0.01％ |
由表1可知：
a.当外加频率越高时，所求频率的精确度也越高，或
b.在同一外加频率下，所需频率越低，其精确度才有所提升。
表2为本发明较佳实施例的比较表在各种外部振荡晶体下，求取数种频率所得结果值与误差率：
表2
| 欲求频率外加频率 | F1＝9.6KHz | F2＝2.4KHz | F3＝185Hz | |||
| 所得频率/精准个数 | 误差 | 所得频率/精准个数 | 误差 | 所得频率/精准个数 | 误差 | |
| Fosc＝32768KHz | 9.216KHz/0100109.600KHz/01001011 | -4.00％-0.00％ | 2.304KHz/000100102.400KHz/0001001011 | -4.00％+0.00％ | 160Hz/0000000101184Hz/000000010111 | -13.5％-0.54％ |
由表2可知，当位元码个数越多时，所求频率的精确度也越高。
与现有技术相比本发明具有如下效果：
由上述说明可知，本发明可以较低成本的低频振荡器，配合可程序分频电路以求得精确的频率。且，仅需更改预设值或通过外部数据线(例如系统总线)输入不同的位元码可得到不同的输出频率。此外，在实际应用于集成电路中时，若所需系统频率仅为一种，则可将预设值存储器简化锁存器中，以达到简化电路，缩小集成电路的面积，进而降低产品售价的目的。
Claims (5)
1、一种分频器，包括：
低频振荡电路，其连接有一个可提供振荡频率的外部振荡晶体；
锁存器，用于锁存并输出一个位元码，其中该位元码由下式定义：
所需频率/振荡频率*2期望的位元码的个数
暂存器，具有两个输入端，其中一输入端接收所述振荡电路送来的信号；
加法器，其一个输入端用于接收所述锁存器的输出值，另一输入端用于接收暂存器送出的当前值，并将相加结果输出至所述暂存器的另一输入端；
其中所述锁存器锁存的位元码数据与暂存器当前值通过该加法器相加后，以做为暂存器的输入值，待由所述振荡电路的输出端所输入的频率使之累加，以在所述暂存器的输出端得到所需的频率。
2、如权利要求1所述的分频器，进一步包括一个预设值存储器，用于储存一预先设计好的位元码预设值，并且所述的锁存器从该预设值存储器接收并锁存该位元码预设值。
3、如权利要求2所述的分频器，其特征在于，所述预设值存储器具有至少一条预设值选择控制线，用来选择不同的预设值，以得到所需的不同频率。
4、如权利要求1所述的分频器，进一步包括一个外部数据线，连接至锁存器，其中该锁存器从所述外部数据线接收并存储所述位元码。
5、如权利要求4所述的分频器，进一步包括一个用于储存一预先设计好的位元码预设值的预设值储存器，以及所述锁存器还包括有一选择控制线，其中，该锁存器可以锁存所述预设值存储器内的位元码预设值或由外部数据线所送入的位元码，并由所述的选择控制线选择由所述外部数据线输入位元码或是由预设值存储器送出位元码预设值作为锁存器的输出。
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