JPH09167949A - パワーエンハンスメントｍｏｓｆｅｔを駆動する回路装置 - Google Patents

Abstract

(57)【要約】 【課題】エンハンスメントＦＥＴのみの使用を可能に
し、その結果、簡単に製造することができるパワーＭＯ
ＳＦＥＴの駆動回路装置を提供する。 【解決手段】パワーＭＯＳＦＥＴ１は、ソース側に負荷
５が接続され、充電ポンプ手段６、７によって駆動され
る。パワーＭＯＳＦＥＴ１のゲート−ソース容量１ａを
放電して、そのオフ動作を加速するために、エンハンス
メント形ＭＯＳＦＥＴ１０が設けられている。更に、こ
の回路装置は、エンハンスメント形ＭＯＳＦＥＴ１１、
抵抗１２，１３，１４，１５、２つの制御可能なスイッ
チ１６，１７を備えている。パワーＭＯＳＦＥＴ１をオ
ンさせるとき、２つの制御可能なスイッチ１６，１７が
開放され、オフさせるとき、それらのスイッチ１６，１
７が閉成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソース側に負荷が
接続されたパワーエンハンスメントＭＯＳＦＥＴを駆動
する回路装置に関し、詳しくは、エンハンスメントＭＯ
ＳＦＥＴのみの使用が可能な回路装置に関する。

【０００２】

【従来の技術】この種の回路装置は、例えば、欧州特許
第２３６９６７号に開示されている。この回路装置は、
公知の倍電圧回路の原理に従って作動する。この種の回
路によって、ソース側に負荷が接続されたＭＯＳＦＥ
Ｔ、特にパワーＭＯＳＦＥＴを、ゲート端子の電位がド
レイン端子の電位よりも小さい場合でも、完全に導通す
るように制御することができる。

【０００３】上記の回路装置においては、ＭＯＳＦＥＴ
を駆動するために、全部で３つの制御信号が必要であ
る。ＭＯＳＦＥＴをオンにするためには、ＭＯＳＦＥＴ
と接続されたコンデンサの第２の端子に、ＭＯＳＦＥＴ
をオンさせておく期間の間、交流電圧信号を印加する。
更に、同じ期間の間、他の２つの入力端子にそれぞれ極
性が反対となる切り替え信号が印加される。

【０００４】オン期間が終了した後、３つの端子のうち
の１つに印加すべき正の制御信号は、ＭＯＳＦＥＴを急
速にオフするために用いられ、かつ、負荷区間がＭＯＳ
ＦＥＴのゲート端子と基準電位との間に接続されたトラ
ンジスタに供給される。このトランジスタが正の制御信
号に応答してオンすることによって、ＭＯＳＦＥＴのゲ
ート−ソース容量が急速に放電される。

【０００５】このようにＭＯＳＦＥＴをオンにするため
に３つの制御信号を必要とすることは繁雑である。ま
た、ＭＯＳＦＥＴをオンにするために駆動回路を負荷の
アース電位に接続しなければならないことも問題であ
る。

【０００６】ＭＯＳＦＥＴを駆動する他の駆動回路が、
欧州特許出願公開第５７２７０６号に開示されている。
ここに開示されている回路装置も同様にパワーＭＯＳＦ
ＥＴのゲート端子に接続されたコンデンサと整流器回路
の直列回路を有する。オフ工程の速度を早めるために、
パワーＭＯＳＦＥＴのゲート−ソース間に対してデプレ
ション形ＭＯＳＦＥＴが並列に接続されており、このデ
プレション形ＭＯＳＦＥＴは、そのゲート端子に適切な
制御信号が印加されたときオンする。

【０００７】この回路装置においては、充電ポンプ電圧
は駆動電圧に関係する。従って、この回路は、制御論理
回路のアース電位が負荷のアース電位からずれた場合で
も、機能可能である。

【０００８】

【発明が解決しようとする課題】上記回路装置において
問題となるのは、コンデンサに印加すべき交流電圧信号
の他に、充電ポンプの入力にデプレション形ＭＯＳＦＥ
Ｔを駆動するための他の制御信号が別に必要となること
である。

【０００９】これら公知の回路装置においては、パワー
ＭＯＳＦＥＴはそれぞれエンハンスメントＭＯＳＦＥＴ
であって、そのゲート−ソース容量は、オフ動作を加速
するためにゲート−ソース間に対して並列に設けられた
デプレション形ＭＯＳＦＥＴを介して放電される。ＭＯ
ＳＦＥＴのタイプが異なることによって、複雑な製造テ
クノロジーが必要となる。すなわち、デプレション形Ｍ
ＯＳＦＥＴは、半導体内部に回路を形成する際に、付加
的なマスク工程、付加的な酸化工程並びにインプランテ
ーション工程を必要とするからである。

【００１０】本発明は上記の問題点を解決するためにな
されたものであって、その目的は、エンハンスメントＦ
ＥＴのみの使用が可能で、簡単に製造することができる
パワーＭＯＳＦＥＴを駆動する回路装置を提供すること
にある。

【００１１】

【課題を解決するための手段】上記課題は、ａ）パワー
ＭＯＳＦＥＴのドレイン端子が、電源電圧を印加する端
子と接続され、 ｂ）パワーＭＯＳＦＥＴのゲート端子が、整流器装置と
コンデンサとを介して、交流電圧信号を印加するための
第１の制御入力端子と接続され、 ｃ）パワーＭＯＳＦＥＴのゲート−ソース容量が、第２
のＭＯＳＦＥＴを介して放電可能であり、 ｄ）パワーＭＯＳＦＥＴのソース端子とドレイン端子
が、第１の抵抗と第３のＭＯＳＦＥＴの負荷区間とから
なる直列回路を介して接続され、その第３のＭＯＳＦＥ
ＴはエンハンスメントＭＯＳＦＥＴであり、かつ、パワ
ーＭＯＳＦＥＴとは反対のチャネル型であり、 ｅ）第１の電流源が、第１の制御可能なスイッチと第２
の抵抗とを介して電源電圧用端子に接続され、 ｆ）第１の制御可能なスイッチと第２の抵抗との間の接
続点が、第３のＭＯＳＦＥＴのゲート端子と接続された
回路装置において、次に示す付加的な特徴によって解決
される。

【００１２】ｇ）第２のＭＯＳＦＥＴが、パワーＭＯＳ
ＦＥＴと等しいチャネル型のエンハンスメントＭＯＳＦ
ＥＴであり、 ｈ）第２のＭＯＳＦＥＴのゲート端子が、第３のＭＯＳ
ＦＥＴと第１の抵抗との間の接続点に接続され、 ｉ）第２の電流源が第２の制御可能なスイッチと第３の
抵抗とを介して電源電圧用端子に接続され、 ｊ）ダイオードのカソード端子が第３の抵抗と第２の制
御可能なスイッチとの間の接続点に、アノード端子が第
２のＭＯＳＦＥＴのソース端子に接続され、 ｋ）パワーＭＯＳＦＥＴをオンにするために、第１及び
第２の制御可能なスイッチが開放され、オフにするため
には閉成される。

【００１３】

【発明の実施の形態】以下、図１及び図２を参照しつ
つ、２つの実施の形態を用いて本発明を詳細に説明す
る。以下の図面において、特に他の記載がない限り、同
一の参照符号は同一の意味を有する同一の部材を示して
いる。

【００１４】図１に示す回路装置は、パワーＭＯＳＦＥ
Ｔ１、本実施の形態ではｎチャネル型のエンハンスメン
トＭＯＳＦＥＴを有し、そのドレイン端子Ｄは端子２と
接続され、そのソース端子Ｓは端子３と接続されてい
る。端子２は、電源電圧ＶＤを印加するために設けられ
ている。

【００１５】端子３と、基準電位またはアース電位に接
続されている端子４との間に負荷５が接続されており、
この負荷は、パワーＭＯＳＦＥＴ１を介して端子２、す
なわち、電源電圧ＶＤに接続することができる。負荷５
は、例えばランプ、モータ、弁等を用いることができ
る。パワーＭＯＳＦＥＴ１のゲート端子Ｇは、第１の整
流器装置７を介してコンデンサ６の第１の端子８に接続
されている。

【００１６】このコンデンサ６は、充電ポンプ回路の構
成要素であって、駆動回路（図示せず）から制御信号が
印加されている限り、その制御信号に従ってパワーＭＯ
ＳＦＥＴ１をオンにするために、パワーＭＯＳＦＥＴ１
のゲート端子Ｇのゲート電位を、パワーＭＯＳＦＥＴ１
が確実にオンにされて、そのオン状態が保持されるよう
な高さの値に上昇させるために設けられている。

【００１７】駆動回路は、パワーＭＯＳＦＥＴ１をオン
にするために、コンデンサ６の第２の端子９に交流電圧
信号、特に矩形信号を供給する。この交流電圧信号は、
例えばその電圧の範囲が電源電圧ＶＤに相当する、クロ
ック制御される交流電圧である。

【００１８】コンデンサ６の第２の端子９に交流電圧信
号を印加する場合、実際に十分な正のゲート電位がパワ
ーＭＯＳＦＥＴ１のゲート端子Ｇに印加されるようにす
るために、整流器装置７の極性が適切に定められてい
る。図１の実施の形態においては、整流器装置７は第１
のダイオード７１を有し、その第１のダイオード７１の
カソード端子ＫがパワーＭＯＳＦＥＴ１のゲート端子Ｇ
に接続され、アノード端子Ａがコンデンサ６の第１の端
子８に接続されている。

【００１９】更に、整流器装置７は、第２のダイオード
７２を有し、その第２のダイオード７２のカソード端子
Ｋはコンデンサ６の端子８に接続され、アノード端子Ａ
は端子３、すなわち、パワーＭＯＳＦＥＴ１のソース端
子Ｓに接続されている。従って、第１の整流器装置７の
導通方向は、コンデンサ６の第２の端子９に交流電圧が
印加されており、かつ、ゲート−ソース容量の放電のた
めに設けられる後述する第２のエンハンスメントＭＯＳ
ＦＥＴ１０がオフにされている限り、パワーＭＯＳＦＥ
Ｔ１のゲート端子Ｇに常に正の電位が印加されるよう
に、選択されている。

【００２０】負荷５を電源電圧ＶＤから遮断する場合に
は、パワーＭＯＳＦＥＴ１がオフにされる。このパワー
ＭＯＳＦＥＴ１のオフ動作をできる限り迅速に行うため
には、パワーＭＯＳＦＥＴ１の図１に示されるゲート−
ソース容量１ａをできるだけ急速に放電させる必用があ
る。そのために、負荷区間がゲート−ソース容量１ａに
対して並列に接続された第２のＭＯＳＦＥＴ１０と他の
回路要素が用いられる。これらの回路要素については図
１を参照して後述する。

【００２１】第２のＭＯＳＦＥＴ１０のドレイン端子Ｄ
は、パワーＭＯＳＦＥＴ１のゲート端子Ｇに接続されて
いる。この第２のＭＯＳＦＥＴ１０のソース端子Ｓは、
抵抗１４の一方の端子に接続されており、抵抗１４の他
方の端子は端子３と接続されている。端子２と端子３と
の間には、第３のエンハンスメントＭＯＳＦＥＴ１１の
負荷区間と他の抵抗１３との直列回路が接続されてい
る。

【００２２】第３のＭＯＳＦＥＴ１１のソース端子Ｓ
は、端子２と接続され、その第３のＭＯＳＦＥＴ１１の
ドレイン端子Ｄは、抵抗１３の一方の端子及び第２のＭ
ＯＳＦＥＴ１０のゲート端子Ｇと接続されている。抵抗
１３の他方の端子は、端子３に接続されている。

【００２３】２つの電流源１８、１９のそれぞれ一方の
端子が基準電位用端子４と接続されている。これらの電
流源１８、１９のそれぞれ他方の自由な端子は、制御可
能なスイッチ１６、１７を介して抵抗１５、１２の一方
の端子とそれぞれ接続されている。これら抵抗１５、１
２の他方の自由な端子は、電源電圧ＶＤが印加される端
子２に接続されている。抵抗１４と第２のＭＯＳＦＥＴ
１０のソース端子Ｓとの間の接続点は、ダイオード２０
のアノード端子Ａに接続されている。このダイオード２
０のカソード端子Ｋは、抵抗１５と制御可能なスイッチ
１６との間の接続点に接続されている。

【００２４】抵抗１２と１３に対してツェナーダイオー
ド２１、２２がそれぞれ並列に接続されている。カソー
ド端子Ｋが端子２に接続されたツェナーダイオード２１
は、第３のＭＯＳＦＥＴ１１のゲート−ソース容量を過
電圧から保護する。カソード端子Ｋが抵抗１３と第３の
ＭＯＳＦＥＴ１１のドレイン端子Ｄとの間の接続点及
び、抵抗１３と第２のＭＯＳＦＥＴ１０のゲート端子Ｇ
との間の接続点に接続されたツェナーダイオード２２
は、第２のＭＯＳＦＥＴ１０が過剰な電圧により制御さ
れることを防止する。

【００２５】図１に示すＭＯＳＦＥＴ１、１０および１
１はそれぞれエンハンスメント型である。更に、パワー
ＭＯＳＦＥＴ１と第２のＭＯＳＦＥＴ１０は、ｎチャネ
ル型であり、第３のＭＯＳＦＥＴ１１はｐチャネル形で
ある。

【００２６】次に、図１に示す回路装置の作用を説明す
る。まず、ｐ−またはｎ−チャネル−ＭＯＳＦＥＴによ
って具体化することができる制御可能なスイッチ１６、
１７が開放されていると仮定する。ここでは、２つの制
御可能なスイッチ１６、１７が、好ましくは同時に開放
または閉成されているものとする。コンデンサ６の端子
９には、予め設定された交流電圧信号が印加される。こ
の交流電圧信号によってパワーＭＯＳＦＥＴ１のゲート
端子Ｇに十分に高い正の電位が印加される。

【００２７】すなわち、交流電圧信号がコンデンサ６の
端子９に印加されており、かつ制御可能なスイッチ１
６、１７が開放されている限り、パワーＭＯＳＦＥＴ１
がオンされ、かつ、そのオン状態が保持される。なお、
端子２に印加される電源電圧ＶＤは、＋１５Ｖであるも
のとする。パワーＭＯＳＦＥＴ１のゲート端子Ｇには、
例えば＋２０Ｖが印加される。第２のＭＯＳＦＥＴ１０
と第３のＭＯＳＦＥＴ１１はそれぞれオフにされている
ので、パワーＭＯＳＦＥＴ１のゲート−ソース容量１ａ
は、充電され続ける。

【００２８】パワーＭＯＳＦＥＴ１をオフにするため
に、２つの制御可能なスイッチ１６、１７は、好ましく
は同時に閉成される。制御可能なスイッチ１７が閉成さ
れたｔき、第２のＭＯＳＦＥＴ１０のソース端子Ｓの電
位は、そのゲート電位に比べて第２のＭＯＳＦＥＴ１０
がオンされることによって減少する。第２のＭＯＳＦＥ
Ｔ１０がオンされるとすぐに、パワーＭＯＳＦＥＴ１の
ゲート−ソース容量１ａが放電されて、パワーＭＯＳＦ
ＥＴ１がオフされる。

【００２９】制御可能なスイッチ１６、１７が閉成され
ることによって、同時に第３のＭＯＳＦＥＴ１１のゲー
ト電位とソース電位との間の差が十分に大きくなり、そ
れによって、この第３のＭＯＳＦＥＴ１１がオンにされ
る。このとき、第３のＭＯＳＦＥＴ１１の負荷区間にお
ける電圧降下を考慮せずにしても、ほぼ電源電圧ＶＤに
上昇した電位が第２のＭＯＳＦＥＴ１０のゲート端子Ｇ
に印加される。この第２のＭＯＳＦＥＴ１０のゲート電
位がほぼ電源電圧ＶＤまで増加することによって、第２
のＭＯＳＦＥＴ１０は、確実にオン状態に保持される。

【００３０】パワーＭＯＳＦＥＴ１をオンオフするため
に、コンデンサ６の端子９に印加される交流電圧信号を
必ずしもオフにする必要はない。その理由としては、第
２のＭＯＳＦＥＴ１０がオン状態に保持されており、こ
の交流電圧信号は、パワーＭＯＳＦＥＴ１のゲート−ソ
ース容量の充電をもたらすことができないからである。

【００３１】図２は、本発明の第２の実施の形態の回路
装置を示す。パワーＭＯＳＦＥＴ１を過電圧、特に過電
圧ピークから保護するために、パワーＭＯＳＦＥＴ１の
ドレイン端子Ｄとゲート端子Ｇとの間にダイオード装置
３０が接続されている。このダイオード装置３０は、直
列に接続されたダイオード３２及びツェナーダイオード
３１を有する。ツェナーダイオード３１のカソード端子
Ｋは、端子２に接続され、ダイオード３２のカソード端
子Ｋは、パワーＭＯＳＦＥＴ１のゲート端子Ｇに接続さ
れている。２つのダイオード３１、３２のアノード端子
Ａは、互いに接続されている。

【００３２】更に、回路装置には、公知の電流制限装置
４０が設けられている。この電流制限装置４０は、３つ
の端子を有し、これら３つの端子は、ＭＯＳＦＥＴ１の
ゲート端子Ｇ、ドレイン端子Ｄ及びソース端子Ｓと接続
されている。

【００３３】電流制限装置４０は、例えばパワーＭＯＳ
ＦＥＴ１の負荷区間に対して並列に接続された、直列接
続抵抗を有するＩＧＢＴを採用することができる。この
場合、ＩＧＢＴの接続点において、その負荷区間がパワ
ーＭＯＳＦＥＴ１のゲート端子Ｇとソース端子Ｓとの間
に接続されたスイッチングトランジスタが制御される。

【００３４】図１及び図２に示された回路装置は、簡単
な方法で半導体に内蔵することができる。図示されたダ
イオード２０、２１、２２、３１、３２、７１、７２
は、例えば、ＭＯＳ−ダイオードである。電流源１８、
１９は、ＭＯＳＦＥＴによって具体化された抵抗とする
ことができる。

【００３５】

【発明の効果】請求項１〜９に記載の発明によれば、エ
ンハンスメントＦＥＴのみの使用が可能で、かつ、製造
が簡単なパワーＭＯＳＦＥＴを駆動する回路装置を提供
することができるという効果を奏する。

【図面の簡単な説明】

【図１】第１の実施の形態のパワーエンハンスメントＭ
ＯＳＦＥＴを駆動する回路装置を示す回路図。

【図２】第２の実施の形態の過電流及び過電圧保護を有
するパワーエンハンスメントＭＯＳＦＥＴを駆動する回
路装置を示す回路図。

【符号の説明】

１…パワーＭＯＳＦＥＴ、２…電源電圧用端子、６…コ
ンデンサ、７…整流器装置、９…第１の制御入力端子、
１０…第２のＭＯＳＦＥＴ、１１…第３のＭＯＳＦＥ
Ｔ、１２…第２の抵抗、１３…第１の抵抗、１５…第３
の抵抗、１６…第２の制御可能なスイッチ、１７…第１
の制御可能なスイッチ、１８…第２の電流源、１９…第
１の電流源、２０…ダイオード、２１…ツェナーダイオ
ード、２２…ツェナーダイオード、３０…ダイオード装
置、４０…電流制限装置、ＶＤ…電源電圧。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ａ）パワーＭＯＳＦＥＴ（１）のドレイ
   ン端子（Ｄ）が、電源電圧（ＶＤ）を印加するための端
   子（２）と接続され、 ｂ）前記パワーＭＯＳＦＥＴ（１）のゲート端子（Ｇ）
   が、整流器装置（７）とコンデンサ（６）とを介して、
   交流電圧信号を印加するための第１の制御入力端子
   （９）と接続され、 ｃ）前記パワーＭＯＳＦＥＴ（１）のゲート−ソース容
   量が、第２のＭＯＳＦＥＴ（１０）を介して放電可能で
   あり、 ｄ）前記パワーＭＯＳＦＥＴ（１）のソース端子（Ｓ）
   と前記ドレイン端子（Ｄ）とが、第１の抵抗（１３）と
   第３のＭＯＳＦＥＴ（１１）の負荷区間とからなる直列
   回路を介して接続され、前記第３のＭＯＳＦＥＴがエン
   ハンスメントＭＯＳＦＥＴで、かつ、前記パワーＭＯＳ
   ＦＥＴとは反対のチャネル型であり、 ｅ）第１の電流源（１９）が、第１の制御可能なスイッ
   チ（１７）と第２の抵抗（１２）を介して前記電源電圧
   （ＶＤ）用端子（２）と接続され、 ｆ）前記第１の制御可能なスイッチ（１７）と前記第２
   の抵抗（１２）との間の接続点が、前記第３のＭＯＳＦ
   ＥＴ（１１）のゲート端子（Ｇ）に接続されたパワーエ
   ンハンスメントＭＯＳＦＥＴ（１）を駆動する回路装置
   において、 ｇ）前記第２のＭＯＳＦＥＴ（１０）は、前記パワート
   ランジスタ（１）と同じチャネル型のエンハンスメント
   ＭＯＳＦＥＴであり、 ｈ）前記第２のＭＯＳＦＥＴ（１０）のゲート端子
   （Ｇ）が、前記第３のＭＯＳＦＥＴ（１１）と前記第１
   の抵抗（１３）との間の接続点に接続され、 ｉ）第２の電流源（１８）が、第２の制御可能なスイッ
   チ（１６）及び第３の抵抗（１５）を介して、前記電源
   電圧（ＶＤ）用端子（２）と接続され、 ｊ）ダイオード（２０）のカソード端子（Ｋ）が、前記
   第３の抵抗（１５）と前記第２の制御可能なスイッチ
   （１６）との間の接続点と、アノード端子（Ａ）が前記
   第２のＭＯＳＦＥＴ（１０）のソース端子（Ｓ）と接続
   され、 ｋ）前記パワーＭＯＳＦＥＴ（１）をオンにするため
   に、前記第１及び第２の制御可能なスイッチ（１６、１
   ７）が開放され、オフにするためには閉成されることを
   特徴とするソース側に負荷（５）が接続されたパワーエ
   ンハンスメントＭＯＳＦＥＴを駆動する回路装置。
2. 【請求項２】 前記第１の抵抗（１３）に対して並列に
   ツェナーダイオード（２２）が接続されていることを特
   徴とする請求項１に記載の回路装置。
3. 【請求項３】 前記第２の抵抗（１２）に対して並列に
   ツェナーダイオード（２１）が接続されていることを特
   徴とする請求項１または２に記載の回路装置。
4. 【請求項４】 前記第１及び第２の制御可能なスイッチ
   （１６、１７）が同時にオンオフ切り替え可能であるこ
   とを特徴とする請求項１から３のいずれか１項に記載の
   回路装置。
5. 【請求項５】 前記第１及び第２の電流源（１８、１
   ９）が抵抗として形成されていることを特徴とする請求
   項１から４のいずれか１項に記載の回路装置。
6. 【請求項６】 前記パワーＭＯＳＦＥＴ（１）のドレイ
   ン端子（Ｄ）とゲート端子（Ｇ）との間にダイオード装
   置（３０）が接続されていることを特徴とする請求項１
   から５のいずれか１項に記載の回路装置。
7. 【請求項７】 前記ダイオード装置（３０）は、ツェナ
   ーダイオード（３１）とダイオード（３２）との直列回
   路を備え、前記ツェナーダイオード（３１）のカソード
   端子（Ｋ）が前記電源電圧（ＶＤ）用端子（２）に接続
   され、前記ダイオード（３２）のカソード端子（Ｋ）が
   前記パワーＭＯＳＦＥＴ（１）のゲート端子（Ｇ）に接
   続されていることを特徴とする請求項６に記載の回路装
   置。
8. 【請求項８】 前記第１及び第２の制御可能なスイッチ
   （１６、１７）は、ｐ−またはｎ−チャネル型−ＭＯＳ
   ＦＥＴであることを特徴とする請求項１から７のいずれ
   か１項に記載の回路装置。
9. 【請求項９】 電流制限装置（４０）が、過電流の場合
   に前記パワーＭＯＳＦＥＴ（１）をオフにするために設
   けられていることを特徴とする請求項１から８のいずれ
   か１項に記載の回路装置。