JP2519521Y2

JP2519521Y2 - Ｍｏｓｆｅｔ制御回路

Info

Publication number: JP2519521Y2
Application number: JP2680388U
Authority: JP
Inventors: 進永井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1996-12-04
Anticipated expiration: 2003-02-28
Also published as: JPH01132129U

Description

【考案の詳細な説明】産業上の利用分野本考案は、MOS FET制御回路に関し、特に、Ｎチャネ
ルMOS FETを用いて負荷がGNDに接地している場合に、負
荷への電源の供給及び停止を行うMOS FETの制御回路に
関する。

従来の技術従来、この種の制御回路は、第３図に示すように、MO
S FET2のゲートへの電源供給は、直流電源１より抵抗７
とダイオード17を通して行われていた。すなわち、MOS
FET2の“ON"状態は、トランジスタ12を間欠的に“ON、O
FF"させ、抵抗７、ダイオード17を通してコンデンサ18
に電荷を蓄積し、MOS FET2のゲート・ソース間電圧を一
定に保つことによって行われる。MOS FET2の“OFF"状態
は、トランジスタ12が常に“ON"状態になるように“Ｈ
レベル”信号を入力してPUT20を“ON"させ、コンデンサ
18の電荷を放電してMOS FET2のゲート・ソース間電圧を
スレッショルド電圧以下にして行われていた。

また、電源投入直後で、トランジスタ12に入力信号が
与えられていない状態では、抵抗７、ダイオード17、1
6、MOS FET2のゲート・ソース間、負荷３を通して電流
が流れ、入力信号が与えられる前には、MOS FET2は一瞬
“ON"状態となり、負荷に電源を供給する。

考案が解決しようとする課題しかしながら、上述した従来のMOS FET制御回路は、
直流電源の投入直後で制御信号が入力されていない状態
では、MOS FET2は“ON"してしまうという構成になって
いたために、その際には負荷に電源が供給されてしま
い、負荷によっては極めて危険な状態になってしまうと
いう欠点がある。

本考案は従来の上記実情に鑑みてなされたものであ
り、従って本考案の目的は、従来の技術に内在する上記
欠点を解消することを可能とした新規なMOS FET制御回
路を提供することにある。

考案の従来技術に対する相違点上述した従来のMOS FET制御回路に対し、本考案は、M
OS FETのゲートへの電源供給は、直流電源からトランジ
スタのスイッチング回路を通して行われ、かつ電源投入
直後で制御信号が入力されていない状態では、前述のト
ランジスタが“OFF"するような構成となっており、電源
投入直後又は、制御信号が与えられていない状態ではMO
S FETは“OFF"状態となるという相違点を有する。

課題を解決するための手段上記目的を達成する為に、本考案に係るMOS FET制御
回路は、MOS FETのゲート・ソース間に接続されたコン
デンサ及び定電圧ダイオードの充電回路と、前記MOS FE
Tのゲートへ電源供給を行うトランジスタのスイッチン
グ回路と、前記MOS FETのゲートへ電源供給を行う直流
電源に接続されたトランジスタのスイッチング回路と、
前記MOS FETのゲート・ソース間容量放電防止用のダイ
オードと、前記充電回路及び電源供給用のトランジスタ
の駆動用トランジスタと、前記充電回路の電荷を放電す
るPUTのスイッチング回路とを備えて構成される。

実施例次に、本考案をその好ましい各実施例について図面を
参照して具体的に説明する。

第１図は本考案による第１の実施例を示す回路構成図
である。

第１図において、参照番号１は直流電源、２はＮチャ
ネルMOS FET、３は負荷、４、５、６、７、８、９、10
は抵抗、11、12、13、14はトランジスタ、15は定電圧ダ
イオード、16、17はダイオード、18、19はコンデンサ、
20はPUTをそれぞれ示す。

まずはじめに、MOS FET2の“OFF"時の動作について説
明する。第１図を参照するに、MOS FET2の“OFF"時の動
作は、トランジスタ14の“ON"状態を保ように、“Ｈレ
ベル”の入力信号を与える。この時、トランジスタ11、
トランジスタ12は共に“ON"状態であるので、PUT20は
“ON"する、この時MOS FET2のゲート・ソース間電圧
は、MOS FET2のスレッショルド電圧以下となるので、MO
S FET2は“OFF"状態を保つ。

次に、MOS FET2の“ON"時の動作について説明する。M
OS FET2の“ON"時の動作は、トランジスタ14が間欠的に
“ON、OFF"するようにトランジスタ14のベースに“Ｈレ
ベル”及び“Ｌレベル”の入力信号が与えられる。但
し、トランジスタ14の“ON"期間は、コンデンサ19の充
電電圧が定電圧ダイオード15の電圧より低くなっている
充電時間以内に設定しなければならない。この状態にお
けるトランジスタ14の“ON"期間では、トランジスタ1
1、12は“ON"しトランジスタ11、抵抗７、ダイオード17
を通してコンデンサ18に定電圧ダイオード15の電圧まで
電荷が充電され、同時にMOS FET2のゲート・ソース間に
も電荷が充電されるので、MOS FET2は“ON"する。この
時、コンデンサ19の充電電圧は抵抗４とで決まる充電時
定数で上昇し、PUT20を“ON"させようとする。しかしな
がら、コンデンサ19の充電電圧が定電圧ダイオード15の
電圧を越える前に、トランジスタ14を“OFF"させる。

トランジスタ14が“OFF"すると、トランジスタ13は
“ON"し、コンデンサ19の充電電荷は、トランジスタ13
を通して放電する。トランジスタ14の“OFF"期間では、
トランジスタ11、12が“OFF"するが、MOS FET2のゲート
・ソース間に蓄積された電荷はダイオード16によって、
阻止され、急激には放電しないので、MOS FET2の“ON"
状態は続き、負荷３への電源供給は継続する。

このように、トランジスタ14を間欠的に“ON、OFF"す
ることによって、MOS FET2の“ON"状態を保つ。

尚、直流電源１の投入直後又はトランジスタ14に信号
が入力されていない状態では、トランジスタ11は“OFF"
のために、MOS FET2のゲートへ電源供給が行われず、MO
S FET2は“OFF"状態になる。

第２図は、本考案による第２の実施例を示す回路構成
図である。

第２図において、21、22はダイオードである。この第
２の実施例ではトランジスタ12を“ON、OFF"させてMOS
FET2を“ON"状態に保つ。MOS FET2の“OFF"状態はトラ
ンジスタ12を“ON"させ続け、PUT20が“ON"することに
よって行われる。尚、この第２の実施例でも電源投入直
後、あるいは入力信号が与えられていない場合でもMOS
FET2は“OFF"状態で安定している。

この第２の実施例では、トランジスタ11の駆動用にト
ランジスタ12に入力信号を与えることによって行うため
に、前記第１の実施例で示したトランジスタ14を省略で
きる利点がある。

考案の効果以上説明したように、本考案によれば、MOS FETのゲ
ートへ電源供給を行うのに、トランジスタのスイッチン
グ回路を通して行い、そのトランジスタが“OFF"状態で
はMOS FETは“ON"することがないために、電源投入直後
又は制御信号が入力されていない場合においてMOS FET
は“ON"することがないので、負荷への電源供給は行わ
れず、非常に安全に動作を開始することができるという
効果が得られる。

【図面の簡単な説明】

第１図は本考案の第１の実施例を示す回路構成図、第２
図は本考案の第２の実施例を示す回路構成図、第３図は
従来例を示す回路図である。１……直流電源、２……ＮチャネルMOS FET、３……負
荷、４、５、６、７、８、９、10……抵抗、11、12、1
3、14……トランジスタ、15……定電圧ダイオード、1
6、17、21、22……ダイオード、18、19……コンデン
サ、20……PUT

Claims

(57)【実用新案登録請求の範囲】

【請求項１】直流電源とＮチャネルMOS FETと負荷とで
構成される閉回路において、前記直流電源の正端子を第
１のスイッチング素子、抵抗及びダイオードを介して前
記MOS FETのゲート端子に接続し、前記ダイオードの他
端を定電圧ダイオード、コンデンサの充電回路及びPUT
のゲート端子に接続し、前記直流電源に並列に接続した
抵抗とコンデンサの接続点を前記PUTのアノード端子及
び第２のスイッチング素子と接続し、前記充電回路の他
端と第３のスイッチング素子を接続し、前記第１のスイ
ッチング素子を開閉するように制御信号を与えて負荷へ
の電源を供給及び停止することを特徴とするMOS FET制
御回路。