CN101330126B

CN101330126B - 相变化存储单元结构及其制造方法

Info

Publication number: CN101330126B
Application number: CN2007101120087A
Authority: CN
Inventors: 许宏辉
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2007-06-19
Filing date: 2007-06-19
Publication date: 2010-12-01
Anticipated expiration: 2027-06-19
Also published as: CN101330126A

Abstract

一种相变化存储单元结构，包括：一第一电极，设置于一第一介电层之上；一第二介电层，设置于该第一电极之上；一导电构件，穿透该第二介电层并电接触该第一电极，其中该导电构件包括依序堆叠于该第一电极之上的一下部构件与一上部构件，该下部构件与该上部构件包括不同的材料；一相变化材料层，设置于该第二介电层之上且电连接该导电构件；以及一第二电极，设置于该相变化材料层之上。

Description

相变化存储单元结构及其制造方法

技术领域

本发明涉及一种存储器装置，而特别有关于一种相变化存储单元结构及其制造方法。

背景技术

相变化存储器具有非挥发性、高读取信号、高密度、高擦写次数以及低工作电压/电流的特质，是相当有潜力的非挥发性存储器。其中提高存储密度、降低电流密度是重要的技术指针。

相变化材料至少可呈现两种固态相，包括结晶态及非结晶态，一般系利用温度的改变来进行两态间的转换。与结晶态相较，由于非结晶态混乱的原子排列而具有较高的电阻，因此通过简单的电性量测即可轻易区分出相变化材料的结晶态与非结晶态。在各种相变化材料中，硫属化物已广泛应用至各种记录组件中。

由于相变化材料的相转变为一种可逆反应，因此相变化材料用来当作存储器材料时，是通过非结晶态与结晶态两态之间的转换来进行存储，也就是说存储位阶(0、1)是利用两态间电阻的差异来区分。

请参照图1，揭示了一种现有相变化存储单元结构。如图1所示，相变化存储单元结构包括设置于一半导体衬底11内特定区域的一隔离物13，以进而定义出一有源区。于有源区内则设置有互为隔离的一对源极/漏极区17。于此些源极/漏极区17间的有源区上则设置有一栅极15，以作为字线之用。栅极15以及此两源极/漏极区17则组成了一开关晶体管。于具有此开关晶体管的半导体衬底11上则覆盖一绝缘层19。于绝缘层19内则设置有一内连导线21，内连导线21形成于贯穿绝缘层19的一接触孔内，以便电连接于源极/漏极区17之一。于内连导线21上则形成有另一绝缘层23。于上述绝缘层23与19内则设置有一加热插拴25，以电连接于另一源极/漏极区17。于绝缘层23上则依序堆叠有一图案化的相变化材料层27与一顶电极29，其中相变化材料层27的底面接触加热插拴25。于绝缘层23上则更形成有一绝缘层 31。于绝缘层31上则形成有一位线33并接触顶电极29。

于写入模式时，经由启动开关晶体管而使得加热插拴通过一大电流，其结果为，介于相变化材料层27与加热插拴25间的接口将被加热，因而使得相变化材料层27的一部分27a转变成为非晶态相或结晶态相，其需视流经加热插拴25的电流量与时间长短而决定。

然而，现有相变化存储单元结构于写入模式时由于其需要极大电流以成功地转变相变化材料的相态。提升电流密度的方法之一为降低加热插拴25的直径D。然而，当进一步缩减加热插拴25的直径D时，将会加大绝缘层23与19中用于设置此加热插拴25的开口(未显示)的深宽比。由于加热插拴25通常通过物理气相沉积或化学气相沉积方式所形成，因此采用上述工艺于一开口内形成加热插拴25时的填洞能力将随着开口深宽比的增加而进一步劣化，因而可能形成具有缝隙(seam)或孔洞(void)等不良结构的加热插拴25，因而劣化此相变化存储单元结构的可靠度。如此，将不利于相变化存储单元结构的微型化趋势。

因此，便需要一种相变化存储单元结构及其制造方法，以解决上述问题。

发明内容

有鉴于此，本发明提供了一种相变化存储单元结构及其制造方法，其有助于一高深宽比的开口内制作出具有良好结构的加热电极，有利于应用于相变化存储单元结构的微型化趋势且可确保相变化存储单元结构的可靠度。

依据本发明的一实施例，本发明提供了一种相变化存储单元结构，包括：

一第一电极，设置于一第一介电层之上；一第二介电层，设置于该第一电极之上；一导电构件，穿透该第二介电层并电接触该第一电极，其中该导电构件包括依序堆叠于该第一电极之上的一下部构件与一上部构件，该下部构件与该上部构件包括不同的材料，其中该导电构件的该下部构件包括CoWP或CoWB；一相变化材料层，设置于该第二介电层之上且电连接该导电构件；以及一第二电极，设置于该相变化材料层之上。

另外，依据另一实施例，本发明提供了一种相变化存储单元结构的制造方法，包括下列步骤：

提供一第一介电层，其上设置有一第一电极；形成一第二介电层于该第一电极之上；于该第二介电层中形成一开口，该开口穿透该第二介电层并露出该第一电极的一部分，该开口具有一第一深宽比；施行一选择性沉积程序，仅于该开口内部分填入一第一导电层，该第一导电层位于为该开口所露出的第一电极上，以降低该开口的该第一深宽比至一第二深宽比；施行一薄膜沉积程序，毯覆地于该第二介电层上沉积一导电材料并填满该开口；施行一平坦化程序，以移除高出该第二介电层的该导电材料部分，以于该开口内形成一第二导电层，该第二导电层堆叠于该第一导电层上；形成一相变化材料层于该第二介电层之上，以电连接该第二导电层；以及形成一第二电极于该相变化材料层之上。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一实施例，并配合附图，作详细说明如下。

附图说明

图1为一示意图，显示了一现有相变化存储单元结构的剖面情形；

图2～6为一系列示意图，部分显示了依据本发明一实施例的相变化存储单元结构于不同制造阶段中的剖面情形；以及

图7为一示意图，部分显示了依据本发明另一实施例的相变化存储单元结构。

附图标记说明

11～半导体衬底； 13～隔离物；

15～栅极； 17～源极/漏极区；

19～绝缘层； 21～内连导线；

23～绝缘层； 25～加热插拴；

27～相变化材料层； 27a～相变化材料层的一部分；

29～顶电极； 31～绝缘层；

33～位线； D～加热插拴的直径；

100、106、114～介电层； 102、102’～第一电极；

104～催化层； 108、110、110a～导电层；

112～相变化材料层； 116～第二电极；

200～导电构件； W～开口的宽度；

D1～开口的深度； D2～开口的深度；

OP、OP’～开口。

具体实施方式

以下将配合图2至图6详细叙述本发明一实施例的相变化存储单元结构于不同工艺步骤中的一剖面情形。

首先，请参照图2，部分显示了依据本发明一实施例的一相变化存储装置中一存储单元结构的剖面情形。在此，首先提供一大体制备的一基本结构，包括了设置于一介电层100之上的一第一电极102，以及依序设置于第一电极102上的一催化层104以及一介电层106。如图2所示，介电层100在此绘示为一平整的介电层，其内可能设置有适当的导电构件(如内连插拴或内连导线等)，以将后续形成的存储单元结构电连接于一有源装置(例如晶体管或二极管)或一导线等组件。然而，为了简化附图的目的，此些构件并未绘示于上述附图中。

请继续参照图2，介电层106中形成有一开口OP，开口OP向下延伸并穿过介电层106，露出部分的催化层104。此时开口OP具有一宽度W以及一深度D₁，举例而言其深宽比(D₁：W)约介于2：1～4.5：1。在此，第一电极102可包括钨、钛、氮化钛、钽、氮化钽、多晶硅、铝或铝铜合金等材料，而催化层104则包括钯、钴或铜等材料。催化层104的厚度举例而言则约为30～100埃，其具有催化后续选择性沉积程序的功效。

请继续参照图3，接着施行一选择性沉积程序(未图标)，例如为一无电电镀(electroless plating)程序，以仅于开口OP内选择性地填入一导电材料，进而于开口OP内形成一导电层108。在此，导电层108仅部分填入于开口OP的底部，并通过催化层104而电连接于第一电极102。如图3所示，于开口OP内部分填入导电层108后，开口OP此时深度减少至D₂，此时开口OP的深宽比(D₂：W)举例而言便缩减成约1：1～2.25：1。在此，催化层104具有催化无电电镀程序的功效。

如图3所示，当采用无电电镀程序形成导电层108时，其将包括如图3所示的结构的一基板或一芯片浸入于一化学槽中通过氧化还原反应以形成薄膜沉积的一湿法工艺，因而选择性地于露出的催化层104部分上形成导电层108。相较于现有的原子层沉积(ALD)技术，采用无电电镀程序可具有较快的薄膜沉积速率以及极佳的填洞能力，并可采用时间模式控制其沉积结果，因而具有提升沉积导电层108产率的功效。在此，导电层108可包括如CoWP或CoWB等三元导电材料。

请参照图4，接着毯覆地施行一薄膜沉积程序(未图标)，例如是一化学气相沉积(CVD)程序或一物理气相沉积(PVD)程序，以毯覆地形成一导电材料110于介电层106上且填满开口OP的剩余部分。由于先行于开口OP内底部形成有部分导电材料而降低开口OP的深宽比，因此于上述薄膜沉积程序施行时，可使得于开口OP内所填入的导电材料110部分的沉积品质较为稳定，因而降低于开口OP内的导电层110部分中形成孔洞或缝隙的可能性。在此，导电材料110可包括如TiN或TaN的导电材料，其除了当作导电构件的一部分外，亦具有防止导电层108内的导电材料扩散进入邻近的构件(如相变化材料层112)的功效。

请参照图5，接着施行一平坦化程序(未图标)，例如为一化学机械抛光(CMP)程序，以移除高出介电层106的导电材料110部分，因而于开口OP内形成一堆叠于导电层108上的另一导电层110a，且与导电层108形成了一导电构件200，导电层108与110a间具有介于2:1～4.5:1的高度比。在此，导电构件200大体与介电层106共平面。接着，于介电层106上形成一图案化的相变化材料层112。在此，相变化材料层112包括硫属化物化合物，例如是Ge-Te-Sb三元硫属化合物或Te-Sb二元硫属化合物，其形成方式可为化学气相沉积法或溅镀法。相变化材料层112此时亦覆盖于导电层110a之上以及部分的介电层106，因而通过导电构件而形成与第一电极102间的电连接关系。

请参照图6，接着毯覆地形成一介电层114于介电层106上，并覆盖了相变化材料层112，接着于介电层114内定义出另一开口OP’，以露出了相变化材料层112的一部分。接着于开口OP’内填入导电材料，例如是钨、钛、铝或铜的导电材料，以形成一导电层116并大体完成了本实施例的相变化存储单元结构的制作。

如图6所示，本发明提供了一相变化存储单元结构，其中导电构件200作为加热相变化材料层112的加热电极之用，其可设置于位于介电层106内的一较高深宽比的开口内(大于2:1的一开口)。由于导电构件200通过两个次构件所形成，因而可改善于高深宽比开口内所形成的导电结构的沉积表现，可避免制作出具有缝隙或孔洞等不良结构的导电构件，并提供适当沉积速率的薄膜沉积条件。因此，上述结构有利于微型化的相变化存储装置的应用。

请参照图7，部分显示了依据本发明另一实施例的一相变化存储装置中一存储单元结构的剖面情形。在此，图7所示存储单元结构大体相似于图6所示的存储单元结构，其中相同标记代表了相同的构件。于此仅针对两结构间不同处加以说明。

请参照图7，如图所示的存储单元结构此时采用了铜材质的一第一电极102’，基于氧化还原的原理，可略去催化层104的设置，而介电层106、导电构件200以及其它构件可通过如图1-6所示的工艺步骤而制备得到，进而形成如图7所示的相变化存储单元结构。此时，导电构件200直接电连接第一电极102’并用于加热相变化材料层112。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。

Claims

1.一种相变化存储单元结构，包括：

第一电极，设置于第一介电层之上；

第二介电层，设置于该第一电极之上；

导电构件，穿透该第二介电层并电接触该第一电极，其中该导电构件包括依序堆叠于该第一电极之上的下部构件与上部构件，该下部构件与该上部构件包括不同的材料，其中该导电构件的该下部构件包括CoWP或CoWB；

相变化材料层，设置于该第二介电层之上且电连接该导电构件；以及

第二电极，设置于该相变化材料层之上。

2.如权利要求1所述的相变化存储单元结构，其中该导电构件的该下部构件与该上部构件间具有介于2∶1～4.5∶1的高度比。

3.如权利要求1所述的相变化存储单元结构，其中该导电构件的该上部构件包括TiN或TaN。

4.如权利要求1所述的相变化存储单元结构，其中该相变化材料层包括硫属化物。

5.如权利要求1所述的相变化存储单元结构，其中该第一电极包括铜。

6.如权利要求1所述的相变化存储单元结构，更包括一催化层，设置于该第一电极与该导电构件之间，该导电构件通过该催化层而电连接该第一电极。

7.如权利要求6所述的相变化存储单元结构，其中该催化层具有介于30～100埃的厚度。

8.如权利要求6所述的相变化存储单元结构，其中该催化层包括钯、钴或铜。

9.如权利要求7所述的相变化存储单元结构，其中该第一电极包括钨、钛、氮化钛、钽、氮化钽、多晶硅、铝或铝铜合金。

10.一种相变化存储单元结构的制造方法，包括：

提供第一介电层，其上设置有第一电极；

形成第二介电层于该第一电极之上；

于该第二介电层中形成开口，该开口穿透该第二介电层并露出该第一电极的一部分，该开口具有第一深宽比；

施行选择性沉积程序，仅于该开口内部分填入第一导电层，该第一导电层位于为该开口所露出的第一电极上，以降低该开口的该第一深宽比至第二深宽比；

施行薄膜沉积程序，毯覆地于该第二介电层上沉积导电材料并填满该开口；

施行平坦化程序，以移除高出该第二介电层的该导电材料部分，以于该开口内形成第二导电层，该第二导电层堆叠于该第一导电层上；

形成相变化材料层于该第二介电层之上，以电连接该第二导电层；以及

形成第二电极于该相变化材料层之上。

11.如权利要求10所述的相变化存储单元结构的制造方法，其中该第一导电层与该第二导电层作为加热该相变化材料层的加热电极。

12.如权利要求10所述的相变化存储单元结构的制造方法，其中该第一导电层与该第二导电层具有介于2∶1～4.5∶1的高度比。

13.如权利要求10所述的相变化存储单元结构的制造方法，其中该第一深宽比介于2∶1～4.5∶1，而该第二深宽比介于1∶1～2.25∶1。

14.如权利要求10所述的相变化存储单元结构的制造方法，其中该相变化材料层包括硫属化物。

15.如权利要求10所述的相变化存储单元结构的制造方法，其中该第一导电层包括CoWP或CoWB。

16.如权利要求10所述的相变化存储单元结构的制造方法，其中该第二导电层包括TiN或TaN。

17.如权利要求10所述的相变化存储单元结构的制造方法，其中形成该第一导电层的该选择性沉积程序为无电电镀程序。

18.如权利要求10所述的相变化存储单元结构的制造方法，其中该第一电极包括铜。

19.如权利要求10所述的相变化存储单元结构的制造方法，其中在形成第二介电层于该第一电极之上之前，更包括形成催化层于该第一电极上，该第一导电层通过该催化层电连接于该第一电极。

20.如权利要求19所述的相变化存储单元结构的制造方法，其中该催化层具有介于30～100埃的厚度。

21.如权利要求19所述的相变化存储单元结构的制造方法，其中该催化层包括钯、钴或铜。

22.如权利要求21所述的相变化存储单元结构的制造方法，其中该第一电极包括钨、钛、氮化钛、钽、氮化钽、多晶硅、铝或铝铜合金。