KR100562211B1 - 온도변화에무관한오실레이터 - Google Patents

온도변화에무관한오실레이터 Download PDF

Info

Publication number
KR100562211B1
KR100562211B1 KR1019980033715A KR19980033715A KR100562211B1 KR 100562211 B1 KR100562211 B1 KR 100562211B1 KR 1019980033715 A KR1019980033715 A KR 1019980033715A KR 19980033715 A KR19980033715 A KR 19980033715A KR 100562211 B1 KR100562211 B1 KR 100562211B1
Authority
KR
South Korea
Prior art keywords
current
node
temperature
supply potential
oscillator
Prior art date
Application number
KR1019980033715A
Other languages
English (en)
Other versions
KR19990029326A (ko
Inventor
요하네스 슈테커
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990029326A publication Critical patent/KR19990029326A/ko
Application granted granted Critical
Publication of KR100562211B1 publication Critical patent/KR100562211B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 실질적으로 온도에 무관한 주파수를 가지는 개선된 오실레이터 회로(400)에 관한 것이다. 상기 개선된 오실레이터 회로는 DRAM 집적 회로를 위한 리프레시 클록과 같은 클록 신호를 생성하기 위해 집적 회로에서 사용하기에 특히 적합하다. 생성된 전류(iC)는 온도에 무관하기 때문에, DRAM 집적 회로를 위한 리프레시 주파수는 온도에 대해 안정적이다.

Description

온도 변화에 무관한 오실레이터{TEMPERATURE INDEPENDENT OSCILLATOR}
본 발명은 오실레이터에 관한 것이며, 보다 구체적으로는 집적 회로 장치 또는 칩을 위한 오실레이터에 관한 것이다.
오실레이터 또는 클록은 종종 집적 회로 및 컴퓨터에서 여러 가지 이유로 사용된다. 예를 들어 다이내믹 랜덤 액세스 메모리(DRAM) 집적 회로의 경우, 저주파수의 오실레이터가 리프레시 클록 신호를 발생시키기 위하여 종종 요구된다. DRAM 집적 회로는 셀프-리프레시 모드인 경우에 자신의 저장된 데이터를 리프레시 시키는 데에 리프레시 클록 신호를 사용한다. 구체적으로, 리프레시 클록 신호는 DRAM 집적 회로내에 저장된 데이터가 자신의 상태를 유지하기 위해 리프레시될 때를 DRAM 집적 회로에 시그널링하도록 동작한다.
일반적으로, 저주파수의 오실레이터는 종래에는 소량의 전류를 사용하여, 대용량의 캐패시턴스를 충전시키고, 이어 대용량의 캐패시턴스의 전압 레벨을 평가하므로써 동작하였다. 상기 전압이 소정의 레벨을 초과하였다고 판정되면, 펄스를 발생시키기 위해 사용되는 출력의 상태는 변화한다. 종래에는, 대용량의 캐패시턴스를 충전시키기 위해 사용되는 소량의 전류를 생성하는 개별적인 두 개의 상이한 방법이 존재해왔다. 한 방법은 캐패시턴스와 공급 전압 사이에 큰 용량의 저항을 제공하여, 저항을 통과한 소량의 전류를 생성하여 대용량의 캐패시턴스를 충전하는 것이다. 다른 방법은, 대용량의 캐패시턴스에 소량의 전류를 공급하기 위한 일정한 전류 소스를 제공하는 것이다. 이러한 각각의 방법은 도 1 및 도 2를 참조하여 각각 아래에서 상세히 설명된다.
도 1은 종래의 제 1 오실레이터(100)의 블록도이다. 종래의 제1 오실레이터(100)는 저항(R,102), 캐패시터(C,104), 차동 증폭기(106), 리셋 트랜지스터(108) 및 출력 펄스 발생기(110)를 포함한다. 상기 저항(R,102) 및 캐패시턴스(C,104)는 공급 전압(VCC)과 접지 사이에 직렬로 접속된다. 전류(i)가 생성되어 상기 공급 전압(VCC)으로부터 캐패시터(C,104)로 흐른다. 상기 차동 증폭기(106)는 저항(R,102)과 캐패시터(C,104)를 접속하는 접속 노드에 접속된 제 1 입력 단자과, 기준 전압(VREF)에 접속된 제 2 입력 단자를 포함한다. 상기 차동 증폭기(106)는 또한 출력 펄스 발생기(110)에 접속된 출력 단자를 가진다. 상기 출력 펄스 발생기(110)는 종래의 제 1오실레이터(100)에 의해 발생되는 펄스를 출력한다. 상기 출력 펄스 발생기(110)는 또한 캐패시터(C,104)의 방전 동작을 제어하기 위해 리셋 트랜지스터(108)의 게이트에 리셋 신호를 제공한다. 캐패시터(C,104)의 충전 및 방전의 혼합으로 인해 출력 펄스 발생기(110)에 의한 주기적 펄스(즉, 오실레이터 또는 클록)가 생성된다. 종래의 제 1 오실레이터(100)를 사용한 문제점은, 온도 증가에 따라 저항(R,102)의 저항 값이 증가하기 때문에 저항(R,102)에 의해 생성된 전류(i)는 온도가 증가함에 따라 감소한다는 것이다. 결과적으로 주기적 펄스의 주파수는 온도에 따라 바람직하지 않게 변화한다. 종래의 제 1 오실레이터(100)를 사용한 다른 문제점은 공급 전압(VCC)에 따라 전류(i)가 변화한다는 것이다.
도 2는 종래의 제 2 오실레이터(200)의 블록도이다. 상기 종래의 제 2 오실레이터(200)는 트랜지스터(202, 204, 206), 캐패시터(C,208), 차동 증폭기(210), 리셋 트랜지스터(212) 및 출력 펄스 발생기(214)를 포함한다. 트랜지스터(202, 206)는 p-타입 트랜지스터이고, 트랜지스터(204)는 n-타입 트랜지스터이다. 트랜지스터(202, 204, 206)는 캐패시터(C,208)를 충전시키기 위해 사용되는 전류(i)를 생성한다. 트랜지스터(202, 206)는 공급 전압(VCC)에 결합되어 전류 미러형 배열을 형성한다. 전류 미러형 배열은 캐패시터(C,208)에 제공되는 전류(i)를 생성한다. 상기 트랜지스터(204)는 전류 미러형 배열에 의해 생성된 전류(i)를 한정하기 위해 제어 전압(VO)에 의해 활성화된다. 차동 증폭기(210)는 캐패시터(C,208)에 접속된 제 1 입력 단자 및 기준 전압(VREF)에 접속된 제 2 입력 단자를 포함한다. 차동 증폭기(210)는 또한 출력 펄스 발생기(214)에 신호를 제공하기 위한 출력 단자를 포함한다. 출력 펄스 발생기(214)는 종래의 제 2 오실레이터(200)에 의해 발생된 펄스를 출력한다. 출력 펄스 발생기(214)는 또한 리셋 트랜지스터(212)의 게이트에 리셋 신호를 제공한다. 리셋 트랜지스터가 활성화될 때, 리셋 트랜지스터(212)는 캐패시터(C,208)를 방전시키도록 동작한다. 캐패시터(C,104)의 반복된 충전 및 방전은 종래의 제 2 오실레이터(200)가 주기적 펄스(즉, 오실레이터 또는 클록)를 생성하도록 한다. 종래의 제 1 오실레이터(100)와는 달리, 종래의 제 2 오실레이터(200)는 공급 전압(VCC) 레벨에 의존하지 않는 전류(i)를 생성한다. 그러나, 종래의 제 2 오실레이터(200)를 사용한 문제점은 전류 미러형 배열에 의해 생성된 전류(i)가 온도에 따라 변한다는 것이다. 결과적으로, 주기적 펄스의 주파수도 역시 온도에 따라 바람직하지 않게 변화한다.
일반적으로, 온도 변화에 무관한 오실레이터 또는 클록을 생성하는 것이 바람직하다. DRAM 집적 회로의 경우, 리프레시 클록을 생성하기 위해 제공된 오실레이터 또는 클록 회로는 DRAM 집적 회로의 메모리 셀이 설계 특성에 따라 시기 적절한 방식으로 리프레시되도록 충분히 일정하여야 한다. 이에 따라, 리프레시 클록은 온도 변화와 무관한 일정한 주파수를 가지는 것이 바람직하다. 리프레시 클록의 주파수가 필요 이상으로 빠르다면, DRAM 집적 회로를 상당히 자주 리프레시하는 데에 잉여 에너지 또는 전력이 소비된다. 반면에, 리프레시 클록이 매우 느리다면, DRAM 집적 회로는 오동작하게 되어, 저장된 데이터를 잃게 된다. 이에 따라 종래의 오실레이터 설계는 온도 변화가 발생하였을 경우에는 시간에 대해 변화하는 주파수를 가지는 클록을 생성하였고 이에 따라, 에너지를 소비하거나 또는 저장된 데이터를 잃는 경향이 있었다.
따라서, 온도 변화에 영향을 받지 않는 오실레이터 또는 클록을 생성하는 개선된 오실레이터 설계가 요구된다.
대략적으로, 본 발명은 실질적으로 온도에 무관한 주파수를 가지는 개선된 오실레이터 회로를 제공한다. 상기 개선된 오실레이터 회로는 특히 DRAM 집적 회로를 위한 리프레시 클록과 같은 클록 신호를 생성하기 위한 집적 회로에서의 사용에 특히 매우 적합하다.
본 발명은 장치, 회로 및 방법을 포함하여 여러 방법으로 실현될 수 있다. 본 발명의 다양한 실시예가 아래에서 설명된다.
집적 회로 장치용 오실레이터로서, 본 발명의 실시예는; 집적 회로 장치의 정상 동작 범위에 대해 온도에 무관한 전류를 제공하기 위한 온도에 무관한 전류 소스; 상기 온도에 무관한 전류 소스에 결합되어, 상기 온도에 무관한 전류 소스에 의해 제공되는 전류로부터 전하를 축적하고 축적된 전하의 양에 따라 전압을 출력하도록 동작하는 전하 축적 소자; 상기 전하 축적 소자에 결합되어, 상기 전하 축적 소자로부터의 출력된 전압이 미리 결정된 임계치를 초과한 이후에 클록 펄스를 출력하는 펄스 발생 회로; 및 상기 펄스 발생 회로에 결합되어, 전하 축적 소자를 리셋시키도록 동작하여 다음의 클록 펄스에 대하여 전하가 축적을 시작하도록 하는 리셋 회로를 포함한다. 선택적으로, 상기 온도에 무관한 전류 소스는, 온도가 증가함에 따라 증가하는 제 1 전류를 제공하기 위한 제 1 전류 소스; 온도가 증가함에 따라 감소하는 제 2 전류를 제공하기 위한 제 2 전류 소스; 및 전류가 집적 회로 장치의 정상 동작 범위에서 온도에 무관하도록 상기 제 1 전류 소스 및 제 2 전류 소스를 혼합하여 온도에 무관한 전류 소스에 의해 제공되는 전류를 생성하는 혼합기를 포함한다.
저주파수 오실레이터로서, 본 발명의 실시예는: 공통으로 접속된 게이트 단자와 드레인 단자 및 제 1 공급 전위에 접속된 소스 단자를 가지는 제 1 FET 트랜지스터; 드레인 단자, 제 1 공급 전위에 접속된 소스 단자 및 상기 제 1 FET 트랜지스터의 게이트 단자에 접속된 게이트 단자를 가지는 제 2 FET 트랜지스터; 제 1 FET 트랜지스터의 드레인 단자에 접속된 드레인 단자, 제 2 공급 전위에 접속된 소스 단자 및 제 3 공급 전위를 수신하는 게이트 단자를 가지는 제 3 FET 트랜지스터를 포함하는데, 상기 제 3 공급 전위는 제 1 공급 전위와 제 2 공급 전위 사이의 전압 값을 가지며; 상기 제 2 FET 트랜지스터의 드레인 단자와 제 2 공급 전위 사이에 연결된 용량성 부하를 포함하며, 상기 용량성 부하는 노드에서 FET 트랜지스터의 드레인 단자에 결합하고; 저항을 제공하기 위해, 제 1 공급 전위에 연결된 제 1 측부와 상기 노드에서 용량성 부하에 연결된 제 2 측부를 가지는 저항 소자; 리셋 신호를 수신하는 게이트 단자, 상기 노드에 결합된 드레인 단자 및 상기 제 2 공급 전위에 결합된 소스 단자를 가지는 제 4 FET 트랜지스터; 및 상기 노드에 접속된 제 1 입력 단자, 기준 전압에 접속된 제 2 입력 단자 및 출력 신호를 생성하는 출력 단자를 가지는 차동 증폭기를 포함한다. 바람직하게 제 1 및 제 2 FET 트랜지스터는 p-타입 FET 트랜지스터이며, 제 3 및 제 4 트랜지스터는 n-타입 FET 트랜지스터이다.
셀프-리프레시 DRAM으로서, 본 발명의 실시에는, 데이터를 저장하기 위한 DRAM 셀의 어레이; 상기 어레이에 효과적으로 접속된 셀프-리프레시 회로를 포함한다. 상기 셀프-리프레시 회로는 어레이 내에 저장된 데이터를 주기적으로 리프레시 하도록 동작하고, 제 1 및 제 2 온도 의존형 전류를 사용하여 온도가 변화함에도 불구하고 실질적으로 일정한 주파수를 가지는 리프레시 클록을 생성하는 적어도 온도에 무관한 주파수 오실레이터를 포함한다.
본 발명의 다른 특성 및 장점은 본 발명의 원칙에 따라 첨부된 도면을 참조하여, 아래의 상세한 설명에서 명백하여질 것이다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해할 수 있으며, 동일한 부호는 동일한 엘리먼트를 나타낸다.
본 발명은 실질적으로 온도에 무관한 주파수를 가지는 개선된 오실레이터를 제공한다. 상기 개선된 오실레이터는 DRAM 및 SDRAM을 포함한 RAM 집적 회로를 위한 리프레시 클록과 같은 클록 신호를 생성하기 위해 집적 회로 장치에서 사용하기에 특히 유용하다. 본 발명에 따라, DRAM 집적 회로를 위한 리프레시 주파수가 온도에 대해 안정적이도록 온도에 무관한 방식으로 전류가 생성된다. 이와 같이, 본 발명은 DRAM 집적 회로에 대한 리프레시 동작 모드에서 리프레시 주파수가 초과 에너지를 소비하지 않고 전체 온도 범위(예를 들어 0℃ 내지 85℃)에 대한 유지 시간의 요구를 충족시키는 것을 보장한다.
본 발명의 실질적인 실시에는 도 3 내지 도 8을 참조하여 아래에서 설명된다. 그러나, 기술 분야의 당업자는 도면을 참조한 상세한 설명이 단지 설명을 위한 것일 뿐이며 본 발명은 이러한 한정된 실시예를 넘어서까지 확장된다는 것을 쉽게 이해할 수 있을 것이다.
도 3은 본 발명의 실시예에 따른 오실레이터 회로(300)의 기본적인 블록도를 도시한다. 상기 오실레이터 회로(300)는 전류(i)를 생성하는 온도에 무관한 전류 소스(302)를 포함한다. 상기 온도에 무관한 전류 소스(302)에 의해 생성된 전류(i)는 온도에 대하여 일정하다. 특히, 전류(i)는 관련 회로의 동작 온도(즉 0℃ 내지 85℃)에 대해 실질적으로 일정하다. 상기 오실레이터 회로(300)는 또한 전하 축적 소자(304)를 포함한다. 상기 전하 축적 소자(304)는 상기 온도에 무관한 전류 소스(302)에 의해 제공된 전류(i)를 수신한다. 상기 전하 축적 소자(304)는 전류(i)에 의해 제공된 전하(즉, 전기 에너지)를 축적하고, 축적된 전하에 기초하여 전압(V)을 생성한다. 상기 전하 축적 소자(304)에 의해 생성된 전압(V)을 모니터링하기 위해 상기 오실레이터 회로(300)에는 펄스 발생 회로(306)가 제공된다. 전하가 축적됨에 따라 증가하는 전하 축적 소자(304)에 의해 생성된 전압(V)이 미리 결정된 임계치를 초과할 때, 상기 펄스 발생 회로(306)는 자신의 출력 단자가 자신의 논리 레벨을 천이시키도록 한다. 예를 들어 펄스 발생 회로(306)는 로우 논리 레벨에서 하이 논리 레벨로 천이한다. 펄스 발생 회로(306)의 출력이 천이할 때, 오실레이터 회로(300)의 리셋 회로(308)는 천이를 검출하여, 전하 축적 소자(304)에 리셋 신호를 출력한다. 상기 리셋 신호는 상기 전하 축적 소자(304)가 축적되어 있는 전하를 방전하도록 한다. 결과적으로, 전하 축적 소자(304)의 전압은 빠르게 제로 볼트까지 이르게 된다. 이와 같이, 전하 축적 소자(304)의 전압을 모니터링하는 펄스 발생 회로(306)는 펄스 발생 회로(306)의 출력이 자신의 원래 상태로 다시 천이하도록 한다. 예를 들어 펄스 발생 회로(306)의 출력은 하이 논리 레벨에서 로우 논리 레벨로 천이한다. 이에 따라 상기 오실레이터 회로(300)는 자신의 출력 단자에서 펄스를 생성한다. 오실레이터 회로(300)가 펄스를 생성하는 이러한 동작을 반복하면, 오실레이터(300)의 출력은 또한 클록 신호 또는 오실레이터로서 고려될 수 있다.
도 4는 본 발명의 실시예에 따른 오실레이터 회로(400)의 블록도이다. 상기 오실레이터 회로(400)는 제 1 트랜지스터(402) 및 제 2 트랜지스터(404)를 포함한다. 제 1 및 제 2 트랜지스터(402,404)는 전류 미러형 회로를 형성하도록 구성된다. 도시된 바와 같이, 제 1 및 제 2 트랜지스터(402,404)의 소스 단자는 제 1 공급 전압(VCC)에 결합되고, 제 1 및 제 2 트랜지스터(402,404)의 게이트는 공통으로 접속되며, 상기 공통으로 접속된 게이트는 제 1 트랜지스터(402)의 드레인 단자에 접속된다. 제 3 트랜지스터(406)는 제 1 트랜지스터(402)의 드레인 단자를 제 2 공급 전위(접지)에 결합시킨다. 제 3 트랜지스터(406)는 제어 전압(VO)에 의해 제어된다. 제 3 트랜지스터(406)는 상기 전류 미러형 회로에 의해 출력된 전류(i1)의 양을 제어하도록 동작한다. 예로서, 제 1 , 제 2 및 제 3 트랜지스터(402, 404, 406)는 MOS 트랜지스터 또는 전계 효과 트랜지스터(FET)가 될 수 있다.
상기 오실레이터 회로(400)는 저항(R,408)을 더 포함한다. 상기 저항(R,408)은 제 1 공급 전위(VCC)와 상기 전류 미러형 회로의 출력 단자에 결합되는 노드(409) 사이에 결합된다. 전류(i2)는 상기 저항(R,408)을 통해 상기 노드(409)로 흐른다.
부가적으로, 오실레이터 회로(400)는 캐패시터(C,410)를 포함한다. 상기 캐패시터(C,410)는 상기 노드(409)와 제 2 공급 전위(접지) 사이에 접속된다. 상기 캐패시터(C,410)를 통해 노드(409)에서 제 2 공급 전위(접지)로 흐르는 전류(iC)는 전류(i1)와 전류(i2)의 합이다.
오실레이터 회로(400)는 또한 차동 증폭기(412), 리셋 트랜지스터(414) 및 출력 펄스 발생기(416)를 포함한다. 상기 차동 증폭기(412)의 제 1 입력 단자는 캐패시터(C,410) 양단에서 나타나는 전압 레벨을 수신하기 위해 노드(409)에 결합된다. 상기 차동 증폭기(412)의 제 2 입력 단자는 기준 전압(VREF)에 결합된다. 상기 차동 증폭기(412)는 또한 상기 출력 펄스 발생기(416)에 결합된 출력 단자를 갖는다. 노드(409)에서 나타나는 전압이 기준 전압(VREF)을 초과할 때에는 차동 증폭기(412)의 출력은 하이 논리 레벨을 가지며, 노드(409)에서의 전압 레벨이 기준 전압(VREF)보다 작을 때에는 차동 증폭기(412)의 출력은 로우 논리 레벨을 가진다. 더욱이, 차동 증폭기(412)의 출력 신호는 출력 신호 및 리셋 신호를 출력하는 출력 펄스 발생기(416)로 입력된다. 상기 리셋 신호는 리셋 트랜지스터(414)에 제공되어 캐패시터(C,410)를 방전시킨다. 즉, 차동 증폭기(412)의 출력 신호가 하이 논리 값으로 천이할 때, 출력 펄스 발생기(416)는 리셋 신호를 생성하며, 상기 신호는 캐패시터(C,410)를 방전시켜 노드(409)에서의 전압 레벨을 감소시키도록 리셋 트랜지스터(414)를 턴온시킨다. 노드(409)에서의 전압 레벨이 리셋 트랜지스터(414)에 의해 실질적으로 감소할 때, 노드(409)에서의 전압 레벨은 기준 전압(VREF) 보다 낮아서 차동 증폭기(412)가 로우 논리 레벨로 천이하기 때문에, 차동 증폭기(412)의 출력은 이전의 상태로 되돌아간다. 결과적으로, 출력 펄스 발생기(416)의 출력 신호는 주기적인 펄스를 포함한다. 상기 출력 펄스 발생기(416)는 주기적 펄스의 펄스 폭을 적절한 크기로 설정할 수 있다.
본 발명의 실시예에 따른 오실레이터 회로(400)는 온도 변화에 무관하게 실질적으로 일정한 주파수의 클록 신호(즉, 주기적 펄스)를 생성한다. 상기 오실레이터 회로(400)의 온도 비의존성은 전류(i1) 및 전류(i2)를 혼합하여 전류(IC)를 형성함으로써 제공된다. 전류(i1)는 온도가 증가함에 따라 전류(i1)도 증가하도록 하는 온도 의존성을 가지며, 전류(i2)는 온도가 증가함에 따라 전류(i2)는 감소하도록 하는 온도 의존성을 가진다. 본 발명에 따라, 서로 반대로 온도에 의존하는 전류들은 적어도 회로의 정상 동작 범위내의 온도에서 실질적으로 온도 변화에 무관하도록 전류(iC)를 형성하도록 혼합된다. 더욱이, 전류(iC)가 실질적으로 온도 변화에 무관하게 될 때, 생성된 결과적인 클록 신호는 유사하게 온도 변화에 실질적으로 무관하게 된다.
예를 들어 오실레이터 회로(400)에 대하여, 전류(i1)가 대략 1.4㎂가 되고 전류(i2)가 4㎂가 될 때, 결과적인 전류(iC)는 실질적으로 온도 변화에 무관하게 된다. 오실레이터 회로(400)에 대한 설계 값의 다른 예는 R=400㏀, C 4pF, VO = 0.95볼트, VREF = 1.4 볼트 및 VCC = 2.4 볼트가 된다.
도 5는 본 발명의 다른 실시예에 따른 오실레이터 회로(500)의 블록도를 도시한다. 상기 오실레이터 회로(500)는 도 4에 도시된 오실레이터 회로(400)와 유사하다. 오실레이터 회로(400)의 모든 부품을 포함하는 것 이외에, 상기 오실레이터 회로(500)는 제어 회로(502) 및 펄스 폭 조정 회로(504)를 포함한다. 상기 제어 회로(502)는 리셋 트랜지스터(414)를 활성화시키기 위해 사용되는 리셋 신호를 생성한다. 리셋 트랜지스터(414)가 활성화될 때, 캐패시터(C,410)는 방전된다. 리셋 신호(506)는 리셋 트랜지스터(414)를 활성화시키는 활성 펄스를 포함한다. 리셋 신호(506)의 활성 펄스 간격은 캐패시터(C,410)를 완전히 방전시키기에 충분하다. 제어 회로(502)는 또한 상기 펄스 폭 조정 회로(504)로 클록 신호(508)를 출력한다. 일 실시예에 있어서, 클록 신호(508)는 차동 증폭기(412)에 의해 생성된 펄스의 지연된 형태이다. 상기 펄스 폭 조정 회로(504)는 클록 신호(508)를 수신하고, 적합한 주기 및 듀티 싸이클을 가지는 리프레시 클록(RFCLK)을 생성하기 위해 펄스의 폭을 조정한다. 일 예로써, DRAM 집적 회로에 적합한 리프레시 클록(RFCLK)은 980ns의 주기를 가지며, 상기 주기중 12ns는 하이 논리 레벨이며, 968ns는 로우 논리 레벨이다.
도 6은 본 발명에 따른 제어 회로(600)의 블록도이다. 상기 제어 회로(600)는 도 5에 도시된 제어 회로(502)에 대한 일 실시예를 구현한 것을 나타낸다. 상기 제어 회로(600)는 상기 제 1 공급 전위(VCC) 및 제 2 공급 전위(접지) 사이에 결합된 제 1 FET(602) 및 제 2 FET(604)를 포함한다. 제 1 FET(602)의 드레인은 노드(606)에서 제2 FET(604)의 드레인에 접속된다. 제 1 FET(602)의 소스는 제 1 공급 전위(VCC)에 접속되고, 제 2 FET(604)의 소스는 제 2 공급 전위(접지)에 접속된다. 제 1 FET(602)의 게이트는 차동 증폭기(412)에 의해 공급된 전압(VOUT)을 수신한다. 제 2 FET(604)의 게이트는 제 2 FET(604)를 통해 전류가 흐르는 것을 제어하는 전압(VN)을 수신한다. 노드(606)는 제 1 인버터(608)에 결합된다. 제 1 인버터(608)는 제 2 인버터(610)에 결합된다. 제 2 인버터(610)는 제 3 인버터(612)에 접속된다. 제 3 인버터(612)의 출력은 클록 신호(508)이다. 제 3 인버터(612)의 출력은 또한 NAND 게이트(614)의 입력 단자에 인가된다. NAND 게이트(614)의 다른 입력 단자는 오실레이터 회로에 대한 인에이블 신호를 수신한다. NAND 게이트(614)의 출력은 제 4 인버터(616)에 인가된다. 제 4 인버터(616)의 출력은 리셋 신호(506)를 출력하는 인버터(618)에 인가된다. 제 4 인버터(616)의 출력은 제 3 FET(620)의 게이트에 인가된다. 제 3 FET(620)의 소스는 제 1 공급 전위(VCC)에 결합되고, 제 3 FET(620)의 드레인은 제 1 FET(602)의 게이트에 접속된다.
제어 회로(600)의 동작은 다음과 같다. 전압(VN)은 일반적으로 제 2 공급 전위(접지)보다 크고 제 1 공급 전위(VCC)보다 작은 양의 값으로 설정된다. 예를 들어 전압(VN)은 0.95V가 될 수 있다. 차동 증폭기(412)에 의해 인가된 전압(VOUT)은 펄스의 시작이 수신될 때(예를 들어 VC > VREF) 로우 논리 레벨로 천이한다. 전압(Vout)이 로우 논리 레벨일 때, 제 1 FET(602)는 "온" 되고 노드(606)는 제 1 공급 전위(VCC)로 풀된다(pulled). 인버터(608-612)의 게이트 지연 이후에, 제 3 인버터(612)에 의해 출력된 클록 신호(508)는 로우 논리 레벨이 된다. 제어 회로(600)가 인에이블되었다고 가정하면, NAND 게이트(614)의 출력은 하이 논리 레벨로 되고, 인버터(616)의 출력은 로우 논리 레벨이 된다. 이어 리셋 신호(506)는 하이 논리 레벨이 되어, 리셋 트랜지스터(414)가 캐패시터(C,410)를 방전시키도록 활성화시킨다. 더욱이, 인버터(616)의 출력은 또한 제 3 FET(620)의 게이트 단자에 인가된다. 제 3 FET(620)의 게이트 단자가 로우 논리 레벨일 때, 전압(VOUT)은 제 1 FET(602)를 턴 "오프" 시키는 제 1 공급 전위(VCC)로 풀 업(pulled up)되며, 이것은 노드(606)가 제 2 공급 전위(접지)로 서서히 풀 다운(pulled down)되도록 한다. 이러한 상황들이 발생함에 따라, 클록 신호(508)는 하이 레벨로 풀되고, 펄스를 종료시킨다. 이에 따라, 싸이클은 다음 펄스에 대해 반복된다.
도 7은 본 발명의 실시예에 따른 펄스 폭 조정 회로(700)의 개략적 블록도이다. 상기 펄스 폭 조정 회로(700)는 도 5에 도시된 펄스 폭 조정 회로(504)의 일 실시예를 상세하게 구현한 것이다.
상기 펄스 폭 조정 회로(700)는 제 1 부분 및 제 2 부분을 사용한 지연 체인을 구현한다. 상기 펄스 폭 조정 회로(700)는 제어 회로(510)로부터 클록 신호(508)를 수신하여, 리프레시 클록(RFCLK,510)을 출력한다. 상기 클록 신호(508)는 제 1 부분에 공급되고 이어서 제 2 부분에 공급된다. 상기 제 1 부분은 인버터 시퀀스(702-708)를 포함하고, NAND 게이트(710)를 포함한다. 상기 NAND 게이트(710)의 출력은 제 2 부분에 인가된다. 상기 제 2 부분은 다른 일련의 인버터(720-724)를 포함하고, NAND 게이트(726)를 포함한다. 상기 NAND 게이트(726)의 출력은 인버터(738)에 인가되는 출력을 가지는 인버터(736)에 인가된다. 인버터(738)의 출력은 리프레시 클록(RFCLK,510)이다. 인버터(702, 706, 722)와 NAND 게이트(710)의 출력은 적절한 지연을 제공하기 위해 각각 그들의 출력과 제 2 공급 전위(접지) 사이에 놓인 용량성 부하를 가진다. 용량성 부하는 n- 타입 FET 트랜지스터(712, 716, 732, 728)를 사용하여 각각 구현된다. 상기 트랜지스터(712, 716, 728, 732)는 제 2 공급 전위(접지)에 결합된 드레인과 소스를 가지고, 인버터(702, 706, 722)와 NAND 게이트(710)의 각각의 출력에 결합된 게이트를 가진다. 유사하게, 인버터(704, 708, 720, 724)의 출력은 또한 용량성 부하에 각각 접속된다. 상기 용량성 부하가 각각 p-타입 FET 트랜지스터(714,718,730,734)에 의해 주어진다. 트랜지스터(714, 718, 730, 734)는 제 1 공급 전위(VCC)에 결합된 드레인 및 소스를 가지며, 상기 인버터(704, 708, 720, 724)의 출력에 각각 결합된 게이트를 가진다. 결과적으로, 펄스 폭 조정 회로(700)는 리프레시 클록(RFCLK,510)을 생성하는 동안 클록 신호(580)의 펄스(즉, 하이 논리 레벨) 간격을 늘린다.
리프레시 클록(RFCLK)의 주기 또는 주파수는 응용에 따라 변한다. 많은 DRAM 집적 회로는 대략 10 내지 14ns의 활성 상태의 펄스 간격(예를 들어 펄스 폭)을 가지고 900 내지 1000ns 범위의 주기를 가지는 리프레시 클록을 사용한다. 일례로, 활성 상태의 펄스 간격은 대략 4 내지 5ns의 입력 펄스(클록 신호, 508)로부터 대략 12ns가 될 수 있다. 또한 일례로, 결과적인 리프레시 클록(RFCLK,510)의 주기는 다양한 현존 DRAM 집적 회로에 적합한 980ns이 될 수 있다.
집적 회로 설계에 있어서, 일반적으로 집적 회로 내의 확산 영역에 의해 저항이 주어지고, 캐패시턴스는 접속된 드레인과 소스를 가지는 집적 회로내의 FET에 병렬로 접속된 일련의 작은 캐패시턴스에 의해 주어진다. 오실레이터 회로를 사용한 트랜지스터는 바람직하게 FET이다.
캐패시터(C,410)로 도시된 캐패시턴스의 일부는 저항(R,408) 및 노드(409)에 결합된 차동 증폭기(412)에 의해 제공될 수 있다. 캐패시턴스의 나머지 부분은 FET 트랜지스터, 예를 들어 p-타입 FET 공핍형 캐패시터로 구현된다. 오실레이터 회로는 캐패시턴스를 수정하기 위해 오실레이터 주파수를 조정하는 다수의 옵션을 더 포함한다. 상기 옵션은 퓨즈에 의해 선택될 수 있다. 오실레이터 회로는 전류(i2, i2)를 제공하는 단지 하나의 전류 소스로부터 구동되는 전류를 선택하기 위한 옵션을 더 포함한다.
저항(R,408)은 집적 회로내의 확산 영역에 의해 제공된다는 것이 인지되어야 한다. 오실레이터 회로는 또한 저항 값을 조정하기 위한 다수의 옵션을 제공한다.
본 발명에 따른 오실레이터 회로는 형성된 펄스(또는 클록)의 주파수가 변화 또는 조정되는 것을 허용한다. 예를 들어, 프로그램 가능한 퓨즈를 포함하도록 본 발명을 구현한 집적 회로를 제조하므로써, 오실레이터 회로는 캐패시턴스를 추가 또는 제거하고, 저항을 추가 또는 제거하고, 또는 전류 구동 능력을 추가 또는 제거하여 주파수를 트리밍(trim) 또는 조정할 수 있다.
도 8a는 온도(T)대 전류(i)를 개략적으로 도시한다. 도 8a에 도시된 개략도는 종래의 제 1 오실레이터(100) 및 종래의 제 2 오실레이터(200)와 도 4에 도시된 오실레이터 회로(400)와 같은 본 발명에 따른 오실레이터와의 비교를 제공한다. 종래의 제 1 오실레이터(100)의 온도(T) 대 전류(i)의 특성은 라인(800)으로 나타내었다. 종래의 제 2 오실레이터(200)의 온도(T) 대 전류(i)의 특성은 라인(802)으로 나타내었다. 종래의 제 1 및 제 2 회로(100,200)의 온도(T) 대 전류(i)의 특성은 온도에 따라 변화하며, 온도 변화에 따라 상반되는 방향으로 이동한다. 본 발명에 대한 온도(T) 대 전류(i) 특성은 라인(804)으로 나타냈다. 라인(804)은 온도에 대해 일정하며, 전류(i)는 온도(T)에 대해 일정함을 나타낸다는 것을 주지하여야 한다.
도 8b는 본 발명에 따른 온도(T) 대 클록 주파수를 개략적으로 도시한다. 도8b에서 도시된 바와 같이, 라인(806)은 클록 주파수가 온도에 대해 본질직으로 일정하다는 것을 나타낸다. 본 발명에 따른 오실레이터에 의해 제공된 클록 주파수( 및 전류(i))의 일정한 특성은 광범위한 온도에 대해 보다 안정적인 클록 신호를 제공한다. 이러한 일정한 특성은 적어도 0℃ 및 85℃ 사이와 같은 회로와 관련된 동작 온도 범위에 대해 적용된다.
본 발명의 많은 특징 및 장점은 상세한 설명으로부터 명백하여 질 것이며, 이에 따라, 이같은 본 발명의 모든 특징 및 장점은 첨부된 청구 범위에 의해 규정된다. 더욱이, 수많은 수정 및 변형이 기술 분야의 당업자에게는 용이하게 생각될 수 있기 때문에, 본 발명이 설명 및 도시된 동작 및 구조에 한정되는 것은 바람직하지 않다. 이에 따라, 적절한 모든 수정 및 등가물은 본 발명의 범주에 속한다고 볼 수 있다.
본 발명에 따른 온도에 무관한 주파수를 가지는 오실레이터 회로(400)를 사용하여, 온도 변화에 무관한 전류를 발생함으로써, DRAM 집적 회로를 위한 리프레시 클록과 같은 클록 신호를 온도에 대해 안정적으로 발생할 수 있다.
도 1은 종래의 제 1 오실레이터의 블록도이다.
도 2는 종래의 제 2 오실레이터의 블록도이다.
도 3은 본 발명의 실시예에 따른 오실레이터 회로의 기본적인 블록도이다.
도 4는 본 발명의 제 1 실시예에 따른 오실레이터 회로의 블록도이다.
도 5는 본 발명의 제 2 실시예에 따른 오실레이터 회로의 블록도이다.
도 6은 본 발명의 실시예에 따른 제어 회로의 블록도이다.
도 7은 본 발명의 실시예에 따른 펄스 폭 조정 회로의 블록도이다.
도 8a는 본 발명에 따른 온도(T) 대 전류(i)를 도시한다.
도 8b는 본 발명에 따른 온도(T) 대 클록 주파수를 도시한다.
*도면의 주요부분에 대한 부호의 설명*
110, 214, 416 : 출력 펄스 발생기
302 : 온도에 무관한 전류 소스
304 : 전하 축적 소자 308 : 리셋 회로
502, 600 : 제어 회로 504, 700 : 펄스 폭 조정 회로
100, 200, 300, 400, 500 : 오실레이터 회로

Claims (23)

  1. 집적 회로 장치용 오실레이터로서,
    전류를 제공하며, 공급 전압 노드 및 전하 축적 노드 사이에 접속된 전류 경로를 가지고 온도가 증가함에 따라 증가하는 제 1 전류를 제공하는 제 1 전류 소스와 상기 공급 전압 노드와 상기 전하 축적 노드 사이에 접속된 전류 경로를 가지고 온도가 증가함에 따라 감소하는 제 2 전류를 제공하는 제 2 전류 소스를 포함하는 전류 소스;
    상기 전하 축적 노드에서 상기 전류 소스 접속되고, 상기 전류 소스에 의해 제공된 상기 전류로부터 전하를 축적하고 축적된 전하의 양에 따라 전압을 출력하도록 동작하는 전하 축적 소자;
    상기 전하 축적 소자에 접속되고, 상기 전하 축적 소자로부터의 출력된 상기 전압이 미리 결정된 임계치를 초과한 이후에 클록 펄스를 출력하는 펄스 발생 회로; 및
    상기 펄스 발생 회로에 접속되고, 상기 전하 축적 소자를 리셋시켜 다음 클록 펄스에 대하여 전하의 축적을 개시하도록 동작하는 리셋 회로를 포함하는 오실레이터.
  2. 제 1 항에 있어서, 상기 전류 소스는,
    전류가 상기 집적 회로 장치의 정상 동작 범위에서 온도에 무관하도록 하기 위해 상기 제 1 전류와 상기 제 2 전류를 혼합하여 상기 전류 소스에 의해 제공되는 전류를 발생시키는 혼합기를 더 포함하는 것을 특징으로 하는 오실레이터.
  3. 제 1 항에 있어서,
    상기 제 1 전류 소스는 한쌍의 트랜지스터로 구성된 전류 미러를 포함하며,
    상기 제 2 전류 소스는 저항 엘리먼트를 포함하는 것을 특징으로 하는 오실레이터.
  4. 제 2 항에 있어서, 상기 혼합기는 상기 제 1 전류 및 상기 제 2 전류가 상기 전하 축적 소자에 제공되는 전류를 발생하도록 서로 합산되는 합산 노드를 포함하는 것을 특징으로 하는 오실레이터.
  5. 제 1 항에 있어서, 상기 오실레이터는 저주파 오실레이터인 것을 특징으로 하는 오실레이터.
  6. 저주파 오실레이터로서,
    공통으로 접속된 드레인 단자와 게이트 단자 및 제 1 공급 전위에 접속된 소스 단자를 가지는 제 1 FET 트랜지스터;
    드레인 단자, 상기 제 1 공급 전위에 접속된 소스 단자 및 상기 제 1 FET 트랜지스터의 게이트 단자에 접속된 게이트 단자를 가지는 제 2 FET 트랜지스터;
    상기 제 1 트랜지스터의 드레인 단자에 접속된 드레인 단자, 제 2 공급 전위에 접속된 소스 단자 및 상기 제 1 공급 전위 전압과 상기 제 2 공급 전위 전압 사이의 전압을 가지는 제 3 공급 전위를 수신하는 게이트 단자를 가지는 제 3 FET 트랜지스터;
    상기 제 2 FET 트랜지스터의 드레인 단자와 상기 제 2 공급 전위 사이에 접속되고, 노드에서 상기 제 2 FET 트랜지스터의 드레인 단자에 접속되는 용량성 부하;
    상기 제 1 공급 전위에 접속된 제 1 측부 및 상기 노드에서 상기 용량성 부하에 접속된 제 2 측부를 가지며, 저항을 제공하는 저항 소자;
    상기 노드에 접속된 드레인 단자, 상기 제 2 공급 전위에 접속된 소스 단자 및 리셋 신호를 수신하는 게이트 단자를 가지는 제 4 FET 트랜지스터; 및
    상기 노드에 접속된 제 1 입력 단자자, 기준 전압에 접속된 제 2 입력 단자 및 출력 신호를 발생하는 출력 단자를 가지는 차동 증폭기를 포함하는 저주파 오실레이터.
  7. 제 6 항에 있어서, 상기 저항 소자는 확산 영역을 포함하며, 상기 용량성 부하는 적어도 하나의 FET 트랜지스터를 포함하는 것을 특징으로 하는 저주파 오실레이터.
  8. 제 6 항에 있어서, 상기 저주파 오실레이터는,
    상기 출력 신호로부터 상기 리셋 신호를 발생하는 리셋 펄스 발생기; 및
    상기 출력 신호로부터 미리 결정된 주기를 가지는 출력 클록 신호를 발생하는 출력 펄스 발생기를 더 포함하는 것을 특징으로 하는 저주파 오실레이터.
  9. 제 8 항에 있어서, 상기 출력 클록 신호의 주기는 약 10ns 내지 14ns의 활성 펄스 간격을 갖는 900ms 내지 1000ms의 범위의 주기를 가지는 것을 특징으로 하는 저주파 오실레이터.
  10. 제 6 항에 있어서, 상기 저주파 오실레이터는 집적 회로내에 형성되는 것을 특징으로 하는 저주파 오실레이터.
  11. 제 10 항에 있어서, 상기 집적 회로는 DRAM을 포함하는 것을 특징으로 하는 저주파 오실레이터.
  12. 제 6 항에 있어서, 상기 제 1 공급 전압은 VCC 이고, 상기 제 2 공급 전압은 접지이며,
    상기 제 1 및 제 2 FET 트랜지스터는 p-타입 FET 트랜지스터이고, 상기 제 3 및 제 4 FET 트랜지스터는 n-타입 FET 트랜지스터인 것을 특징으로 하는 저주파 오실레이터.
  13. 데이터를 저장하기 위한 DRAM 셀의 어레이; 및
    상기 어레이에 접속되고, 상기 어레이내에 저장된 상기 데이터를 주기적으로 리프레시하며, 병렬로 접속된 제 1 및 제 2 온도 의존형 전류를 사용하여 온도 변화에도 불구하고 실질적으로 일정한 주파수를 가지는 리프레시 클록을 생성하는 적어도 하나의 온도에 무관한 주파수 오실레이터를 구비한 셀프-리프레시 회로를 포함하며,
    상기 제 1 온도 의존형 전류는 온도가 증가함에 따라 증가하고, 상기 제 2 온도 의존형 전류는 온도가 증가함에 따라 감소하는 셀프-리프레시 DRAM.
  14. 제 13 항에 있어서, 상기 셀프-리프레시 회로는:
    상기 제 1 온도 의존형 전류를 발생시키는 제 1 온도 의존형 전류 소스;
    상기 제 2 온도 의존형 전류를 발생시키는 제 2 온도 의존형 전류 소스;
    상기 제 1 및 제 2 온도 의존형 전류 소스에 접속되고, 상기 제 1 및 제 2 온도 의존형 전류 소스에 의해 제공된 상기 제 1 및 제 2 온도 의존형 전류로부터 전하를 축적하고, 상기 축적된 전하의 양에 따라 전압을 출력하도록 동작하는 전하 축적 소자;
    상기 전하 축적 소자에 접속되고, 상기 전하 축적 소자로부터 출력된 상기 전압이 미리 결정된 임계치를 초과한 이후에 클록 펄스를 출력하는 펄스 발생 회로; 및
    상기 펄스 발생 회로에 접속되고, 상기 전하 축적 소자를 리셋시켜 다음 클록 펄스동안 전하의 축적이 개시되도록 동작하는 리셋 회로를 포함하는 것을 특징으로 하는 셀프-리프레시 DRAM.
  15. 제 14 항에 있어서,
    상기 셀프-리프레시 회로는 상기 DRAM의 정상 동작 범위에서 온도에 무관한 전류를 발생하도록 상기 제 1 온도 의존형 전류 및 상기 제 2 온도 의존형 전류를 혼합하는 혼합기를 더 포함하는 것을 특징으로 하는 셀프-리프레시 DRAM.
  16. 제 13 항에 있어서,
    상기 제 1 온도 의존형 전류 소스는 한 쌍의 트랜지스터로 형성된 전류 미러에 의해 제공되며,
    상기 제 2 온도 의존형 전류 소스는 저항성 엘리먼트에 의해 제공되는 것을 특징으로 하는 셀프-리프레시 DRAM.
  17. 제 15 항에 있어서, 상기 혼합기는 상기 제 1 온도 의존형 전류 및 상기 제 2 온도 의존형 전류가 서로 합산되는 합산 노드를 포함하는 것을 특징으로 하는 셀프-리프레시 DRAM.
  18. 제 13 항에 있어서, 상기 셀프-리프레시 회로는,
    공통으로 접속된 게이트 단자와 드레인 단자, 및 제 1 공급 전위에 접속된 소스 단자를 가지는 제 1 FET 트랜지스터;
    드레인 단자, 상기 제 1 공급 전위에 접속된 소스 단자 및 상기 제 1 FET 트랜지스터의 게이트 단자에 접속된 게이트 단자를 가지는 제 2 FET 트랜지스터;
    상기 제 1 FET 트랜지스터의 드레인 단자에 접속된 드레인 단자, 제 2 공급 전위에 접속된 소스 단자 및 상기 제 1 공급 전위 전압과 제 2 공급 전위 전압 사이의 전압을 가지는 제 3 공급 전위를 수신하는 게이트 단자를 가지는 제 3 FET 트랜지스터;
    상기 제 2 FET 트랜지스터의 드레인 단자와 상기 제 2 공급 전위 사이에 접속되고, 노드에서 상기 제 2 FET 트랜지스터의 드레인 단자에 접속되는 용량성 부하;
    상기 제 1 공급 전위에 접속된 제 1 측부 및 상기 노드에서 상기 용량성 부하에 접속된 제 2 측부를 가지며, 저항을 제공하는 저항 소자;
    상기 노드에 접속된 드레인 단자, 상기 제 2 공급 전위에 접속된 소스 단자 및 리셋 신호를 수신하는 게이트 단자를 가지는 제 4 FET 트랜지스터; 및
    상기 노드에 접속된 제 1 입력 단자자, 기준 전압에 접속된 제 2 입력 단자 및 출력 신호를 발생하는 출력 단자를 가지는 차동 증폭기를 포함하는 것을 특징으로 하는 셀프-리프레시 DRAM.
  19. 제 18 항에 있어서, 상기 저항 소자는 적어도 하나의 확산 영역을 포함하는 것을 특징으로 하는 셀프-리프레시 DRAM.
  20. 제 18 항에 있어서, 상기 셀프-리프레시 회로는,
    상기 출력 신호로부터 상기 리셋 신호를 발생하는 리셋 펄스 발생기; 및
    상기 출력 신호로부터 미리 결정된 주기를 가지는 출력 클록 신호를 발생하는 출력 펄스 발생기를 더 포함하는 것을 특징으로 하는 셀프-리프레시 DRAM.
  21. 제 1항에 있어서, 상기 전류 소스에 의해 제공되는 전류는 상기 집적회로 장치의 정상 범위에서 온도에 실질적으로 무관한 것을 특징으로 하는 오실레이터.
  22. 클럭 신호를 발생하는 방법으로서,
    온도가 증가함에 따라 증가하고, 제 1 노드로부터 제 2 노드로 인가되는 제 1 전류를 발생하는 단계;
    온도가 증가함에 따라 감소하고, 제 1 노드로부터 제 2 노드로 인가되는 제 2 전류를 발생하는 단계;
    상기 제 2 노드에서 상기 제 1 전류와 상기 제 2 전류로부터의 전하를 축적하는 단계;
    상기 제 2 노드에서 축적된 상기 전하가 선택된 임계치 레벨을 초과하는 때를 감지하는 단계;
    상기 제 2 노드에서 축적된 상기 전하가 상기 선택된 임계치 레벨을 초과할 때 클릭 펄스를 발생하는 단계;
    상기 제 2 노드에서 축적된 상기 전하가 상기 선택된 임계치 레벨을 초과할 때 상기 제 2 노드에서 상기 전하를 소비하는 단계; 및
    상기 축적 단계, 상기 감지 단계, 상기 발생 단계, 및 상기 소비 단계를 반복하는 단계를 포함하는 클럭 신호 발생 방법.
  23. 제 22항에 있어서, 상기 제 2 노드에서 상기 전하를 축적하는 비율은 실질적으로 온도와 무관한 것을 특징으로 하는 클럭 신호 발생 방법.
KR1019980033715A 1997-09-04 1998-08-20 온도변화에무관한오실레이터 KR100562211B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/923,300 US5870345A (en) 1997-09-04 1997-09-04 Temperature independent oscillator
US8/923,300 1997-09-04
US08/923,300 1997-09-04

Publications (2)

Publication Number Publication Date
KR19990029326A KR19990029326A (ko) 1999-04-26
KR100562211B1 true KR100562211B1 (ko) 2006-06-07

Family

ID=25448469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980033715A KR100562211B1 (ko) 1997-09-04 1998-08-20 온도변화에무관한오실레이터

Country Status (7)

Country Link
US (1) US5870345A (ko)
EP (1) EP0901127B1 (ko)
JP (1) JP3995069B2 (ko)
KR (1) KR100562211B1 (ko)
CN (1) CN1111941C (ko)
DE (1) DE69823289T2 (ko)
TW (1) TW545803U (ko)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020792A (en) * 1998-03-19 2000-02-01 Microchip Technology Inc. Precision relaxation oscillator integrated circuit with temperature compensation
US6052035A (en) * 1998-03-19 2000-04-18 Microchip Technology Incorporated Oscillator with clock output inhibition control
US6163196A (en) * 1998-04-28 2000-12-19 National Semiconductor Corporation Micropower delay circuit
US6191660B1 (en) 1999-03-24 2001-02-20 Cypress Semiconductor Corp. Programmable oscillator scheme
US6753739B1 (en) 1999-03-24 2004-06-22 Cypress Semiconductor Corp. Programmable oscillator scheme
US6163225A (en) * 1999-05-05 2000-12-19 Intel Corporation Method and apparatus for achieving low standby power using a positive temperature correlated clock frequency
GB2368735B (en) * 2000-09-01 2004-07-21 Sgs Thomson Microelectronics Oscillator
US7093151B1 (en) 2000-09-22 2006-08-15 Cypress Semiconductor Corp. Circuit and method for providing a precise clock for data communications
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
DE10157292A1 (de) * 2001-11-22 2003-06-05 Infineon Technologies Ag Temperaturstabilisierter Oszillator-Schaltkreis
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
KR20040019151A (ko) * 2002-08-26 2004-03-05 주식회사 하이닉스반도체 온도보상 셀프 리프레쉬 기본주기 발생회로
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
CN100338872C (zh) * 2003-11-27 2007-09-19 上海精密科学仪器有限公司 消除文氏振荡器幅度温漂影响测量的电路
US20050162215A1 (en) * 2004-01-22 2005-07-28 Winbond Electronics Corporation Temperature sensing variable frequency generator
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US8082531B2 (en) * 2004-08-13 2011-12-20 Cypress Semiconductor Corporation Method and an apparatus to design a processing system using a graphical user interface
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
WO2006023145A2 (en) * 2004-08-17 2006-03-02 Atmel Corporation Oscillator circuit for eeprom high voltage generator
FR2874467B1 (fr) 2004-08-17 2006-11-17 Atmel Corp Circuit pour un generateur d'eeprom haute tension
FR2875348B1 (fr) 2004-09-14 2007-07-06 St Microelectronics Rousset Compensation en temperature d'un oscillateur commande en tension
KR100626387B1 (ko) * 2004-09-22 2006-09-20 삼성전자주식회사 반도체 메모리 장치의 발진회로
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
JP4664126B2 (ja) 2005-06-14 2011-04-06 富士通セミコンダクター株式会社 半導体メモリ
US8089461B2 (en) * 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US7809973B2 (en) * 2005-11-16 2010-10-05 Cypress Semiconductor Corporation Spread spectrum clock for USB
US8035455B1 (en) 2005-12-21 2011-10-11 Cypress Semiconductor Corporation Oscillator amplitude control network
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
JP4817960B2 (ja) * 2006-05-17 2011-11-16 富士通セミコンダクター株式会社 オシレータ回路及び半導体記憶装置
US8564252B2 (en) * 2006-11-10 2013-10-22 Cypress Semiconductor Corporation Boost buffer aid for reference buffer
KR100845780B1 (ko) * 2006-12-07 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 생성 회로
DE102007016639B4 (de) * 2007-04-05 2012-01-19 Austriamicrosystems Ag Oszillatoranordnung und Verfahren zum Bereitstellen eines Taktsignals
US8026739B2 (en) * 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8035401B2 (en) 2007-04-18 2011-10-11 Cypress Semiconductor Corporation Self-calibrating driver for charging a capacitive load to a desired voltage
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8044740B2 (en) * 2009-09-03 2011-10-25 S3C, Inc. Temperature compensated RC oscillator for signal conditioning ASIC using source bulk voltage of MOSFET
US8364870B2 (en) 2010-09-30 2013-01-29 Cypress Semiconductor Corporation USB port connected to multiple USB compliant devices
CN102420568B (zh) * 2011-09-26 2015-07-01 李晓 具有温度补偿的振荡器
CN103066951B (zh) * 2011-10-21 2015-12-02 上海华虹宏力半导体制造有限公司 全条件下实现产生高稳定性频率的振荡器结构
US9667240B2 (en) 2011-12-02 2017-05-30 Cypress Semiconductor Corporation Systems and methods for starting up analog circuits
KR20130132186A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 주기신호생성회로
US8981857B2 (en) * 2012-11-15 2015-03-17 Freescale Semiconductor, Inc. Temperature dependent timer circuit
JP6352042B2 (ja) * 2013-06-28 2018-07-04 エイブリック株式会社 遅延回路、発振回路及び半導体装置
JP6407902B2 (ja) 2016-02-17 2018-10-17 株式会社東芝 発振回路
JP7101499B2 (ja) * 2018-03-12 2022-07-15 エイブリック株式会社 発振回路
US10878862B2 (en) 2018-09-17 2020-12-29 Micron Technology, Inc. Apparatuses and methods for DRAM wordline control with reverse temperature coefficient delay
WO2020077558A1 (en) * 2018-10-17 2020-04-23 Micron Technology, Inc. Methods and apparatuses for temperature independent delay circuitry

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147812A (ja) * 1985-12-23 1987-07-01 Toshiba Corp 発振回路
US5345195A (en) * 1992-10-22 1994-09-06 United Memories, Inc. Low power Vcc and temperature independent oscillator
US5455801A (en) * 1994-07-15 1995-10-03 Micron Semiconductor, Inc. Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal
KR960029934A (ko) * 1995-01-18 1996-08-17 김정덕 전류 레퍼런스 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015219A (en) * 1974-01-16 1977-03-29 Hitachi, Ltd. Electronic circuit using field effect transistor with compensation means
US4714901A (en) * 1985-10-15 1987-12-22 Gould Inc. Temperature compensated complementary metal-insulator-semiconductor oscillator
JPH0659024B2 (ja) * 1985-12-23 1994-08-03 日本電気株式会社 時定数回路
US4868525A (en) * 1988-09-23 1989-09-19 Dallas Semiconductor Corporation Temperature-stabilized oscillator
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
JPH0653417A (ja) * 1992-05-19 1994-02-25 Texas Instr Inc <Ti> 抵抗器回路およびそれを形成する方法
US5604467A (en) * 1993-02-11 1997-02-18 Benchmarg Microelectronics Temperature compensated current source operable to drive a current controlled oscillator
US5596545A (en) * 1995-12-04 1997-01-21 Ramax, Inc. Semiconductor memory device with internal self-refreshing
US5694090A (en) * 1996-04-18 1997-12-02 Micron Technology, Inc. Voltage and temperature compensated oscillator frequency stabilizer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147812A (ja) * 1985-12-23 1987-07-01 Toshiba Corp 発振回路
US5345195A (en) * 1992-10-22 1994-09-06 United Memories, Inc. Low power Vcc and temperature independent oscillator
US5461590A (en) * 1992-10-22 1995-10-24 United Memories Inc. Low power VCC and temperature independent oscillator
US5455801A (en) * 1994-07-15 1995-10-03 Micron Semiconductor, Inc. Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal
KR960029934A (ko) * 1995-01-18 1996-08-17 김정덕 전류 레퍼런스 회로

Also Published As

Publication number Publication date
EP0901127B1 (en) 2004-04-21
CN1111941C (zh) 2003-06-18
DE69823289D1 (de) 2004-05-27
TW545803U (en) 2003-08-01
KR19990029326A (ko) 1999-04-26
US5870345A (en) 1999-02-09
EP0901127A2 (en) 1999-03-10
JPH11168358A (ja) 1999-06-22
EP0901127A3 (en) 1999-08-25
CN1210393A (zh) 1999-03-10
JP3995069B2 (ja) 2007-10-24
DE69823289T2 (de) 2005-05-04

Similar Documents

Publication Publication Date Title
KR100562211B1 (ko) 온도변화에무관한오실레이터
US5801982A (en) Temperature sensitive oscillator circuit
US5345195A (en) Low power Vcc and temperature independent oscillator
KR100414319B1 (ko) 내부 전압 발생 회로
EP0254212B1 (en) Mos semiconductor circuit
US5446418A (en) Ring oscillator and constant voltage generation circuit
US8120412B2 (en) Voltage boosting system with slew rate control and method thereof
US20020053940A1 (en) Temperature dependent circuit, and current generating circuit, inverter and oscillation circuit using the same
US6304148B1 (en) Oscillator circuit for a semiconductor memory having a temperature dependent cycle
JP2902804B2 (ja) 基板バイアス電圧発生回路
US7038967B2 (en) Semiconductor apparatus capable of performing refresh control
US7135913B2 (en) Reference voltage generating circuit for integrated circuit
US6690226B2 (en) Substrate electric potential sense circuit and substrate electric potential generator circuit
US20120049918A1 (en) Periodic signal generating circuit dependent upon temperature for establishing a temperature independent refresh frequency
US6862239B1 (en) Circuit and method for self-refresh of DRAM cells through monitoring of cell leakage currents
US7173501B1 (en) Dual slope temperature dependent oscillator
US8811098B2 (en) Period signal generation circuit
US20050162215A1 (en) Temperature sensing variable frequency generator
JP3868131B2 (ja) バックバイアス回路
US7180805B2 (en) Differental current source for generating DRAM refresh signal
KR100668739B1 (ko) 오실레이터 회로
JP2000163955A (ja) リフレッシュタイマー及びそのリフレッシュ周期の調整方法
US8179738B2 (en) Internal power supply control circuit of semiconductor memory
KR960001293B1 (ko) 전압레벨 감지기
KR960008554Y1 (ko) 정전위 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150305

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160218

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee