JPH05110401A - 出力バツフア - Google Patents
出力バツフアInfo
- Publication number
- JPH05110401A JPH05110401A JP3264797A JP26479791A JPH05110401A JP H05110401 A JPH05110401 A JP H05110401A JP 3264797 A JP3264797 A JP 3264797A JP 26479791 A JP26479791 A JP 26479791A JP H05110401 A JPH05110401 A JP H05110401A
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- JP
- Japan
- Prior art keywords
- resistance
- trqp3
- output
- transistor
- output buffer
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- Granted
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 駆動能力をおとさず、貫通電流を効果的に減
少させる。 【構成】 ＣＭＯＳ構成のインバータの電源及びグラン
ド側にスイッチング素子としてトランジスタＱＮ３、Ｑ
Ｐ３を設けた構成となっている。 【効果】 電源側のみにＮ型デプレッショントランジス
タを付加した場合、Ｎ型トランジスタの駆動能力が大き
いために、面積と駆動能力及び貫通電流の３点で最も効
果的な回路構成が可能となる。
少させる。 【構成】 ＣＭＯＳ構成のインバータの電源及びグラン
ド側にスイッチング素子としてトランジスタＱＮ３、Ｑ
Ｐ３を設けた構成となっている。 【効果】 電源側のみにＮ型デプレッショントランジス
タを付加した場合、Ｎ型トランジスタの駆動能力が大き
いために、面積と駆動能力及び貫通電流の３点で最も効
果的な回路構成が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ構成の出力バ
ッファに関する。
ッファに関する。
【０００２】
【従来の技術】従来の貫通電流低減のＣＭＯＳ構成の出
力バッファは、図４に示すようなＰ型トランジスタ、Ｎ
型トランジスタの縦積により構成され、各ゲートは内部
信号ＩＮにより制御される。
力バッファは、図４に示すようなＰ型トランジスタ、Ｎ
型トランジスタの縦積により構成され、各ゲートは内部
信号ＩＮにより制御される。
【０００３】本構成の出力バッファは、内部信号ＩＮが
中間レベルの状態において、トランジスタの抵抗成分に
よって、貫通電流を減少させることが可能である。しか
しながら、この回路構成の場合には、出力の負荷が大き
い場合には駆動能力が小さいために、出力信号の変化が
遅くなる。
中間レベルの状態において、トランジスタの抵抗成分に
よって、貫通電流を減少させることが可能である。しか
しながら、この回路構成の場合には、出力の負荷が大き
い場合には駆動能力が小さいために、出力信号の変化が
遅くなる。
【０００４】他の従来例として、図５のように、Ｎ型ト
ランジスタＱＮ１、Ｐ型トランジスタＱＰ１の各トラン
ジスタのゲート信号のタイミングをずらして、両トラン
ジスタが“オン”する状態を短くする構成の出力バッフ
ァも知られている。本構成の出力バッファでは、各トラ
ンジスタを“オフ”させる信号が“オン”させる信号よ
り早く印加されるように遅延回路を構成する必要があ
り、回路構成が複雑になる。また、遅延時間の変動によ
り、両トランジスタが“オフ”となる状態が生じる可能
性が高い。
ランジスタＱＮ１、Ｐ型トランジスタＱＰ１の各トラン
ジスタのゲート信号のタイミングをずらして、両トラン
ジスタが“オン”する状態を短くする構成の出力バッフ
ァも知られている。本構成の出力バッファでは、各トラ
ンジスタを“オフ”させる信号が“オン”させる信号よ
り早く印加されるように遅延回路を構成する必要があ
り、回路構成が複雑になる。また、遅延時間の変動によ
り、両トランジスタが“オフ”となる状態が生じる可能
性が高い。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の第１の出力バッファは、駆動能力が低いために、出力
信号の立ち上がり、立ち下がり時間が大きくなる。
の第１の出力バッファは、駆動能力が低いために、出力
信号の立ち上がり、立ち下がり時間が大きくなる。
【０００６】また、従来の第２の出力バッファでは、立
ち上がりと立ち下がり時間で遅延の異なる２つの遅延回
路が必要であり、出力がハイインピーダンス状態が生
じ、ノイズ等により、次段の回路が誤動作する可能性が
ある等の課題がある。
ち上がりと立ち下がり時間で遅延の異なる２つの遅延回
路が必要であり、出力がハイインピーダンス状態が生
じ、ノイズ等により、次段の回路が誤動作する可能性が
ある等の課題がある。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な出力バ
ッファを提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な出力バ
ッファを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る出力バッファは、出力信号により制御
されるスイッチング素子を、電源側及びグランド側に備
えて構成される。
に、本発明に係る出力バッファは、出力信号により制御
されるスイッチング素子を、電源側及びグランド側に備
えて構成される。
【０００９】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１０】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１１】図１を参照するに、本発明による第１の実
施例は、通常のＣＭＯＳ構成のバッファに、電源及びグ
ランド側にＰ型及びＮ型のデェプレッショントランジス
タＱＰ３、ＱＮ３を備え、各トランジスタのゲート端子
には出力信号が印加される構成になっている。
施例は、通常のＣＭＯＳ構成のバッファに、電源及びグ
ランド側にＰ型及びＮ型のデェプレッショントランジス
タＱＰ３、ＱＮ３を備え、各トランジスタのゲート端子
には出力信号が印加される構成になっている。
【００１２】入力信号ＩＮが“Ｈ”レベルの場合には出
力ＯＵＴは“Ｌ”レベルであり、トランジスタＱＰ３は
ハイインピーダンストランジスタ、ＱＰ３は低抵抗化し
ている。入力ＩＮが“Ｈ”レベルから“Ｌ”レベルにな
る場合には、トランジスタＱＰ３、ＱＮ３の抵抗値が変
化し、トランジスタＱＰ３の抵抗値は除々にトランジス
タＱＮ３に比較して大きくなり、入力ＩＮが“Ｌ”レベ
ル電位に近くなると、トランジスタＱＮ３の抵抗値が
大、トランジスタＱＰ３の抵抗値が小となる。
力ＯＵＴは“Ｌ”レベルであり、トランジスタＱＰ３は
ハイインピーダンストランジスタ、ＱＰ３は低抵抗化し
ている。入力ＩＮが“Ｈ”レベルから“Ｌ”レベルにな
る場合には、トランジスタＱＰ３、ＱＮ３の抵抗値が変
化し、トランジスタＱＰ３の抵抗値は除々にトランジス
タＱＮ３に比較して大きくなり、入力ＩＮが“Ｌ”レベ
ル電位に近くなると、トランジスタＱＮ３の抵抗値が
大、トランジスタＱＰ３の抵抗値が小となる。
【００１３】図３は、安定状態での駆動能力が同じに設
定した場合における従来の回路との貫通電流ＩT の比較
を示したものであり、５Ｖ電源で、トランジスタのスレ
ッシホルド電圧を１Ｖ程度の場合に、貫通電流のピーク
値を３０％減少させることができるので、同時に“オ
ン”する数が多い場合に電源ラインが安定である。
定した場合における従来の回路との貫通電流ＩT の比較
を示したものであり、５Ｖ電源で、トランジスタのスレ
ッシホルド電圧を１Ｖ程度の場合に、貫通電流のピーク
値を３０％減少させることができるので、同時に“オ
ン”する数が多い場合に電源ラインが安定である。
【００１４】図２は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１５】図２を参照するに、本第２の実施例は、第
１の実施例でグランド側のスイッチ素子をなくし、電源
側のスイッチ素子であるトランジスタＱＮ３のバックゲ
ート電位を電源電位の４分の１程度にしたものであり、
バックゲート効果によるトランジスタＱＮ３の駆動能力
の低下をおさえたものである。トランジスタＱＮ３の電
位が電源の４分の１程度となる場合には、入力信号ＩＮ
は、トランジスタＱＰ２、ＱＰ１を“オフ”状態にする
レベルとなっているために、バックゲートソース間に流
れる電流は微小である。
１の実施例でグランド側のスイッチ素子をなくし、電源
側のスイッチ素子であるトランジスタＱＮ３のバックゲ
ート電位を電源電位の４分の１程度にしたものであり、
バックゲート効果によるトランジスタＱＮ３の駆動能力
の低下をおさえたものである。トランジスタＱＮ３の電
位が電源の４分の１程度となる場合には、入力信号ＩＮ
は、トランジスタＱＰ２、ＱＰ１を“オフ”状態にする
レベルとなっているために、バックゲートソース間に流
れる電流は微小である。
【００１６】本第２実施例は、電源の４分の１程度の電
位を作成する必要があるが、出力数が多い場合には、面
積的増加はわずかである。
位を作成する必要があるが、出力数が多い場合には、面
積的増加はわずかである。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
遅延回路等の作成に要する素子数を最小限におさえ、貫
通電流の減少が達成可能であるという効果が得られる。
遅延回路等の作成に要する素子数を最小限におさえ、貫
通電流の減少が達成可能であるという効果が得られる。
【００１８】本発明によれば、また、出力信号そのもの
による制御のために、出力がハイインピーダンス状態に
なる可能性がない。
による制御のために、出力がハイインピーダンス状態に
なる可能性がない。
【図面の簡単な説明】
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図３】本発明の特性を示す図である。
【図４】第１の従来例を示す回路図である。
【図５】第２の従来例を示す回路図である。
ＩＮ…入力信号ＱＰ１、ＱＰ２…Ｐ型エンハンスメント
トランジスタ ＱＮ１、ＱＮ２…Ｎ型エンハンスメントトランジスタ ＱＮ３…Ｎ型デェプレッショントランジスタ ＱＰ３…Ｐ型デェプレッショントランジスタ ＯＵＴ…出力信号 ＶDD…電源電圧 ＩT …貫通電流 Ａ、Ｂ…遅延回路
トランジスタ ＱＮ１、ＱＮ２…Ｎ型エンハンスメントトランジスタ ＱＮ３…Ｎ型デェプレッショントランジスタ ＱＰ３…Ｐ型デェプレッショントランジスタ ＯＵＴ…出力信号 ＶDD…電源電圧 ＩT …貫通電流 Ａ、Ｂ…遅延回路
Claims (2)
- 【請求項１】 集積回路内部の信号の駆動能力を高める
ＣＭＯＳ構成の出力バッファにおいて、該出力バッファ
の出力により制御されるスイッチを電源側及びグランド
側に設けたことを特徴とする出力バッファ。 - 【請求項２】 前記グランド側のスイッチを除去し、前
記電源側のスイッチのバックゲート電位を電源電位の約
４分の１程度にしたことを更に特徴とする請求項１に記
載の出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03264797A JP3132091B2 (ja) | 1991-10-14 | 1991-10-14 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03264797A JP3132091B2 (ja) | 1991-10-14 | 1991-10-14 | 出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110401A true JPH05110401A (ja) | 1993-04-30 |
| JP3132091B2 JP3132091B2 (ja) | 2001-02-05 |
Family
ID=17408345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03264797A Expired - Fee Related JP3132091B2 (ja) | 1991-10-14 | 1991-10-14 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107282A (ja) * | 1995-10-13 | 1997-04-22 | Nec Corp | 出力バッファ回路 |
-
1991
- 1991-10-14 JP JP03264797A patent/JP3132091B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107282A (ja) * | 1995-10-13 | 1997-04-22 | Nec Corp | 出力バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3132091B2 (ja) | 2001-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |