KR100780640B1 - 반도체 메모리 장치 - Google Patents

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KR100780640B1 KR1020060095178A KR20060095178A KR100780640B1 KR 100780640 B1 KR100780640 B1 KR 100780640B1 KR 1020060095178 A KR1020060095178 A KR 1020060095178A KR 20060095178 A KR20060095178 A KR 20060095178A KR 100780640 B1 KR100780640 B1 KR 100780640B1
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Abstract

본 발명은 노말모드 및 테스트모드를 갖는 반도체 메모리 장치에 있어서, 복수의 전원전압에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부와, 상기 복수의 전원전압 중 적어도 어느 한 전원전압을 오프시킨 상태에서 테스트를 수행하는 테스트모드에서 그의 정보를 입력받는 제2 입력부, 및 상기 제1 및 제2 입력부의 출력에 응답하여, 상기 테스트모드에서 활성화되는 메인파워업신호를 생성하는 파워업신호생성부을 구비하는 반도체 메모리 장치를 제공한다.
파워업신호, 테스트모드, 파워업신호생성장치

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 메인파워업신호 생성부를 설명하기 위한 회로도.
도 2는 본 발명의 제1 실시예에 따른 메인파워업신호 생성부를 설명하기 위한 회로도.
도 3은 본 발명의 제2 실시예에 따른 메인파워업신호 생성부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 메인파워업신호 생성부 210 : 제1 입력부
220 : 제2 입력부 230 : 파워업신호생성부
NAND21, NAND22, NAND23 : NAND 게이트
NOR21 : NOR 게이트 INV21, INV22 : 인버터
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 파워업신호 생성장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 외부전압(VDD)이 입력되는 순간 곧바로 외부전압(VDD)의 전압레벨에 응답하여 동작하는 것이 아니라, 외부전압(VDD)이 정해진 전압레벨 이상으로 상승된 후에 동작하게 된다. 즉, 외부전압(VDD)이 인가된 후 일정 전압레벨에 도달하기 이전에 내부회로가 동작할 경우, 래치-업(latch-up) 등으로 인해 전체 반도체 메모리 장치가 파괴될 수 있고, 이러한 반도체 메모리 장치는 신뢰성(reliabillty)을 보장하기 어렵다. 이러한 이유로 반도체 메모리 장치에는 통상적으로 파워업신호 생성장치를 구비해야 한다.
한편, DRAM과 같은 반도체 소자에는 각 내부회로마다 필요로하는 내부전원전압을 갖는다. 예컨데, 이러한 내부전원전압은 외부전압(VDD)을 분배하여 생성되는 코어전압(VCORE), 주변회로전압(VPERI)등이 있다. 그래서, 코어전압(VCORE), 주변회로전압(VPERI)등도 정해진 전압레벨 이상 여부를 확인하기 위하여 개별파워업신호가 필요하며, 이러한 개별파워업신호들을 서밍(summing)하여 최종적인 메인파워업신호(이하, 'PWRUP'라 칭함.)를 생성하게 된다. 이 경우, 외부전압(VDD) 뿐만 아니라 내부전원전압의 상태까지 고려하여 파워업신호를 생성할 수 있어, 외부전압(VDD)만을 고려하는 경우에 비해 안정성을 재고할 수 있다.
도 1은 일반적인 메인파워업신호 생성부를 설명하기 위한 회로도이다.
도 1을 참조하여 입력되는 신호를 살펴보면, 코어전압(VCORE)에 대응하는 코어전압 파워업신호(PWRUP_VCORE)는 코어전압(VCORE)이 필요로 하는 전압레벨 - 코 어전압(VCORE)을 필요로하는 내부회로(도면에 미도시)가 필요로 하는 전압레벨 - 이상 되면, 논리'로우'(low)에서 논리'하이'(high)로 천이하는 신호이고, 주변회로전압(VPERI)에 대응하는 주변회로전압 파워업신호(PWRUP_VPERI)는 주변회로전압(VPERI)이 필요로 하는 전압레벨 - 주변회로전압(VPERI)을 필요로하는 내부회로(도면에 미도시)가 필요로 하는 전압레벨 - 이상 되면, 논리'로우'에서 논리'하이'로 천이하는 신호이고, 외부전압(VDD)에 대응하는 외부전압 파워업신호(PWRUP_VDD)는 외부전압(VDD)이 필요로 하는 전압레벨 이상 되면, 논리'로우'에서 논리'하이'로 천이하는 신호이다. 또한, 딥 파워다운신호(DPD)는 딥 파워 다운 모드(Deep Power Down Mode)라는 정보가 담긴 신호로서, 딥 파워다운신호(DPD)가 논리'하이'로 활성화(enable)되면 메인파워업신호(PWRUP)는 비활성화(disable)된다.
도 1에 도시된 메인파워업신호 생성부(100)는 코어전압 파워업신호(PWRUP_VCORE), 주변회로전압 파워업신호(PWRUP_VPERI), 외부전원 파워업신호(PWRUP_VDD)을 입력받는 NAND 게이트(NAND1)와, 딥 파워다운신호(DPD)를 입력받는 인버터(INV1), 및 NAND 게이트(NAND1)의 출력신호와 인버터(INV1)의 출력신호를 입력력받아 메인파워업신호(PWRUP)를 출력하는 NAND 게이트(NAND2)로 구성된다.
그래서, 코어전압 파워업신호(PWRUP_VCORE), 주변회로전압 파워업신호(PWRUP_VPERI), 외부전원 파워업신호(PWRUP_VDD)가 모두 필요로 하는 전압레벨이 되어 논리'하이'가 되면, 메인파워업신호(PWRUP)는 논리'로우'에서 논리'하이'로 천이하여 활성화되고, 이후 내부회로들(도면에 미도시)은 정상적인 동작을 하게 된다.
한편, 딥 파워다운모드시에는 코어전압(VCORE)과 주변회로전압(VPERI)이 오프(off)되어, 코어전압 파워업신호(PWRUP_VCORE) 및 주변회로전압 파워업신호(PWRUP_VPERI)가 논리'로우'로 비활성화된다. 하지만, 딥 파워다운신호(DPD)가 논리'하이'가 되어, 메인파워업신호(PWRUP)는 논리'하이'를 유지한다.
종래 기술의 문제가 되는 부분을 살펴보면, 종래 기술에 따른 메인파워업신호생성부(100)는 외부전압(VDD)과 코어전압(VCORE) 및 주변회로전압(VPERI)에 대응하는 개별적인 파워업신호를 확인한 후, 메인파워업신호(PWRUP)를 출력한다. 하지만, 도 1과 같은 구성은 코어전압(VCORE) 또는/및 주변회로전압(VPERI)을 오프시킨 상태에서 테스트를 수행하는 테스트모드시, 코어전압 파워업신호(PWRUP_VCORE) 또는/및 주변회로전압 파워업신호(PWRUP_VPERI)가 논리'로우'가 되어, 메인파워업신호(PWRUP)를 논리'로우'로 천이시킨다. 결국, 테스트모드시, 메인파워업신호(PWRUP)에 의해 테스트모드 리셋(reset)현상이 발생되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 테스트모드시에도 안정적인 메인파워업신호(PWRUP)가 생성되는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 노말모드 및 테스 트모드를 갖는 반도체 메모리 장치에 있어서, 복수의 전원전압에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부; 상기 복수의 전원전압 중 적어도 어느 한 전원전압을 오프시킨 상태에서 테스트를 수행하는 테스트모드에서 그의 정보를 입력받는 제2 입력부; 및 상기 제1 및 제2 입력부의 출력에 응답하여, 상기 테스트모드에서 활성화되는 메인파워업신호를 생성하는 파워업신호생성부을 구비하는 반도체 메모리 장치가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 노말모드 및 테스트모드를 갖는 반도체 메모리 장치에 있어서, 복수의 내부전원에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부; 상기 복수의 내부전원 중 적어도 어느 한 내부전원을 오프시킨 상태에서 테스트를 수행하는 테스트모드에서 그의 정보를 입력받는 제2 입력부; 및 상기 제1 입력부의 출력과 제2 입력부의 출력 및 외부전원에 대응하는 개별파워업신호에 응답하여, 상기 테스트모드에서 활성화되는 메인파워업신호를 생성하는 파워업신호생성부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 모바일(mobile)용 메모리에 사용되는 것을 특징으로, 복수의 내부전원 중 적어도 어느 한 내부전원을 오프시킨 상태에서 수행하는 테스트모드에서 그의 정보를 파워업신호생성부에 입력하여, 메인파워업신호의 원하지 않는 비활성화를 방지한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 메인파워업신호 생성부를 설명하기 위한 회로도이다.
도 2를 참조하면, 메인파워업신호 생성부(200)는 복수의 내부전원 - 예컨데, 코어전압(VCORE), 주변회로전압(VPERI) - 및 외부전원에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부(210)와, 테스트 모드시 복수의 내부전원 중 적어도 어느 한 내부전원을 오프시킨 정보를 입력받는 제2 입력부(220), 및 제1 입력부(210)의 출력신호와 제2 입력부(220)의 출력신호를 입력받아 메인파워업신호(PWRUP)를 생성하는 파워업신호생성부(230)를 구비한다.
여기서, 코어전압 개별파워업신호(PWRUP_VCORE)와, 주변회로전압 개별파워업신호(PWRUP_VPERI), 외부전압 개별파워업신호(PWRUP_VDD), 및 딥 파워다운신호(DPD)는 종래와 동일한 신호로 그에 관한 설명은 생략하기로 하고, 본 발명에 밀접한 관련이 있는 코어전압오프신호(TM_VCOREOFF)와 주변회로전압오프신호(TM_VPERIOFF)에 대한 설명을 하기로 한다.
코어전압오프신호(TM_VCOREOFF)는 테스트 모드시 코어전압(VCORE)을 오프시킨 정보를 가지고 있고, 주변회로전압오프신호(TM_VPERIOFF)는 테스트 모드시 주변회로전압(VPERI)을 오프시킨 정보를 가지고 있다. 즉, 노말모드(테스트모드가 아닌 정상동작)시 코어전압오프신호(TM_VCOREOFF)와 주변회로전압오프신호(TM_VPERIOFF)는 논리'로우'에서 테스트 모드시, 코어전압(VCORE)이 오프되면 코어전압오프신 호(TM_VCOREOFF)는 논리'하이'가 되고, 주변회로전압(VPERI)이 오프되면 주변회로전압오프신호(TM_VPERIOFF)가 논리'하이'가 된다.
본 발명의 제1 실시예에 따른 구성을 살펴보면, 제1 입력부(210)는 코어전압 개별파워업신호(PWRUP_VCORE)와, 주변회로전압 개별파워업신호(PWRUP_VPERI), 및 외부전압 개별파워업신호(PWRUP_VDD)를 입력받는 제1 NAND 게이트(NAND21)를 구비한다.
제2 입력부(220)는 코어전압오프신호(TM_VCOREOFF)와 주변회로전압오프신호(TM_VPERIOFF)를 입력받는 NOR 게이트(NOR21)를 구비한다.
파워업신호생성부(230)는 제1 NAND 게이트(NAND21)의 출력신호와 NOR 게이트(NOR21)의 출력신호를 입력받는 제2 NAND 게이트(NAND22)와, 제2 NAND 게이트(NAND22)의 출력신호를 반전하는 제1 인버터(INV21)와, 딥 파워다운신호(DPD)를 입력받는 제2 인버터(INV22), 및 제1 인버터(INV21)와 제2 인버터(INV22)의 출력신호를 입력받아 메인파워업신호(PWRUP)로서 출력하는 제3 NAND 게이트(NAND23)를 구비한다.
그래서, 노말모드에서 코어전압 개별파워업신호(PWRUP_VCORE), 주변회로전압 개별파워업신호(PWRUP_VPERI), 외부전압 개별파워업신호(PWRUP_VDD)가 모두 논리'하이'가 되면 메인파워업신호(PWRUP)는 논리'하이'가 된다. 또한, 테스트모드에서 코어전압(VCORE) 또는/및 주변회로전압(VPERI) 중 어느 하나가 오프 되더라도, 코어전압오프신호(TM_VCOREOFF) 또는/및 주변회로전압오프신호(TM_VPERI)에 응답하여, 메인파워업신호(PWRUP)는 논리'하이'가 된다.
한편, 파워업신호생성부(230)는 노말 모드(nomal mode)와 테스트모드(test mode)에서 딥 파워다운신호(DPD)에 응답하고, 메인파워업신호(PWRUP)는 논리'하이'를 유지한다.
도 3은 본 발명의 제2 실시예에 따른 메인파워업신호 생성부를 설명하기 위한 회로도이다.
도 3을 참조하면, 메인파워업신호 생성부(300)는 복수의 내부전원 - 예컨데, 코어전압(VCORE), 주변회로전압(VPERI) - 에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부(310a, 310b)와, 테스트 모드시 복수의 내부전원 중 적어도 어느 한 내부전원을 오프시킨 정보를 입력받는 제2 입력부(320a, 320b), 및 제1 입력부(310a, 310b)의 출력신호, 제2 입력부(320a, 320b)의 출력신호, 및 외부전압 개별파워업신호(PWRUP_VDD)을 입력받아 메인파워업신호(PWRUP)를 생성하는 파워업신호생성부(330)를 구비한다.
여기서, 코어전압 개별파워업신호(PWRUP_VCORE), 주변회로전압 개별파워업신호(PWRUP_VPERI), 외부전압 개별파워업신호(PWRUP_VDD), 코어전압오프신호(TM_VCOREOFF), 주변회로전압오프신호(TM_VPERIOFF) 및 딥 파워다운신호(DPD)는 도 2의 제1 실시예와 동일한 신호임으로 그에 관한 설명은 생략하기로 한다.
구성을 살펴보면, 제1 입력부(310a, 310b)는 코어전압 개별파워업신호(PWRUP_VCORE)를 입력받는 입력단(310a)과, 주변회로전압 개별파워업신호(PWRUP_VPERI)를 입력받는 입력단(310b)을 구비한다.
제2 입력부(320a, 320b)는 코어전압오프신호(TM_VCOREOFF)를 입력받는 제1 인버터(320a)와, 주변회로전압오프신호(TM_VPERIOFF)를 입력받는 제2 인버터(320b)를 구비한다.
파워업신호생성부(230)는 코어전압 개별파워업신호(PWRUP_VCORE)를 입력받는 입력단(310a)과 제1 인버터(320a)의 출력단이 연결된 제1 NAND 게이트(NAND31)와, 주변회로전압 개별파워업신호(PWRUP_VPERI)를 입력받는 입력단(310b)과 제2 인버터(320b)의 출력단이 연결된 제2 NAND 게이트(NAND32)와, 제1 NAND 게이트(NAND31)의 출력신호, 제2 NAND 게이트(NAND32)의 출력신호, 외부전압 개별파워업신호(PWRUP_VDD)를 입력받는 제3 NAND 게이트(NAND33)와, 딥 파워다운신호(DPD)를 입력받는 제3 인버터(INV33), 및 제3 NAND 게이트(NAND33)의 출력신호와 제3 인버터(INV33)의 출력신호를 입력받아 메인파워업신호(PWRUP)를 생성하는 제4 NAND 게이트(NAND34)를 구비한다.
제2 실시예는 제1 실시예와 마찬가지로, 노말모드에서 코어전압 개별파워업신호(PWRUP_VCORE), 주변회로전압 개별파워업신호(PWRUP_VPERI), 외부전압 개별파워업신호(PWRUP_VDD)가 모두 논리'하이'가 되면 메인파워업신호(PWRUP)가 활성화된다. 또한, 테스트모드에서 코어전압(VCORE) 또는/및 주변회로전압(VPERI) 중 어느 하나가 오프 되더라도, 코어전압오프신호(TM_VCOREOFF) 또는/및 주변회로전압오프신호(TM_VPERI)에 응답하여, 메인파워업신호(PWRUP)가 논리'하이'를 유지한다.
또한, 제1 실시예와 마찬가지로 파워업신호생성부(300)는 노말 모드(nomal mode)와 테스트모드(test mode)에서 딥 파워다운신호(DPD)에 응답하여, 논리'하이'인 메인파워업신호(PWRUP)를 출력한다.
제1 및 제2 실시예에서 상술한 바와 같이, 본 발명에 따른 메인파워업신호 생성부는 테스트모드시 복수의 내부전원 중 적어도 어느 한 내부전원을 오프시킨 상태에서 테스트를 수행할 경우, 어느 한 내부전원이 오프된 정보를 이용하여 메인파워업신호(PWRUP)가 논리'로우'로 비활성화되는 것을 막아준다. 결국, 테스트 모드시에도 메인파워업신호(PWRUP)는 논리'하이'로 활성화를 유지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 노말모드에서 뿐만 아니라 테스트모드에서도 안정적인 메인파워업신호를 유지하여 테스트모드가 리셋되는 현상을 방지할 수 있고, 내부전원을 오프하여 테스트를 수행하는 테스트모드 또한 가능하다.

Claims (17)

  1. 노말모드 및 테스트모드를 갖는 반도체 메모리 장치에 있어서,
    복수의 전원전압에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부;
    상기 복수의 전원전압 중 적어도 어느 한 전원전압을 오프시킨 상태에서 테스트를 수행하는 테스트모드에서 그의 정보를 입력받는 제2 입력부; 및
    상기 제1 및 제2 입력부의 출력에 응답하여, 상기 테스트모드에서 활성화되는 메인파워업신호를 생성하는 파워업신호생성부
    을 구비하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 메모리는 모바일용 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 파워업신호생성부는 상기 노말모드에서 상기 개별파워업신호가 모두 활성화될 때, 활성화되는 상기 메인파워업신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항 또는 제2 항에 있어서,
    상기 파워업신호생성부는 DPD 모드임을 알리는 정보에 응답하여 비활성화되는 상기 메인파워업신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항 또는 제2 항에 있어서,
    상기 전원전압은 내부전원 및 외부전원인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 복수의 내부전원은 코어전압(VCORE), 주변회로전압(VPERI)인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 제1 입력부는 상기 코어전압, 주변회로전압, 및 외부전원에 대응하는 각각의 개별파워업신호를 입력받는 제1 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 제2 입력부는 상기 코어전압을 오프시키는 정보와 상기 주변회로전압을 오프시키는 정보를 입력받는 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 파워업신호생성부는,
    상기 제1 NAND 게이트의 출력신호와 상기 NOR 게이트의 출력신호를 입력받는 제2 NAND 게이트;
    상기 제2 NAND 게이트의 출력신호를 반전하는 제1 인버터;
    상기 DPD 모드임을 알리는 정보를 입력받아 반전하는 제2 인버터; 및
    상기 제1 및 제2 인버터의 출력신호를 입력받아 상기 메인파워업신호를 생성하는 제3 NAND 게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 노말모드 및 테스트모드를 갖는 반도체 메모리 장치에 있어서,
    복수의 내부전원에 대응하는 각각의 개별파워업신호를 입력받는 제1 입력부;
    상기 복수의 내부전원 중 적어도 어느 한 내부전원을 오프시킨 상태에서 테스트를 수행하는 테스트모드에서 그의 정보를 입력받는 제2 입력부; 및
    상기 제1 입력부의 출력과 제2 입력부의 출력 및 외부전원에 대응하는 개별파워업신호에 응답하여, 상기 테스트모드에서 활성화되는 메인파워업신호를 생성하는 파워업신호생성부
    를 구비하는 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 메모리는 모바일용 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10 항 또는 제11 항에 있어서,
    상기 파워업신호생성부는 상기 노말모드에서 상기 개별파워업신호가 모두 활성화될 때, 활성화되는 상기 메인파워업신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10 항 또는 제11 항에 있어서,
    상기 파워업신호생성부는 DPD 모드임을 알리는 정보에 응답하여 비활성화되는 상기 메인파워업신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10 항 또는 제11 항에 있어서,
    상기 복수의 내부전원은 코어전압(VCORE), 주변회로전압(VPERI)인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 제1 입력부는,
    상기 코어전압에 대응하는 개별파워업신호를 입력받는 제1 입력단; 및
    상기 주변회로전압에 대응하는 개별파워업신호를 입력받는 제2 입력단
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 제2 입력부는,
    상기 코어전압을 오프시키는 정보를 입력받는 제1 인버터; 및
    상기 주변회로전압을 오프시키는 정보를 입력받는 제2 인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 파워업신호생성부는,
    상기 제1 입력단과 상기 제1 인버터의 출력단이 연결된 제1 NAND 게이트;
    상기 제2 입력단과 상기 제2 인버터의 출력단이 연결된 제2 NAND 게이트;
    상기 외부전원에 대응하는 개별파워업신호와 제1 및 제2 NAND 게이트의 출력신호를 입력받는 제3 NAND 게이트;
    상기 DPD 모드임을 알리는 정보를 입력받아 반전하는 제3 인버터; 및
    상기 제3 NAND 게이트의 출력신호와 제3 인버터의 출력신호를 입력받아 상기 메인파워업신호를 생성하는 제4 NAND 게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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