KR20050064597A - 테스트 모드 제어 회로 - Google Patents

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Abstract

본 발명은 테스트 모드 제어 회로에 관한 것으로써, 특히, 어드레스 코딩을 통해 테스트 모드 인에이블 신호의 활성화 시점을 제어함으로써 테스트 모드 진입시 칩 동작의 패일을 방지할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 모드 레지스터 셋팅의 수행시 활성화되는 모드 레지스터 셋트 신호에 따라 복수개의 테스트 모드 어드레스를 디코딩하여 복수개의 테스트 모드 신호를 생성하고, 복수개의 테스트 모드 신호와 동일한 지연시간을 갖는 제 1테스트 모드 신호에 동기하여 순차적으로 인에이블 되는 복수개의 테스트 모드 신호가 모두 인에이블 될 경우 테스트 모드 인에이블 신호를 활성화시키게 된다.

Description

테스트 모드 제어 회로{Test mode control circuit}
본 발명은 테스트 모드 제어 회로에 관한 것으로써, 특히, 슈도우(Pseudo) SRAM(Static Random Access Memory)에서 테스트 모드 인에이블 신호의 활성화 시점을 정확히 제어함으로써 테스트 모드 진입시 칩 동작의 패일을 방지할 수 있도록 하는 기술이다.
도 1은 슈도우(Pseudo) SRAM(Static Random Access Memory)에 적용되는 종래의 테스트 모드 제어 회로에 관한 회로도이다.
종래의 테스트 모드 제어 회로는 전송게이트 T1,T2, 래치 R1,R2, 및 인버터 IV3,IV6을 구비한다.
여기서, 전송게이트 T1는 테스트 모드 레지스터 신호 TM_REG1의 활성화 상태에 따라 입력신호 IN를 선택적으로 출력한다. 래치 R1는 인버터 IV1,IV2로 이루어지며 전송게이트 T1로부터 인가되는 신호를 래치한다. 인버터 IV3는 래치 R1의 출력신호를 반전하여 테스트 모드 신호 TM_EN_PRE를 출력한다.
또한, 전송게이트 T2는 테스트 모드 레지스터 신호 TM_REG2의 활성화 상태에 따라 테스트 모드 신호 TM_EN_PRE를 선택적으로 출력한다. 래치 R2는 인버터 IV4,IV5로 이루어지며 전송게이트 T2로부터 인가되는 신호를 래치한다. 인버터 IV6는 래치 R2의 출력신호를 반전하여 테스트 모드 인에이블 신호 TM_EN를 출력한다.
이러한 구성을 갖는 종래의 테스트 모드 제어 회로의 동작 과정을 도 2의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 모드 레지스터 셋트(MRS;Mode Register Set)를 통해 생성된 테스트 모드 레지스터 신호 TM_REG1의 활성화시 입력 신호가 래치 R1에 입력되어 하이 상태를 유지한다. 그리고, 테스트 모드 신호 TM_EN_PRE가 활성화된다.
이후에, 테스트 모드 레지스터 신호 TM_REG2의 활성화시 테스트 모드 신호 TM_EN_PRE가 래치 R2에 입력되어 하이 상태를 유지하고, 테스트 모드 인에이블 신호 TM_EN가 활성화된다.
이러한 종래의 테스트 모드 제어신호는 디바이스의 설계 검증 및 변경을 위해 2단 래치 회로를 사용하여 테스트 모드 진입(Entry)을 제어한다. 이때, 종래의 방식은 한번의 모드 레지스터 셋트를 통해 테스트 모드의 진입 시점을 제어한다.
이에 따라, 모드 레지스터 셋트의 수행시 테스트 모드 진입용으로 사용되는 어드레스가 칩의 정상 동작 중에 잘못 입력될 경우 칩 동작의 패일을 유발하게 된다. 또한, 파워 업 시에 원치 않는 모드 레지스터 셋트의 동작을 통해 테스트 모드로 곧바로 진입하게 될 경우 칩의 초기 동작시 패일을 유발할 수 있게 된다.
특히, 모드 레지스터 셋트를 사용하지 않는 디바이스의 경우 모드 레지스터 셋트 타이밍에 대한 제약이 수반되지 않아 원치 않는 타이밍에 테스트 모드로 진입할 수 있는 가능성이 존재한다.
본 발명은 테스트 모드 제어 회로에 관한 것으로써, 특히, 다중 사이클에 걸쳐 어드레스의 코딩을 수행하여 테스트 모드 인에이블 신호의 활성화 시점을 제어함으로써 테스트 모드 진입시 칩 동작의 패일을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 테스트 모드 제어 회로는, 모드 레지스터 셋팅의 수행시 활성화되는 모드 레지스터 셋트 신호에 따라 복수개의 테스트 모드 어드레스를 디코딩하여 복수개의 테스트 모드 신호를 생성하는 테스트 모드 디코딩부; 및 복수개의 테스트 모드 신호와 동일한 지연시간을 갖는 제 1테스트 모드 신호에 동기하여 순차적으로 인에이블 되는 복수개의 테스트 모드 신호가 모두 인에이블 될 경우 테스트 모드 인에이블 신호를 활성화시키는 테스트 모드 활성화부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 테스트 모드 제어 회로에 관한 회로도이다.
본 발명은 테스트 모드 디코딩부(10), 테스트 모드 활성화부(20), 테스트 모드 제어부(30), 디코딩부(40) 및 테스트 모드 구동부(50)를 구비한다.
테스트 모드 디코딩부(10)는 모드 레지스터 셋팅의 수행시 활성화되는 모드 레지스터 셋트 신호 MRS_P와, 복수개의 테스트 모드 어드레스 TM_ADD0~TM_ADD3를 디코딩하여 테스트 모드 신호 /TM_P0~/TM_P3를 생성한다. 여기서, 테스트 모드 신호 /TM_P0는 모드 레지스터 셋트 신호 MRS_P를 테스트 모드 신호 /TM_P1~TM_P3의 지연시간과 동일한 시간 만큼 지연한 신호이다.
테스트 모드 활성화부(20)는 테스트 모드 신호 /TM_P0~/TM_P3를 이용하여 3사이클 동안 모드 레지스터 셋트를 수행함으로써 테스트 모드 인에이블 신호 TM_EN를 활성화시킨다. 여기서, 테스트 모드 활성화부(20)는 테스트 모드 구동부(50)로부터 피드백 입력되는 테스트 모드 리셋신호 TM_RESET에 따라 테스트 모드를 리셋시킨다. 그리고, 테스트 모드 활성화부(20)는 테스트 모드 구동부(50)로부터 피드백 입력되는 테스트 모드 종료신호 TM_EXIT에 따라 테스트 모드를 종료시킨다.
테스트 모드 제어부(30)는 테스트 모드시 클럭을 생성하기 위한 테스트 모드 클럭 TM_CLK에 따라 테스트 모드 인에이블 신호 TM_EN를 제어하여, 테스트 모드 제어신호 TM_CTRL와 3n 펄스 신호인 테스트 모드 클럭 신호 TM_CLK_3N를 생성한다.
디코딩부(40)는 복수개의 테스트 모드 어드레스 TM_ADD를 디코딩하여 복수개의 테스트 모드 디코딩신호 TM_DEC를 출력한다.
테스트 모드 구동부(50)는 테스트 모드 제어신호 TM_CTRL, 테스트 모드 클럭 신호 TM_CLK_3N, 복수개의 테스트 모드 디코딩신호 TM_DEC에 따라 복수개의 테스트 모드 신호 TM, 테스트 모드 리셋신호 TM_RESET 및 테스트 모드 종료신호 TM_EXIT를 출력한다.
도 4는 도 3의 테스트 모드 디코딩부(10)에 관한 상세 회로도이다.
테스트 모드 디코딩부(10)는 인버터 IV7~IV9, 낸드게이트 ND1~ND8, 노아게이트 NOR1~NOR4 및 인버터 IV10~IV13를 구비한다.
여기서, 낸드게이트 ND1,ND2는 각각 모드 레지스터 셋트 신호 MRS_P와 전원전압을 낸드연산한다. 낸드게이트 ND3는 모드 레지스터 셋트 신호 MRS_P, 테스트 모드 어드레스 TM_ADD0, TM_ADD1를 낸드연산한다. 낸드게이트 ND4는 모드 레지스터 셋트 신호 MRS_P, 테스트 모드 어드레스 TM_ADD2 및 인버터 IV9에 의해 반전된 테스트 모드 어드레스 TM_ADD3를 낸드연산한다. 낸드게이트 ND5는 모드 레지스터 셋트 신호 MRS_P, 테스트 모드 어드레스 TM_ADD0 및 인버터 IV7에 의해 반전된 테스트 모드 어드레스 TM_ADD1를 낸드연산한다.
낸드게이트 ND6는 모드 레지스터 셋트 신호 MRS_P, 테스트 모드 어드레스 TM_ADD2 및 테스트 모드 어드레스 TM_ADD3를 낸드연산한다. 낸드게이트 ND7는 모드 레지스터 셋트 신호 MRS_P, 테스트 모드 어드레스 TM_ADD0 및 테스트 모드 어드레스 TM_ADD1를 낸드연산한다. 낸드게이트 ND8는 모드 레지스터 셋트 신호 MRS_P, 인버터 IV8에 의해 반전된 테스트 모드 어드레스 TM_ADD2 및 인버터 IV9에 의해 반전된 테스트 모드 어드레스 TM_ADD3를 낸드연산한다.
그리고, 노아게이트 NOR1는 낸드게이트 ND1,ND2의 출력을 노아연산한다. 노아게이트 NOR2는 낸드게이트 ND3,ND4의 출력을 노아연산한다. 노아게이트 NOR3는 낸드게이트 ND5,ND6을 노아연산한다. 노아게이트 NOR4는 낸드게이트 ND7,ND8을 노아연산한다.
또한, 인버터 IV10는 노아게이트 NOR1의 출력을 반전하여 테스트 모드 신호 /TM_P0를 출력한다. 인버터 IV11는 노아게이트 NOR2의 출력을 반전하여 테스트 모드 신호 /TM_P1를 출력한다. 인버터 IV12는 노아게이트 NOR3의 출력을 반전하여 테스트 모드 신호 /TM_P2를 출력한다. 인버터 IV13는 노아게이트 NOR4의 출력을 반전하여 테스트 모드 신호 /TM_P3를 출력한다.
도 5는 도 3의 테스트 모드 활성화부(20)에 관한 상세 회로도이다.
테스트 모드 활성화부(20)는 제 1펄스 발생부(21), 제 2펄스 발생부(22), 래치부(23) 및 테스트 모드 인에이블 구동부(24)를 구비한다.
여기서, 제 1펄스 발생부(21)는 낸드게이트 ND9, 인버터 IV14, NMOS트랜지스터 N1~N3, PMOS트랜지스터 P1, 래치 R3, 인버터 IV17 및 제 1지연부 D1를 구비한다.
낸드게이트 ND9는 제 1지연부 D1로부터 인가되는 신호와 테스트 모드 신호 /TM_P2를 낸드연산한다. 인버터 IV14는 테스트 모드 신호 /TM_P0에 따라 낸드게이트 ND9의 출력을 반전한다. NMOS트랜지스터 N1는 인버터 IV14의 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 테스트 모드 신호 /TM_P0가 인가된다.
PMOS트랜지스터 P1, NMOS트랜지스터 N2는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P1는 게이트 단자를 통해 테스트 모드 신호 /TM_P1가 인가된다. NMOS트랜지스터 N2는 게이트 단자가 인버터 IV14의 출력단과 연결된다. NMOS트랜지스터 N3는 PMOS트랜지스터 P1, NMOS트랜지스터 N2의 공통 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 테스트 모드 신호 TM_P3가 인가된다.
인버터 IV17는 인버터 IV15,IV16으로 이루어진 래치 R3의 출력을 반전하여 래치신호 LATCH1를 제 1지연부 D1에 출력한다.
그리고, 제 2펄스 발생부(22)는 낸드게이트 ND10,ND11, 인버터 IV18, NMOS트랜지스터 N4~N6, PMOS트랜지스터 P2, 래치 R4, 인버터 IV21 및 제 2지연부 D2를 구비한다.
낸드게이트 ND10는 래치신호 LATCH1와 테스트 모드 신호 TM_P2를 낸드연산한다. 낸드게이트 ND11는 제 2지연부 D2로부터 인가되는 신호와 테스트 모드 신호 /TM_P3를 낸드연산한다. 인버터 IV18는 테스트 모드 신호 /TM_P0에 따라 낸드게이트 ND11의 출력을 반전한다. NMOS트랜지스터 N4는 인버터 IV18의 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 테스트 모드 신호 /TM_P0가 인가된다.
PMOS트랜지스터 P2, NMOS트랜지스터 N5는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P2는 게이트 단자는 낸드게이트 ND10과 연결되고, NMOS트랜지스터 N5는 게이트 단자가 인버터 IV18의 출력단과 연결된다. NMOS트랜지스터 N6는 PMOS트랜지스터 P2, NMOS트랜지스터 N5의 공통 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 테스트 모드 신호 TM_P3가 인가된다.
인버터 IV21는 인버터 IV19,IV20으로 이루어진 래치 R4의 출력을 반전하여 래치신호 LATCH2를 제 2지연부 D2에 출력한다.
한편, 본 발명에서 사용되는 펄스들은 모두 3n 펄스이다. 이에 따라, 지연부 D1~D4들은 다이나믹 로직의 동시 턴온 현상을 방지하기 위하여 사용된다.
또한, 래치부(23)는 낸드게이트 ND12, PMOS트랜지스터 P3, NMOS트랜지스터 N7, 래치 R5 및 인버터 IV24를 구비한다.
낸드게이트 ND12는 래치신호 LATCH2와 테스트 모드 신호 TM_P3를 낸드연산한다. PMOS트랜지스터 P3, NMOS트랜지스터 N7는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P3의 게이트 단자는 낸드게이트 ND12의 출력과 연결되고, NMOS트랜지스터 N7는 게이트 단자를 통해 테스트 모드 종료신호 TM_EXIT_3N가 인가된다. 인버터 IV24는 인버터 IV22, IV23으로 이루어진 래치 R5의 출력을 반전한다.
또한, 테스트 모드 인에이블 구동부(24)는 인버터 IV25, 낸드게이트 ND13와 인버터 IV26을 구비한다.
낸드게이트 ND13는 인버터 IV24의 출력과 인버터 IV25에 의해 반전된 테스트 모드 리셋신호 TM_RESET_3N를 낸드연산한다. 인버터 IV26는 낸드게이트 ND13의 출력을 반전하여 테스트 모드 인에이블 신호 TM_EN를 출력한다.
이러한 구성을 갖는 본 발명의 동작과정을 도 6의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 테스트 모드 디코딩부(10)는 모드 레지스터 셋트 신호 MRS_P의 활성화시 복수개의 테스트 모드 어드레스 TM_ADD0~TM_ADD3를 코딩하여 테스트 모드 신호 /TM_P0와 동기화된 3개의 테스트 모드 신호 /TM_P1~/TM_P3를 생성한다.
첫번째 모드 레지스터 셋트 사이클에서 테스트 모드 신호 /TM_P0에 따라 테스트 모드 신호 /TM_P1가 생성되면 PMOS트랜지스터 P1의 턴온에 의해 래치 R3에 하이 데이타가 저장되고, 래치신호 LATCH1가 하이가 된다.
이어서, 두번째 모드 레지스터 셋트 사이클에서 테스트 모드 신호 /TM_P2가 생성되면, 래치신호 LATCH1와 테스트 모드 신호 TM_P2가 낸드게이트 ND10에 의해 낸드연산된다. 이에 따라, PMOS트랜지스터 P2의 턴온에 의해 래치 R4에 하이 데이타가 저장되고, 래치신호 LATCH2가 하이가 된다.
만약, 테스트 모드 신호 /TM_P0가 발생할 때 테스트 모드 신호 /TM_P2가 발생하지 않을 경우 래치 R3를 리셋시키기 위한 NMOS트랜지스터 N2가 인에이블되어 래치신호 LATCH1를 로우 레벨로 리셋시킨다.
다음에, 세번째 모드 레지스터 셋트 사이클에서 테스트 모드 신호 /TM_P3가 생성되면 래치신호 LATCH2와 테스트 모드 신호 TM_P3가 낸드게이트 ND12에 의해 낸드연산된다. 이에 따라, PMOS트랜지스터 P3의 턴온에 의해 래치 R5에 하이 데이타가 저장되고, 테스트 모드 인에이블 신호 TM_EN가 활성화된다.
이와 동시에 테스트 모드 신호 TM_P3는 래치신호 LATCH1와 래치신호 LATCH2에 저장된 하이 신호를 NMOS트랜지스터 N3,N6를 통해 리셋시킨다. 만약, 테스트 모드 신호 /TM_P3가 발생하지 않을 경우 래치 R4를 리셋시키기 위한 NMOS트랜지스터 N5를 통하여 래치신호 LATCH2가 로우로 리셋된다.
여기서, NMOS트랜지스터 N1,N4는 테스트 모드 신호 /TM_P0가 발생하지 않을 경우에 제 1펄스 발생부(21)와 제 2펄스 발생부(22)가 리셋되지 않도록 제어한다. 그리고, 래치 R5는 테스트 모드 종료 신호 TM_EXIT_3N에 따라 리셋된다.
또한, 인버터 IV25에 입력되는 테스트 모드 리셋신호 TM_RESET_3N는 테스트 모드를 종료하지 않고 현재 동작중인 테스트 모드를 리셋시키기 위한 신호이다. 즉, 테스트 모드 리셋신호 TM_RESET_3N가 활성화될 경우 셀프 피드백에 의해 잠시동안 테스트 모드 인에이블 신호 TM_EN가 로우로 떨어졌다가 다시 하이 레벨이 된다. 이때, 래치 R5에 래치된 데이타는 변하지 않고 원래의 데이타를 유지한다.
이상에서 설명한 바와 같이, 본 발명은 어드레스 코딩을 통해 테스트 모드 인에이블 신호의 활성화 시점을 제어함으로써 테스트 모드 진입시 칩 동작의 패일을 방지할 수 있도록 한다.
도 1은 종래의 테스트 모드 제어 회로에 관한 회로도.
도 2는 종래의 테스트 모드 제어 회로에 관한 동작 타이밍도.
도 3은 본 발명에 따른 테스트 모드 제어 회로에 관한 회로도.
도 4는 도 3의 테스트 모드 디코딩부에 관한 회로도.
도 5는 도 3의 테스트 모드 활성화부에 관한 회로도.
도 6은 본 발명에 다른 테스트 모드 제어 회로에 관한 동작 타이밍도.

Claims (8)

  1. 모드 레지스터 셋팅의 수행시 활성화되는 모드 레지스터 셋트 신호에 따라 복수개의 테스트 모드 어드레스를 디코딩하여 복수개의 테스트 모드 신호를 생성하는 테스트 모드 디코딩부; 및
    상기 복수개의 테스트 모드 신호와 동일한 지연시간을 갖는 제 1테스트 모드 신호에 동기하여 순차적으로 인에이블 되는 상기 복수개의 테스트 모드 신호가 모두 인에이블 될 경우 테스트 모드 인에이블 신호를 활성화시키는 테스트 모드 활성화부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  2. 제 1항에 있어서, 상기 제 1테스트 모드 신호는 상기 모드 레지스터 셋트 신호를 상기 복수개의 테스트 모드 신호의 지연시간과 동일한 시간 만큼 지연한 신호임을 특징으로 하는 테스트 모드 제어 회로.
  3. 제 1항 또는 제 2항에 있어서,
    테스트 모드시 활성화되는 테스트 모드 클럭에 동기하여 상기 테스트 모드 인에이블 신호를 제어하는 테스트 모드 제어부;
    상기 복수개의 테스트 모드 어드레스를 디코딩하여 복수개의 테스트 모드 디코딩신호를 출력하는 디코딩부; 및
    상기 테스트 모드 제어부의 제어에 따라 상기 복수개의 테스트 모드 디코딩신호를 구동하여 복수개의 테스트 모드 신호를 출력함을 특징으로 테스트 모드 구동부를 더 구비함을 특징으로 하는 테스트 모드 제어 회로.
  4. 제 5항에 있어서, 상기 테스트 모드 활성화부는 상기 테스트 모드 구동부로부터 인가되는 테스트 모드 리셋신호와 테스트 모드 종료신호에 따라 상기 테스트 모드 인에이블 신호를 제어함을 특징으로 하는 테스트 모드 제어 회로.
  5. 제 1항 또는 제 2항에 있어서, 상기 테스트 모드 디코딩부는
    상기 모드 레지스터 셋트 신호와 상기 복수개의 테스트 모드 어드레스를 각각 낸드연산하는 복수개의 낸드게이트;
    상기 복수개의 낸드게이트의 출력을 각각 노아연산하는 복수개의 노아게이트; 및
    상기 복수개의 노아게이트의 출력을 반전하여 상기 복수개의 테스트 모드 신호와 상기 제 1테스트 모드 신호를 출력하는 인버터부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  6. 제 1항 또는 제 2항에 있어서, 상기 테스트 모드 활성화부는
    상기 제 1테스트 모드 신호에 동기하여 생성된 제 2테스트 모드 신호를 일정시간 래치하여 제 1래치신호를 출력하는 제 1펄스 발생부;
    상기 제 1래치 신호가 하이 레벨인 상태에서 상기 제 2테스트 모드 신호 이후에 발생하는 제 3테스트 모드 신호의 활성화시 제 2래치신호를 출력하는 제 2펄스 발생부;
    상기 제 2래치신호가 하이 레벨인 상태에서 상기 제 3테스트 모드 신호 이후에 발생하는 제 4테스트 모드 신호의 활성화시 구동신호를 출력하는 래치부; 및
    상기 구동신호에 따라 상기 테스트 모드 인에이블 신호를 활성화시키는 테스트 모드 인에이블 구동부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  7. 제 6항에 있어서, 상기 제 4테스트 모드 신호의 활성화시 상기 제 1래치신호와 상기 제 2래치신호를 로우 레벨로 리셋됨을 특징으로 하는 테스트 모드 제어 회로.
  8. 제 6항에 있어서, 상기 제 1펄스 발생부 및 상기 제 2펄스 발생부 각각은
    상기 제 1테스트 모드 신호의 비활성화시 상기 제 2테스트 모드 신호 및 상기 제 3테스트 모드 신호의 인가 라인에 일정전압을 공급하여 상기 제 1펄스 발생부와 상기 제 2펄스 발생부가 리셋되는 것을 방지하는 풀다운 소자를 더 구비함을 특징으로 하는 테스트 모드 제어 회로.
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