TWI332213B - Semiconductor memory device and driving method thereof - Google Patents

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TWI332213B TW095123920A TW95123920A TWI332213B TW I332213 B TWI332213 B TW I332213B TW 095123920 A TW095123920 A TW 095123920A TW 95123920 A TW95123920 A TW 95123920A TW I332213 B TWI332213 B TW I332213B
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Jin-Il Chung
Chang-Ho Do
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Hynix Semiconductor Inc
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Description

1332213 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置，且更特定言之係關 於一種用於初始化半導體記憶裝置之内部邏輯電路的技 術。 【先前技術】 一般而s，半導體記憶裝置包括複數個内部邏輯電路及 一内部供電電壓產生區塊《該p部供電電壓產生區埤自由 外部源輸入之源電壓VDD產生諸如核心電壓vc〇RE、周 壓VPERI及位元線預充電電壓VBLp之複數個内部供 電電壓，以進而保證穩定操作。本文中，核心電壓VC〇re 係用於自記憶體單元讀取資料或向記憶體單元寫入資料， 且周邊電壓VPERI係用於操作包括於半導體記憶裝置中之 内部邏輯電路。 内部邏輯電路應由内部供電電壓供電以使其在執行其自 己的操作之前初始化。内部供電電壓產生區塊經由供電電 壓終端向内部邏輯電路供應内部供電電壓。此時，若繼供 應源電壓VDD之後，每一内部供電電壓之電壓位準達到預 定電壓位準，則出現閉鎖（latch_up)問題。結果，難以保證 半導體記憶裝置之可靠性。為初始化内部邏輯電路而無閉 鎖問題，使供電電路具備半導體記憶裝置。 圖1為用於初始化内部邏輯電路而無閉鎖.問題之習知半 導體記憶裝置的方塊圖。 習知半導體記憶裝置包括一供電訊號產生單元1〇〇、— 112657.doc 1332213 内部供電電壓產生單元11 〇及一内部邏輯單元12〇。 供電訊號產生單元100產生供電訊號PWRUP。當自外部 源輸入之源電壓VDD達到預定電壓位準時，供電訊號 PWRUP以脈衝形狀啟動。一般而言，供電訊號產生單元 1 〇〇偵測源電壓VDD之電壓位準，以當源電壓VDD低於預 疋電壓位準時產生具有邏輯位準"低"之供電訊號pwRUp， 且田源電壓VDD達到預定電壓位準時將供電訊號pWRUp 自邏輯位準"焉"脈動至邏輯位準"低"。 • 内部供電電壓產生單元110通常由類比電路組成。繼當 源電壓VDD達到預定電壓位準時供電訊號pWRUp自邏輯 位準"高"轉變至邏輯位準"低，，之後，内部供電電壓產生單 元110產生複數個内部供電電壓，以藉此使内部供電電壓 之電壓位準穩定。 内部邏輯單兀120包括諸如一鎖存器及一正反器之循序 電路及諸如一數位電路之動態電路。内部邏輯單元12〇回 φ 應於供電訊號PWRUP而初始化循序電路及動態電路之具 有預定值的内部訊號。 繼源電壓VDD達到預^電麼位準之後，不轉變供電訊號 PWRUP，以使内部供電電壓為穩定的而，當繼源電 壓VDD達到預定電壓位準之後供電訊號pwRUp轉變時， 難^確定半導體兄憶裝置是否錯誤地執行初始化操作。 若諸如雙工作率3同步動態隨機存取記憶體（DDR3 SDRAM)之半導體記憶裝置並非藉由供電訊號產生單元⑽ 而疋、·呈由專用外部重設引腳而初始化，則易於確定半導體 I12657.doc 1332213 記憶裝置是否錯誤地執行初始化操作。 然而’多數半導體記憶裝置並不包括諸如專用外部重設 引腳之額外初始化设備。結果，難以處理在源電麼之 穩定狀態下出現之錯誤。 【發明内容】 因此，本發明之一目標為提供一半導體記憶裝置，其用 於在源電壓之穩定狀態且無額外重設引腳的狀況下初始化 其内部邏輯電路。 因此’本發明之另_目標為提供__方法，其用於在源電 壓之穩定狀態且無額外重設引腳的狀況下初始化半導體記 憶裝置之内部邏輯電路。 根據本發明之一態樣，提供一半導體記憶裝置，其包 括：一供電訊號產生單元，其用於產生供電訊號；一内部 重"又訊號產生單元，其用於回應於一在測試模式期間自一 任意外部引腳輸入之墊訊號而產生内部重設訊號；一内部 • 邏輯初始化訊號產生單元，其用於基於供電訊號及内部重 设訊號而產生内部邏輯初始化訊號；及一内部邏輯單元， 其回應於内部邏輯初始化訊號而初始化。 根據本發明之另一態樣，提供一半導體記憶裝置，其包 括· 一供電訊號產生單元，其用於產生供電訊號；一測試 模式確定單元，其用於產生在測試模式期間啟動之測試模 式訊號；一邏輯組合單元，其用於藉由邏輯地組合自任意 外部引腳輸入之墊訊號及測試模式訊號而產生内部重設訊 號；一内部邏輯初始化訊號產生單元，其用於基於供電訊 112657.doc 號及内部重設訊號而產生内部邏輯初始化訊號；及一内部 邏輯單元，其回應於内部邏輯初始化訊號而初始化。 根據本發明之又一態樣，提供一用於初始化半導體記憶 裝置之方法’其包括：產生當自外部輸入之源奄壓之電壓 位準向於預定電壓位準時啟動的供電訊號；回應於自任意 外部引腳輸入之墊訊號而產生内部重設訊號；基於供電訊 號及内部重設訊號而產生内部邏輯初始化訊號；及以内部 邏輯初始化訊號初始化半導體記憶裝置之内部電路。 【實施方式】 下文中，將參看附圖詳細描述根據本發明之半導體記憶 裝置’其用於在源電壓之穩定狀態而無專用外部重設引腳 的狀況下初始化其内部邏輯電路。 圖2為根據本發明之一實施例的用於初始化内部邏輯電 路而無閉鎖效應之半導體記憶裝置的方塊圖。 半導體記憶裝置包括一供電訊號產生單元2〇〇、一内部 供電電壓產生單元210、一内部邏輯單元22〇、一内部重設 訊號產生單元230及一内部邏輯初始化訊號產生單元24〇。 供電訊號產生單元200產生供電訊號PWRUp。當自外部 輸入之源電壓VDD之電壓位準高於預定電壓位準時，啟動 供電訊號PWRUP。 内部供電電壓產生單元21〇回應於供電訊號pWRUp而自 源電壓VDD產生複數個内部供電電壓。内部供電電壓產生 單元210可包括一核心電壓（vc〇RE)產生器、一周邊電壓 (VPERI)產生器及一位元線預充電電壓（VBLp)產生器。 112657.doc 内部重設訊號產生單元230基於在測試模式期間自任意 外部引腳輸入之墊訊號PAD_IN而產生内部重設訊號 RESETI。本文中，任意外部引腳並非專用外部重設引腳 但為諸如位址引腳及資料引腳之通用引腳，其經配置以產 生内部訊號。 内部邏輯初始化訊號產生單元240回應於供電訊號 PWRUP及内部重設訊號RESETI而產生内部邏輯初始化訊 號RESET。 回應於内部邏輯初始化訊號RESET而以預設值初始化内 部邏輯單元220。内部邏輯單元220包括諸如一鎖存器及一 正反器之循序電路及諸如一數位電路之動態電路。 圖3為描述在圖2中展示之内部重設訊號產生單元230的 詳細方塊圖。 内部重設訊號產生單元230包括一測試模式確定單元30 及一邏輯組合單元35。在模式測試期間，測試模式確定單 元30藉由使用外部模式暫存器集（EMRS)之保留碼（reserved code)而產生且啟動測試模式訊號RESET_TM。測試模式確 定單元30啟動。 邏輯組合單元35藉由邏輯地組合墊訊號PAD_IN及測試 模式訊號RESET—TM而產生内部重設訊號RESETI。 因此，當在測試模式期間啟動墊訊號PAD_IN時，邏輯 組合單元35啟動内部重設訊號RESETI。 圖4為描述在圖3中展示之邏輯組合單元35的詳細方塊 圖。 112657.doc •10· 1332213 邏輯組合單元35包括一 NAND閘NANDO及一反相器 INV0。 NAND閘NANDO執行墊訊號PAD_IN及測試模式訊號 RESET—TM之NAND運算。反相器INV0反相NAND閘 NANDO之一輸出，以輸出内部重設訊號RESETI。 因此，在測試模式期間，邏輯組合單元35輸出墊訊號 PAD jN作為内部重設訊號RESETI。 圖5A及5B分別為展示在圖2中展示之内部邏輯初始化訊 號產生單元240的詳細電路圖。為參考起見，内部邏輯初 始化訊號產生單元240使用供電訊號PWRUP作為内部邏輯 初始化訊號RESET(惟測試模式除外），且在測試模式期間 使用内部重設訊號RESETI作為内部邏輯初始化訊號 RESET。可用各種實施例實施内部邏輯初始化訊號產生單 元 240。 參看圖5A，内部邏輯初始化訊號產生單元240包括一 NOR閘NORO及一反相器INV1。 NOR閘NORO執行供電訊號PWRUP及内部重設訊號 RESETI之NOR運算。反相器INV1反相NOR閘NORO之一輸 出以輸出内部邏輯初始化訊號RESET。 因此，當供電訊號PWRUP及内部重設訊號RESETI中之 任一者啟動時，在圖5A中展示之内部邏輯初始化訊號產生 單元240啟動且輸出内部邏輯初始化訊號RESET。 參看圖5B，内部邏輯初始化訊號產生單元240包括第一 及第二傳送閘TG1及TG2、第一及第二反相器INV2及INV3 112657.doc 以及一反相器鎖存單元LATO。 第一傳送閘TG1回應於藉由第一反相器INV2反相之反相 測試模式訊號而選擇性地傳送供電訊號PWRUP。第二傳 送閘TG2回應於測試模式訊號RESET_TM而選擇性地傳送 内部重設訊號RESETI。反相器鎖存單元LAT0鎖存在第一 及第二傳送閘TG1及TG2之共同節點NO處的訊號。第二反 相器INV3反相反相器鎖存單元LAT0之一輸出以輸出内部 邏輯初始化訊號RESET。 因此，在圖5B中展示之内部邏輯初始化訊號產生單元 240除測試模式之外輸出供電訊號PWRUP作為内部邏輯初 始化訊號RESET，且對於測試模式而言輸出内部重設訊號 RESETI作為内部邏輯初始化訊號RESET。 下文中，參看圖2至5B，將描述用於初始化内部邏輯電 路之半導體記憶裝置的一操作。 首先，若來自外部之源電壓VDD之電壓位準達到預定電 壓位準，則供電訊號PWRUP以邏輯位準"高"短時間脈動。 内部邏輯初始化訊號產生單元240輸出供電訊號pwRUP作 為内部邏輯初始化訊號RESET。因此，回應於内部邏輯初 始化訊號RESET而以預設值初始化在内部邏輯單元220内 之諸如鎖存器及正反器之循序電路及諸如數位電路之動態 電路。 同時，繼供電訊號PWRUP以邏輯位準"高"短時間脈動之 後，在内部供電電壓產生單元210内之所有核心電壓 (VCORE)產生器、周邊電壓（VPERI)產生器及位元線預充 112657.doc -12- 1332213 電電壓（VBLP)產生器產生其自己的電壓。為參考起見’可 基於作為啟用訊號之供電訊號PWRUP而操作内部供電電 壓產生單元210。本文中，將作為啟用訊號之供電訊號 P WRUP自脈衝形狀改變為位準形狀。 此後，繼源電壓VDD之電壓位準穩定以使半導體記憶裝 置正常操作之後，以邏輯位準"高"啟動測試模式訊號 RESET_TM，邏輯組合單元35根據經由任意外部引腳施加 之墊訊號PAD_IN的狀態來啟動或撤銷内部重設訊號 RESETI。 詳言之，參看圖4，當測試模式訊號RESET_TM及墊訊 號PAD_IN為邏輯位準"高"時，以邏輯位準"高"啟動内部重 設訊號RESETI。當測試模式訊號RESET_TM為邏輯位準 ，，高"且墊訊號PAD_IN為邏輯位準"低"時，以邏輯位準"低" 撤銷内部重設訊號RESETI »本文中，建議以諸如供電訊 號PWRUP之脈衝形狀來施加墊訊號PAD_IN。 若内部重設訊號RESETI短時間以邏輯位準，，高"脈動’則 内部邏輯初始化訊號產生單元240輸出内部重設訊號 RESETI作為内部邏輯初始化訊號RESET »回應於内部邏 輯初始化訊號RESET，而以預設值初始化在内部邏輯單元 220内之諸如鎖存器及正反器之循序電路及諸如數位電路 之動態電路。 同時，内部供電電壓產生單元210不受内部重設訊號 RESETI影響，因此不顧内部邏輯單元220之初始化操作， 在内部供電電壓產生單元210内之所有核心電壓（VCORE) 112657.doc 1332213 產生器、周邊電壓（VPERI)產生器及位元線預充電電壓 (VBLP)產生器產生其自己的電壓。 當藉由特定測試偵測到錯誤時，半導體記憶裝置之内部 邏輯單元220進入測試模式且藉由使用配置之外部墊予以 初始化。若繼初始化之後藉由特定測試而未偵測到錯誤， 則假設該錯誤為因内部邏輯單元22〇之初始化操作而產生 的差錯。、
根據本發明之實施例，所有訊號（即供電訊號pWRUp、 内部重設訊號RESETI、測試模式訊號RESET_TM及内部邏 輯初始化訊號RESET)皆係以邏輯位準I，高，，予以啟動。在其 他實施例中，可用邏輯位準"低"啟動訊號中之任一者且因 此應相應地改變其邏輯閘。 如上所述，本發明之半導體記憶裝置採用内部重設訊號 產生單元以及供電訊號產生單元。因此，在半導體記憶 置内之内部邏輯單元不僅#供應來自外部之源電壓時而且
亦在無專射卜部重設引腳之操作期間初始化^内部重設訊 號產生單70可藉由使用任意外部引腳及指示測試模式之資 訊而實施。在此狀況下’可能回應於任意外部引腳之狀態 而容易地控制内部邏輯單元。另夕卜，可能確定在操作期； 發生之錯誤是否由錯誤的初始化操作而導致。結果，可容 易地解決錯誤。 同時，若在操作期間内 則内部供電電壓產生單元 正常操作。結果，希望自 部供電電壓產生單元經初始化， 繼複雜之初始化操作之後可執行 内部供電電壓產生單元獨立控制 112657.doc •14- 1332213 内部邏輯單元。 本申請案含有關於分別於2005年9月28日及2005年12月 29曰向韓國專利局申請之韓國專利申請案第2〇〇5 9〇84〇及 2005-134009號之主題，其全文以引用的方式併入本文 中。
雖然已相對於特定實施例描述本發明，但是彼等熟習此 項技術者將易於瞭解，可進行各種改變及修正而不脫離在 以下申請專利範圍中定義之本發明的精神及範疇。 【圖式簡單說明】 圖1為用於初始化内部邏輯電路而無閉鎖效應之習知半 導體記憶裝置的方塊圖； 圖2為根據本發明之一實施例的用於初始化内部邏輯電 路而無閉鎖效應之半導體記憶裝置的方塊圖； 圖3為描述在圖2中展示之内部重設訊號產生單元的詳細 方塊圖； 圖4為描述在圖3中展示之邏輯組合單^的詳細方塊圖；及 ^圖5Α及5Β為分別展示在圖2中展示之内部邏輯初始化訊 號產生单元的詳細電路圖。 【主要元件符號說明】 30 測试模式確定單元 35 邏輯組合單元 100 供電訊號產生單元 110 内部供電電壓產生單元 120 内部邏輯單元 112657.doc 1332213 200 供電訊號產生單元 210 内部供電電壓產生單元 220 内部邏輯單元 230 内部重設訊號產生單元 240 内部邏輯初始化訊號產生單元 INVO 反相器 IN VI 反相器 INV2 反相器 INV3 反相器 LATO 反相器鎖存單元 NANDO NAND 閘 NORO NOR閘 TGI 第一傳送閘 TG2 第二傳送閘 112657.doc -16-

Claims (1)

1332213 第095123920號專利申請案 ’中文申請專利範圍替換本(98年12月） } 十、申請專利範圍： 1· 一種半導體記憶裝置，其包含： 一供電訊號產生單元，其用於產生一供電訊號； 一内部重設訊號產生單元，其用於在一測試模式期間 基於自一任意外部引腳輸入之一墊訊號而產生一内部重 設訊號； 一内部邏輯初始化訊號產生單元，其用於基於該供電 訊號及該内部重設訊號而產生一内部邏輯初始化訊號； 及 一内部邏輯單元，其回應於該内部邏輯初始化訊號而 予以初始化； 其中該半導體5己憶裝置不包含一專門外部重設引腳， 當啟動該供電訊號及該内部重設訊號中之任一者時， 該内部邏輯初始化訊號產生單元輸出啟動的該内部邏輯 初始化訊號，及 該内部邏輯初始化訊號產生單元包括： 一第一傳送閘，其用於回應於一反相測試模式訊號 而傳送該供電訊號； 一第二傳送閘，其用於回應於該測試模式訊號而傳 送該内部重設訊號； 一鎖存單元，其用於鎖存在該第一及該第二傳送閘 之一共同輸出節點處的一訊號；及 反相益’其用於反相該鎖存早元之一輪出以輸出 該内部邏輯初始化訊號。 112657-981204.doc 1332213 2. 如清求項1之半導體記憶裝置 非一重設專用引腳。 ’其中該任意外部 引腳並 供電訊號 罝’具宁當自一外部源輪; 履電壓之-電壓位準高於—預定電壓㈣ 訊號。 勒δ 4. 如清求項！之半導體記憶裝置，其進—步包含— 電電壓產生單元’該内部供電電壓產生單元用於回應: 該供電訊號而自一源電壓產生複數個内部供電電壓/、 5. 如請求項！之半導體記憶裝置，其中當啟動該供電訊號 及該内部重設訊號中之任—者時，該内部邏輯初始化訊 號產生單元輸出啟動的該内部邏輯初始化訊號。 6. 如請求項5之半導體記憶裝置，其中該内部邏輯初始化 訊號產生單元包括： 一邏輯閘，其用於執行該供電訊號及該内部重設訊號 之一 NOR運算；及 一反相器，其用於反相該邏輯閘之一輸出，以輸出該 内部邏輯初始化訊號。 7. 一種半導體記憶裝置，其包含： 一供電訊號產生單元’其用於產生一供電訊號； 一測試模式確定單元，其用於產生在一測試期間啟動 之一測試模式訊號； 一邏輯組合單元’其用於藉由邏輯地組合自一任意外 部引腳輸入之一墊訊號及該測試模式訊號而產生一内部 重設訊號， 112657-981204.doc -2- 1332213 一内部邏輯初始化訊號產生單元，其用於基於該供電 訊號及該内部重設訊號而產生一内部邏輯初始化訊號； 及 一内部邏輯單元，其回應於該内部邏輯初始化訊號而 予以初始化； 其中該半導體記憶裝置不包含一專門外部重設引腳， 當啟動該供電訊號及該内部重設訊號中之任一者時， 該内部邏輯初始化訊號產生單元輸出啟動的該内部邏輯 初始化訊號，及 該内部邏輯初始化訊號產生單元包括： 一第一傳送閘，其用於回應於一反相測試模式訊號 而傳送該供電訊號； 一第二傳送閘’其用於回應於該測試模式訊號而傳 送該内部重設訊號； 鎖存單元’其用於鎖存在該第一及該第二傳送閘 之一共同輸出節點處的一訊號；及 一反相器，其用於反相該鎖存單元之一輸出以輸出該 内部邏輯初始化訊號。 8. 如吻求項7之半導體記憶裝置，其中該任意外部引腳並 非一重設專用引腳。 9. 如請求項7之半導體記憶裝置，其中當自一外部源輸入 之一源電壓之一電壓位準高於一預定電壓位準時啟動該 供電訊號。 10. 如》月求項7之半導體記憶裝置，其進一步包含一内部供 112657-981204.doc 1332213 電電壓產生單元，該内 電 兮说带 主度王早兀用於回應於 11. 12. °二電訊號而自-源電壓產生複數個内部供電電壓。 -7之半導體記憶裝置，其中在該測試期間該邏 、-且a單兀輪出該墊訊號作為該内部重設訊號。 月求項11之半導體記憶裝置，其中該邏輯組合單元 包括. 一邏輯閘，其用於執行該墊訊號及該測試模式訊號之 一 NAlSiD運算；及 。儿 一反相器，其用於反相該邏輯閘之一輸出以輪出該内 部重設訊號。 X 13·如請求項7之半導體記憶裝置，其中該内部邏輯初始化 訊號產生單元包括： 一邏輯閘，其用於執行該供電訊號及該内部重設訊號 之一 NOR運算；及 儿 一反相器，其用於反相該邏輯閘之一輸出以輸出該内 部邏輯初始化訊號。 14. 一種用於初始化半導體記憶裝置之方法，其包含： 當自一外部源輸入之一源電壓之一電壓位準高於一預 定電壓位準時產生啟動的一供電訊號； 回應於自一任意外部引腳輸入之一墊訊號而產生一内 部重設訊號； 基於該供電訊號及該内部重設訊號而產生—内部邏輯 初始化訊號；及 以該内部邏輯初始化訊號初始化該半導體記憶裝置之 112657-981204.doc 1332213 内部電路； 其中該半導體記憶裝置不包含一專門外部重設弓丨卿， 當啟動該供電訊號及該内部重設訊號中之任_者日夺， 該内部邏輯初始化訊號被啟動，及 產生該内部邏輯初始化訊號之步驟包括： 為回應於一反相測試模式訊號而於一第一傳送閉傳 送該供電訊號； 為回應於該測試模式訊號而於一第二傳送閘傳送， 内部重設訊號； 於一鎖存單元鎖存在該第一及該第二傳送閘之一共 同輪出節點處的一訊號；及 於一反相器反相該鎖存單元之一輸出以輸出該内部邏 輯初始化訊號。 15.如請求g 14之方法，其中該產生該内部重設訊號之步 驟包括： 產生在一測試模式期間啟動的一測試模式訊號；及 邏輯地組合該墊訊號及該測試模式訊號以產生該内部 重設訊號。 如月求項15之方法’其_當該測試模式訊號經啟動時 輸出該墊訊號作為該内部重設訊號。 17·如請求$ 14之方法’其中當該供電訊號及該内部重設 訊號令之任—者經啟動時啟動該内部邏輯初始化訊號。 112657-981204.doc
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