CN102541120A - 半导体器件以及控制其温度的方法 - Google Patents

半导体器件以及控制其温度的方法 Download PDF

Info

Publication number
CN102541120A
CN102541120A CN2011103806016A CN201110380601A CN102541120A CN 102541120 A CN102541120 A CN 102541120A CN 2011103806016 A CN2011103806016 A CN 2011103806016A CN 201110380601 A CN201110380601 A CN 201110380601A CN 102541120 A CN102541120 A CN 102541120A
Authority
CN
China
Prior art keywords
temperature
semi
conductor chip
resistor
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103806016A
Other languages
English (en)
Other versions
CN102541120B (zh
Inventor
金载春
赵殷奭
崔美那
崔敬世
黄熙情
裴世兰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102541120A publication Critical patent/CN102541120A/zh
Application granted granted Critical
Publication of CN102541120B publication Critical patent/CN102541120B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/463Sources providing an output which depends on temperature
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13025Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171Disposition
    • H01L2224/1718Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19106Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件以及控制其温度的方法。该半导体器件包括半导体封装件,在所述半导体封装件中半导体芯片安装在封装件衬底上。所述半导体封装件可以包括温度测量器件和温度控制电路。所述温度测量器件可以测量所述半导体封装件的温度。所述温度控制电路基于所述温度测量器件测量得到的所述半导体封装件的温度来改变所述半导体封装件的工作速度。

Description

半导体器件以及控制其温度的方法
技术领域
本发明涉及半导体,具体而言涉及一种半导体器件和一种控制其温度的方法。
背景技术
随着电子产品的高性能化,正在开发高容量和高速的半导体器件。一般来说,半导体器件的工作速度越高,其产生的热量越大。如果半导体器件产生的热量持续增大至超过适当范围,则半导体器件将发生故障或者工作中断,从而丢失正在处理的数据。在很大程度上,这种问题在小尺寸移动产品中表现得更为严重。此外,半导体器件的工作速度可能受到环境温度的影响而变慢,于是数据处理速度可能无法维持在可靠的水平上。因此,需要能够克服上述问题的半导体器件。
发明内容
本发明是为了解决现有技术中存在的上述问题而提出的,其目的在于提供一种能够将温度维持或控制在适当水平的半导体器件以及控制其温度的方法。
根据本发明构思的实施例的能够达到上述目的的半导体器件,包括半导体封装件,在所述半导体封装件中半导体芯片安装在封装件衬底上,其中所述半导体封装件可以包括:温度测量器件,其测量所述半导体封装件的温度;和温度控制电路,其基于所述温度测量器件测量得到的所述半导体封装件的温度来改变所述半导体封装件的工作速度。
在一些实施例中,所述温度测量器件可以嵌入在所述封装件衬底中,并且所述温度控制电路可以内置在所述半导体芯片中。
在其它实施例中,所述温度测量器件可以包括:热敏电阻器,其在所述封装件衬底中布置在所述半导体芯片下方并且具有随着所述半导体芯片的温度而变化的电阻值;和电阻器,其与所述热敏电阻器电连接并防止所述热敏电阻器的自加热。
在其它实施例中,所述温度控制电路可以包括:电源单元,其被电连接至所述电阻器,并对所述温度测量器件施加电源电压;转换单元,其被电连接至所述热敏电阻器,并接收从所述热敏电阻器输出的模拟信号以将该模拟信号转换成数字信号;以及一个处理单元,其被电连接至所述转换单元,并基于所述数字信号改变施加至所述半导体芯片的功率。
在其它实施例中,所述半导体封装件还可以包括散热器,其将所述半导体芯片中产生的热量扩散至外部。
在其它实施例中,所述半导体芯片包括内置所述温度控制电路的逻辑芯片,以及安装在所述逻辑芯片上的存储器芯片,并且所述温度控制电路可以改变所述逻辑芯片和所述存储器芯片的工作速度。
在本发明构思的其它实施例中,半导体器件包括封装件衬底,和安装在所述封装件衬底上的半导体芯片,其中所述封装件衬底可以包括热敏电阻器和电阻器,所述热敏电阻器感测所述半导体芯片的温度以输出对应于该温度的输出电压,所述电阻器用于防止所述热敏电阻器的自加热,以及其中所述半导体芯片可以包括对所述电阻器和所述热敏电阻器施加电源电压的电源单元、将所述输出电压转换成位信号的转换单元、以及基于所述位信号识别所述半导体芯片的温度以改变所述半导体芯片的工作速度的处理单元。
在一些实施例中,所述处理单元可以在所述半导体芯片的温度低于基准温度时提高所述半导体芯片的工作速度,而在所述半导体芯片的温度高于所述基准温度时降低所述半导体芯片的工作速度。
在其它实施例中,所述热敏电阻器和所述电阻器中的至少一个嵌入在所述封装件衬底中或者表面安装在所述封装件衬底上,或者所述热敏电阻器和所述电阻器中的至少一个表面安装在所述半导体芯片上。
在其它实施例中,所述热敏电阻器可以包括第一热敏电阻器和第二热敏电阻器,所述第一热敏电阻器表面安装在所述封装件衬底的底表面上,所述第二热敏电阻器表面安装在所述封装件衬底的顶表面上,所述第一热敏电阻器和所述第二热敏电阻器共同连接至所述电阻器。
在其它实施例中,所述封装件衬底在其顶表面或底表面上可以包括空腔,并且所述热敏电阻器和所述电阻器中的至少一个可以插入在所述空腔中。
在其它实施例中,所述封装件衬底可以包括打开所述半导体芯片的底表面的开孔(open hole),并且所述热敏电阻器可以插入在所述开孔中以直接连接至所述半导体芯片。
在其它实施例中,所述半导体器件还可以包括对所述半导体芯片进行模塑的模塑层,以及布置在所述模塑层和所述半导体芯片之间的散热器。所述散热器可以扩散所述半导体芯片中产生的热量。
在其它实施例中,所述散热器可以围绕所述半导体芯片并且被延伸以连接至所述封装件衬底,并且所述封装件衬底还可以包括穿透所述封装件衬底以连接至所述散热器的热通孔。所述热通孔可以提供散热路径。
在其它实施例中,所述半导体器件还可以包括:开口模塑层,其对半导体芯片进行模塑、打开所述半导体芯片的顶表面、并且与所述半导体芯片的顶表面处在同一水平面;和散热器,其布置在所述半导体芯片和所述开口模塑层的顶表面。
在其它实施例中,所述半导体器件还可以包括模块衬底,安装有所述半导体芯片的所述封装件衬底安装在所述模块衬底上,其中所述模块衬底包括测量所述模块衬底的温度的第二热敏电阻器和连接至所述第二热敏电阻器的第二电阻器。
在本发明构思的其它实施例中,一种半导体器件包括半导体封装件,在所述半导体封装件中半导体芯片安装在封装件衬底上,其中所述封装件衬底包括嵌入式温度测量器件,在该嵌入式温度测量器件中电阻值随着温度升高而减小的负温度系数热敏电阻器与电阻值不随温度变化的电阻器电连接;并且其中所述半导体芯片包括内置的温度控制电路,其中所述温度控制电路将所述负温度系数热敏电阻器的电阻值与基准电阻值进行比较,并且当所述负温度系数热敏电阻器的电阻值高于所述基准电阻值时增大施加至所述半导体芯片的功率。
在一些实施例中,所述温度控制电路可以在所述负温度系数热敏电阻器的电阻值低于所述基准电阻值时减小所述功率。
在其它实施例中,所述温度控制电路可以包括:电源单元,其对所述温度测量器件施加电源电压;模数转换器,其被电连接至所述负温度系数热敏电阻器,并接收所述负温度系数热敏电阻器的电阻值,以将所述电阻值转换成数字信号;和处理单元,其被电连接至所述模数转换器,并接收所述数字信号以基于所述数字信号增大或减小施加至所述半导体芯片的功率。
在本发明构思的其它实施例中,一种半导体器件包括半导体封装件,在所述半导体封装件中半导体芯片安装在封装件衬底上,其中所述封装件衬底包括嵌入式温度测量器件,在该嵌入式温度测量器件中负温度系数热敏电阻器与电阻器电连接,所述负温度系数热敏电阻器的电阻值随温度升高而减小,并且所述负温度系数热敏电阻器感测所述半导体芯片的温度,而所述电阻器的电阻值不随温度变化,并且所述电阻器防止所述负温度系数热敏电阻器的自加热;并且其中所述半导体芯片包括内置的温度控制电路,该温度控制电路将通过所述负温度系数热敏电阻器测量所述半导体芯片的温度而得到的热敏电阻器温度与基准温度进行比较,并在所述热敏电阻器温度高于所述基准温度时降低所述半导体芯片的工作速度。
在一些实施例中,所述温度控制电路可以在所述热敏电阻器温度低于所述基准温度时提高所述半导体芯片的工作速度。
在本发明构思的其它实施例中,一种半导体器件包括:封装件衬底,其包括嵌入式温度测量器件,在该嵌入式温度测量器件中电阻值随温度升高而减小的负温度系数热敏电阻器与电阻值不随温度变化的电阻器电连接;半导体芯片,其安装在所述封装件衬底上,所述半导体芯片包括内置的温度控制电路,所述温度控制电路包括被电连接至所述温度测量器件并将电源电压施加至所述温度测量器件的电源单元、被电连接至所述负温度系数热敏电阻器并接收所述负温度系数热敏电阻器的电阻值以将所述电阻值转换成位信号的模数转换器、和被电连接至所述模数转换器以接收所述位信号的处理单元;连接端子,其布置在所述封装件衬底和所述半导体芯片之间,并将所述半导体芯片电连接至所述封装件衬底;和模塑层,其对所述半导体芯片进行模塑。
在一些实施例中,所述负温度系数热敏电阻器可以包括布置在第一电极和第二电极之间的第一电阻元件,所述电阻器可以包括布置在第三电极和第四电极之间的第二电阻元件,并且所述第二电极可以被电连接至所述第三电极,使得所述负温度系数热敏电阻器可以与所述电阻器串联连接。
在其它实施例中,所述第四电极可以被电连接至所述电源单元,使得所述电阻器从所述电源单元接收所述电源电压,并且所述第一电极可以接地。
在其它实施例中,所述第一电极可以被电连接至所述模数转换器,使得所述负温度系数热敏电阻器的电阻值被输入至所述模数转换器。
在其它实施例中,所述封装件衬底包括具有顶表面和底表面的内核,在所述顶表面上布置有与所述连接端子相连接的上部金属层,在与所述顶表面相对的所述底表面上布置有与外部端子相连接的下部金属层;并且,所述内核包括孔,所述孔提供在其中嵌入所述负温度系数热敏电阻器和所述电阻器的空间。
在其它实施例中,所述负温度系数热敏电阻器可以感测所述半导体芯片的温度,以输出与所述半导体芯片的温度相对应的电阻值。
在其它实施例中,所述处理单元可以在所述电阻值高于基准电阻值时增大施加至所述半导体芯片的功率,以提高所述半导体芯片的工作速度,并且在所述电阻值低于所述基准电阻值时减小施加至所述半导体芯片的功率,以降低所述半导体芯片的工作速度。
在本发明构思的其它实施例中,提供一种控制半导体器件的温度的方法,在该半导体器件中半导体芯片安装在封装件衬底上,所述封装件衬底包括电阻值随温度的升高而减小的负温度系数热敏电阻器以及被电连接至所述负温度系数热敏电阻器的电阻器,所述方法包括步骤:通过所述负温度系数热敏电阻器测量所述半导体芯片的温度;从所述负温度系数热敏电阻器输出与所述半导体芯片的温度相对应的电阻值;将所述电阻值与基准电阻值进行比较;在所述电阻值高于或低于所述基准电阻值时改变施加至所述半导体芯片的功率。
在一些实施例中,改变功率的步骤可以包括:在所述电阻值高于所述基准电阻值时增大施加至所述半导体芯片的功率;和在所述电阻值低于所述基准电阻值时减小施加至所述半导体芯片的功率。
在其它实施例中,增大功率的步骤可以包括提高所述半导体芯片的工作速度,而减小功率的步骤可以包括降低所述半导体芯片的工作速度。
在其它实施例中,控制半导体器件的温度的方法还包括步骤:通过所述电阻器降低所述负温度系数热敏电阻器的自加热。
在其它实施例中,控制半导体器件的温度的方法还包括步骤:将所述电阻值传送至模数转换器以将所述电阻值转换成数字信号;和将所述数字信号传送至处理单元,以基于所述数字信号对所述电阻值与所述基准电阻值进行比较。
在本发明构思的其它实施例中,提供一种控制半导体器件的温度的方法,在该半导体器件中半导体芯片安装在封装件衬底上,所述封装件衬底包括电阻值随温度的升高而减小的负温度系数热敏电阻器以及被电连接至所述负温度系数热敏电阻器的电阻器,所述方法包括步骤:通过所述负温度系数热敏电阻器测量所述半导体芯片的温度;从所述负温度系数热敏电阻器输出从所述半导体芯片的温度得到的热敏电阻器温度;将所述热敏电阻器温度与基准温度进行比较;和在所述热敏电阻器温度高于或低于所述基准温度时改变施加至所述半导体芯片的功率。
在一些实施例中,改变功率的步骤可以包括:在所述热敏电阻器温度高于所述基准温度时减小施加至所述半导体芯片的功率;而在所述热敏电阻器温度低于所述基准温度时增大施加至所述半导体芯片的功率。
在其它实施例中,控制半导体器件的温度的方法还可以包括步骤:将所述热敏电阻器温度传送至模数转换器,以将所述热敏电阻器温度转换成数字信号;和将所述数字信号传送至处理单元,以基于所述数字信号对所述热敏电阻器温度与所述基准温度进行比较。
根据本发明,作为温度传感器的热敏电阻器可嵌入在封装件衬底中,此外还可以包括用于防止热敏电阻器被加热的电阻器,从而能够更精确地测量半导体封装件的温度。此外,温度控制电路可以内置于半导体芯片中,以通过半导体封装件的独自操作来测量半导体封装件的温度。因此能够获得具有缩小的尺寸和良好可靠性的半导体封装件。
附图说明
图1A是例示了根据本发明构思的一个实施例的半导体封装件的剖视图。
图1B是示出了图1A的一部分的示意图。
图1C是示出了图1A的另一部分的等效电路图。
图2A是示出了根据本发明构思的多个实施例的半导体封装件中的输出电压的曲线图。
图2B是例示了根据本发明构思的多个实施例的半导体封装件中的温度控制方法的流程图。
图2C是示出了按照根据本发明构思的多个实施例的温度控制方法控制的半导体封装件的温度的曲线图。
图2D是示出了图2C的一部分的曲线图。
图3A至图3F是例示了制造根据本发明构思的一个实施例的半导体封装件的方法的剖视图。
图4A至图4K是例示了根据本发明构思的其它实施例的半导体封装件的剖视图。
图4L是例示了图4K的一部分的等效电路图。
图5A是例示了包括根据本发明构思的一个实施例的半导体封装件的手机模块的框图。
图5B是例示了图5A的变型示例的框图。
图6A是例示了包括根据本发明构思的多个实施例的半导体封装件的计算机板卡(computer board)的框图。
图6B是例示了图6A的一部分的框图。
具体实施方式
下文将参照附图对根据本发明构思的半导体器件以及控制其温度的方法进行详细说明。
通过参照附图进行详细说明的具体实施方式和权利要求,本发明相对现有技术的优点将变得清楚。特别地,本发明在权利要求书中得以指明并被清楚地限定。通过下文参照附图对优选实施例进行的详细说明,本发明将得到最佳的理解。所有附图中,相同的参考标号表示相同的构成要素。
(器件示例)
图1A是例示了根据本发明构思的一个实施例的半导体封装件的剖视图。图1B是示出了图1A的一部分的示意图。图1C是示出了图1A的另一部分的等效电路图。
参照图1A,半导体封装件10包括封装件衬底100和安装在封装件衬底100上的半导体芯片150。半导体封装件10还可以包括模塑层180,其对半导体芯片150进行模塑。半导体封装件10可以包括用于测量半导体封装件10的温度的温度测量器件110;和用于根据在温度测量器件110中测量的温度将半导体封装件10的温度控制在适当水平的温度控制电路151。通常,半导体封装件10的温度可以取决于半导体芯片150工作所产生的热量。
广义上讲,此说明书中的半导体封装件10的温度可以是指半导体芯片150、封装件衬底100、和模塑层180的温度,即半导体封装件10自身的温度。狭义上讲,半导体封装件10的温度可以是指半导体芯片150的温度。
温度测量器件110能够精确测量半导体封装件10的温度,温度控制电路151能够适当地控制半导体芯片150的工作速度,从而将半导体芯片150的温度保持在适当水平。包括温度测量器件110和温度控制电路151的半导体封装件10可以抑制故障和工作中断,从而避免数据丢失并将数据处理速度保持在可靠的水平,从而确保高可靠性。下文将对半导体封装件10的结构和温度控制进行更详细的说明。
封装件衬底100可以是印刷电路板(PCB),其包括双面涂敷预浸料坯105的绝缘内核101、布置在内核101的顶表面上的多个上部金属层107a、和布置在内核101的底表面上的多个下部金属层107b。至少一个上部金属层107a可以电连接至至少一个下部金属层107b。例如,内核101可以包括至少一个穿过内核101的过孔111,过孔111可以将上部金属层107a和下部金属层107b电连接。作为外部端子的焊球170可以附接至每个下部金属层107b。焊球170可以将半导体封装件10电连接至其它电子器件,例如主板或模块板。
半导体芯片150中产生的热量可以通过模塑层180扩散,但是主要通过封装件衬底100扩散。因此,为了尽可能精确地测量半导体芯片150的温度,温度测量器件110可以被嵌入封装件衬底100中;这仅为示例而不构成限制。例如,封装件衬底100可以包括通过去除内核101的一部分而形成的通孔104,温度测量器件110可以被嵌入通孔104中。通过在封装件衬底100中嵌入温度测量器件110,可以增大封装件衬底100的安装面积,以及可以减小半导体封装件10的尺寸。
温度测量器件110可以包括热敏电阻器120,其感测半导体芯片150中产生的热量。例如,热敏电阻器120可以布置在半导体芯片150的中心下方,以使得通过热敏电阻器120感测得到的温度能够代表半导体封装件10的温度。热敏电阻器120是一种电阻值随温度变化的电阻器,由过渡金属氧化物、陶瓷、或聚合物形成。假设热敏电阻器120的电阻值随温度近乎线性变化,则电阻值和温度之间的关系可以由式(1)表示。
ΔR=kΔT                           .....(1)
其中ΔR是电阻值的变化量,k是电阻的一阶温度系数,ΔT是温度的变化量。
根据电阻的温度系数k,热敏电阻器120可以粗略地分成两种。例如,热敏电阻器120可以被分成电阻值随温度升高而增大(k>0)的正温度系数热敏电阻器(PTC),以及电阻值随温度升高而减小(k<0)的负温度系数热敏电阻器(NTC)。根据本发明构思的一个实施例,热敏电阻器120可以是正温度系数热敏电阻器(PTC)和负温度系数热敏电阻器(NTC)之一,例如负温度系数热敏电阻器(NTC)。
当电流流过热敏电阻器120时,热敏电阻器120发热,于是热敏电阻器120的温度变得高于周围环境温度。如果不对热敏电阻器120的自加热进行校正,则半导体封装件10的温度测量会出现错误,从而导致半导体封装件10的温度控制失效。根据本发明构思的一个实施例,温度测量器件110还可以包括电阻器130,用于消除热敏电阻器120的自加热效应。电阻器130与热敏电阻器120不同,可以具有接近零的电阻温度系数k,因此电阻器130的电阻值几乎不随温度而变化。电阻器130可以包括可变电阻器。热敏电阻器120和电阻器130之间的电连接,以及由于电阻器130的存在与否所导致的热敏电阻器120的发热量的差别将在下文进行说明。
半导体芯片150可以通过电连接介质电连接至封装件衬底100,所述电连接介质例如是焊线或者是在此实施例中的连接至上部金属层107a的多个焊料凸块(solder bump)160。半导体芯片150可以是存储器芯片、逻辑芯片或它们的组合。根据此实施例,半导体芯片150可以是包括温度控制电路151的逻辑芯片(例如中央处理单元,CPU)。另一个示例是,半导体芯片150可以是包含温度控制电路151的存储器芯片或者集成了存储器电路和逻辑电路的芯片。半导体芯片150可以具有与温度测量器件110电连接的内置的温度控制电路151。
温度控制电路151可以包括电源单元157、转换单元155、和处理单元153,其中电源单元157提供温度测量器件110的工作所需的电源;转换单元155接收与在温度测量器件110中测量得到的温度相对应的模拟信号(例如电压)并将该模拟信号转换成数字信号以输出该数字信号;处理单元153从转换单元155接收数字信号以基于所接收到的数字信号控制发热源159。
例如,转换单元155可以包括模数转换器(ADC)。发热源159可以代表半导体芯片150自身或者半导体芯片150内的某个具体电路,并且为方便起见,以参考标号159标记的方框来表示。当半导体封装件10的温度高于基准温度时,处理单元153可以控制半导体芯片150以使其工作速度降低。与此相反,当半导体封装件10的温度低于基准温度时,处理单元153可以控制半导体芯片150以使其工作速度提高(例如以最高速工作)。
本说明书中的“基准温度”是指半导体封装件10中不出现异常操作(例如故障或工作中断)的最高温度,即半导体封装件10可以稳定工作的最大允许温度或更高温度。
根据此实施例,温度测量器件110可以嵌入封装件衬底100中,并且温度控制电路151可以内置在半导体芯片150中,从而通过半导体封装件10的独自操作适当地控制半导体封装件10的温度。
参照图1A和图1B,热敏电阻器120可以具有如下结构,其中由陶瓷或聚合物形成的电阻元件123插入在两个金属电极121和122之间。热敏电阻器120可以是负温度系数热敏电阻器(NTC),其具有包括过渡金属氧化物(例如氧化镍、氧化钴、氧化锰、氧化铁或它们的组合)的电阻元件123。另一示例中,热敏电阻器120可以是正温度系数热敏电阻器(PTC),其具有包括钛酸钡或者由碳末和有机粘结剂形成的电阻元件123。
电阻器130可以具有如下结构,其中由金属或绝缘体形成的电阻元件133插入在两个金属电极131和132之间。例如,电阻元件133可以包括碳、陶瓷导体(如TaN、PbO、RuO2、和NiCr)、金属和金属氧化物等。另一示例中,热敏电阻器120和电阻器130中的至少一个可以为多层结构,其中多个电阻元件插入在多个电极之间。
在封装件衬底100中,热敏电阻器120可以以竖直状态嵌入,而电阻器130可以以水平状态嵌入。例如,热敏电阻器120可以以竖直状态嵌入,其中主电流在热敏电阻器120中为竖直方向,这是因为电极121和122位于顶部和底部;与此相反,电阻器130可以以水平状态嵌入,其中主电流在电阻器130中为水平方向,这是因为电极131和132位于右侧和左侧。
参照图1B和图1C,热敏电阻器120和电阻器130可以串联,温度测量器件110的两端可以与电源单元157连接。例如,热敏电阻器120的第二电极122可以连接至电阻器130的第一电极131,使得热敏电阻器120和电阻器130可以串联。电阻器130的第二电极132可以与电源单元157的一端连接,热敏电阻器120的第一电极121可以与电源单元157的另一端连接,使得温度测量器件110可以从电源单元157接收电源电压Vcc。电源电压Vcc可以使热敏电阻器120工作从而使得热敏电阻器120能够测量半导体封装件10的温度。
前文已指出热敏电阻器120具有电阻随温度变化的特性。由于此特性,当施加电源电压Vcc使得在热敏电阻器120中有电流流过时,在初始阶段仅有有限的电流流过,不过该电流会导致热敏电阻器120自加热,因此会降低热敏电阻器120的电阻值。
如果不存在电阻器130,则热敏电阻器120的发热量Pwithout_resistor可以由公式(2)表示。
P without _ resistor = ( Vcc ) 2 R Thermistor . . . . . ( 2 )
其中RThermistor是热敏电阻器120的电阻值,Vcc是电源电压。
与上述情况不同,在此实施例中,如果存在电阻器130,则热敏电阻器120的发热量Pwith_resistor可以由公式(3)表示。
P with _ resistor = ( R Thermistor R Thermistor + R RL × Vcc ) 2 R Thermistor . . . . . ( 3 )
其中RRL是电阻器130的电阻值。
如果用公式(2)除以公式(3),则可以得到远小于1的值,如公式(4)所示。
P with _ resistor P without _ resistor = ( R Thermistor R Thermistor + R RL ) 2 < < 1 . . . . . ( 4 )
换句话说,存在电阻器130时的发热量Pwith_resistor远小于不存在电阻器130时的发热量Pwithout_resistor。电阻器130的电阻值RRL越大,发热量降低的越多。根据此实施例,温度测量器件110除了热敏电阻器120以外还可以包括电阻器130,以补偿由于热敏电阻器120的自加热而导致的温度测量的误差。
可以将在热敏电阻器120中测量得到的温度作为输出电压Vout给出,其是模拟信号。输出电压Vout可以输入到转换单元155并被转换成数字信号以输出至处理单元153。输出电压Vout可以由公式(5)表示。
V out = R Thermistor R Thermistor + R RL &times; Vcc . . . . . ( 5 )
图2A是示出了根据本发明构思的多个实施例的半导体封装件中的输出电压的曲线图。图2B是例示了根据本发明构思的多个实施例的半导体封装件中的温度控制方法的流程图。图2C是示出了按照根据本发明构思的多个实施例的温度控制方法控制的半导体封装件的温度的曲线图。图2D是示出了图2C的一部分的曲线图。
参照图2A,随着温度越高,输出电压Vout的值越低。线I可以指示当电源电压Vcc为1.8V并且电阻器130的电阻值RRL为1kΩ时热敏电阻器120的输出电压Vout。线II可以指示当电源电压Vcc为1.8V并且电阻器130的电阻值RRL为10kΩ时热敏电阻器120的输出电压Vout。如果给出输出电压Vout,则可以估计半导体封装件10的温度。当转换单元155是12位ADC时,转换单元155可以以212(=4096)阶输出从约0V到约1.8V范围内的输出电压Vout,处理单元153可以读取这些位阶以识别半导体封装件10的温度。根据此实施例,温度测量的范围可以扩展至高温(例如80℃),并且可以最大化温度测量的精度(例如±1℃)。
参照图1A和图2B,在操作S100中,可以使用温度测量器件110来测量半导体封装件10的温度。在操作S120中,可以使用温度控制电路151对热敏电阻器120的温度(电阻值)与基准温度(电阻值)进行比较。处理单元153可以负责上述温度(电阻值)比较。
由于半导体芯片150的工作而产生的热量可以传递至热敏电阻器120,于是热敏电阻器120的电阻值可以改变。在热敏电阻器120为负温度系数热敏电阻器(NTC)的情况下,当半导体封装件10的温度升高超过基准点时,热敏电阻器120的电阻值降至低于基准(目标)电阻值(即基准(目标)温度下的热敏电阻器120的电阻值)。也即,“热敏电阻器120的电阻值低于基准点”可以指示“半导体封装件10的温度高于基准点”。相反,“热敏电阻器120的电阻值高于基准点”可以指示“半导体封装件10的温度低于基准点”。
由于热敏电阻器120的温度可以代表半导体封装件10的温度,因此,当热敏电阻器120处于高温(低电阻值)状态时,即其温度(电阻值)高于(低于)基准温度(电阻值),则意味着半导体封装件10过热,因此在操作S130中热敏电阻器120使得处理单元153能够降低施加至发热源159的功率,以降低半导体芯片150的工作速度。相反,当热敏电阻器120处于低温(高电阻值)状态时,即其温度(电阻值)低于(高于)基准温度(电阻值),则意味着半导体封装件10的温度低于基准点,因此在操作S130中热敏电阻器120使得处理单元153能够增大施加至发热源159的功率,以提高半导体芯片150的工作速度。
参照图2C,如果半导体封装件10的温度不像此实施例中一样受到适当控制,则温度会升高超过约105℃至约110℃的基准温度(这不对本发明构思构成限制,而仅是示例),并且可能出现诸如故障或工作中断的异常操作(见III)。不过,像此实施例中一样受到适当控制的半导体封装件10的温度可以维持在基准温度以下(见IV)。例如,如果施加至半导体芯片150的功率根据热敏电阻器120的温度(电阻值)而增减,则如示出了图2C的放大的“A”部分的图2D所示,半导体封装件10可以在基准温度以下波动但不会升高超过基准温度,从而确保了半导体封装件10的稳定工作。
(方法示例)
图3A至图3F是例示了制造根据本发明构思的一个实施例的半导体封装件的方法的剖视图。
参照图3A,可以提供包括顶表面101a和相对的底表面101b的内核101,并且可以通过去除内核101的一部分来形成通孔104。内核101可以由强化玻璃纤维或环氧树脂形成。在形成通孔104之前或之后,可以在内核101的顶表面101a上形成多个上部金属图案102a,以及在底表面101b上形成多个下部金属图案102b。金属图案102a和102b可以由金属形成,例如由铜(Cu)形成。内核101可以包括至少一个穿过内核101的过孔111。过孔111可以将至少一个上部金属图案102a连接至至少一个下部金属图案102b。
参照图3B,内核101可以布置在支撑板109上,并且热敏电阻器120和电阻器130可以插入通孔104中。热敏电阻器120和电阻器130的厚度可以小于等于内核101、上部金属图案102a、和下部金属图案102b的厚度之和。支撑板109例如可以是绝缘衬底(或条带)并且使用粘合剂粘贴到内核101的底表面101b上。内核101的顶表面101a以涂敷有预浸料坯(prepreg)105a。预浸料坯105a可以穿过通孔104以围绕热敏电阻器120和电阻器130。
热敏电阻器120可以包括布置在第一电极121和第二电极122之间的电阻元件123。类似地,电阻器130可以包括布置在第一电极131和第二电极132之间的电阻元件133。热敏电阻器120和电阻器130中的至少一个可以以竖直状态或以水平状态插入通孔104中。例如,热敏电阻器120可以以竖直状态插入,而电阻器130可以以水平状态插入。
参照图3C,可以去除支撑板109,并且可以用预浸料坯105b涂敷内核101的底表面101b。可以用预浸料坯105双面涂敷内核101。可以通过去除预浸料坯105的一部分来形成使上部金属图案102a开口的上部开口106a和使下部金属图案102b开口的下部开口106b。热敏电阻器120的第一电极121和第二电极122可以分别通过上部开口106a和下部开口106b打开。电阻器130的第一电极131和第二电极132可以通过下部开口106b打开。
参照图3D,可以通过形成上部金属层107a和下部金属层107b来形成封装件衬底100。例如,通过金属沉积或者印刷或通过电镀,可以形成通过上部开口106a与上部金属图案102a连接的金属层103a,并可以形成通过下部开口106b与下部金属图案102b相连接的金属层103b。于是,可以形成其中嵌入有温度测量器件110的封装件衬底100,所述封装件衬底100包括形成了上部金属层107a的顶表面100a以及形成了下部金属层107b的底表面100b,所述温度测量器件110具有热敏电阻器120和电阻器130。至少一个上部金属层107a可以通过过孔111连接至至少一个下部金属层107b。
参照图3E,半导体芯片150可以安装在封装件衬底100的顶表面100a上。在一个示例中,可以通过在半导体芯片150和封装件衬底100之间设置与上部金属层107a对齐的焊料凸块160来将半导体芯片150安装在封装件衬底100的顶表面100a上。通过将半导体芯片150安装在封装件衬底100上,温度控制电路151可以以焊料凸块160和金属层107a、107b为介质电连接至温度测量器件110。如先前图1A中所示,温度控制电路151可以包括为温度测量器件110供电的电源单元157、将与温度测量器件110测量得到的温度相对应的模拟信号转换成数字信号的转换单元155、和接收数字信号以增大或减小施加至发热源159的功率的处理单元153。
参照图3F,可以形成保护半导体芯片150不受外部环境影响的模塑层180。模塑层180可以通过硬化环氧模塑化合物(EMC)来形成。根据此实施例,具有内置的温度控制电路151的半导体芯片150可以安装在封装件衬底100上,在该封装件衬底100中嵌入有温度测量器件110,并且可以形成通过模塑层180模塑的半导体封装件10。还可以形成焊球170来作为将半导体封装件10连接至外部电子器件的外部端子。例如,可以将焊球170粘附至形成在封装件衬底100底表面100b上的下部金属层107b。
(器件变型例)
图4A至图4K是例示了根据本发明构思的多个实施例的半导体封装件的剖视图。图4L是示出了图4K的一部分的等效电路图。由于这些半导体封装件与图1A的半导体封装件相同或相似,因此将省略对其相同点的描述,而将对不同点进行详细说明。
参照图4A,与图1A中所示不同,半导体封装件11可以包括以竖直状态嵌入封装件衬底100中的电阻器130。电阻器130可以以上部金属层107a为介质电连接至电源单元157。
参照图4B,半导体封装件12可以包括嵌入封装件衬底100中的热敏电阻器120和安装在封装件衬底100表面上的电阻器130。热敏电阻器120可以嵌入在半导体芯片150中心下方,以比较精确地测量半导体芯片150的温度。于是,热敏电阻器120的温度(电阻值)可以代表半导体芯片150的温度。由于电阻器130与半导体芯片150的温度测量不具有直接关系,因此电阻器130可以表面安装在封装件衬底100上半导体芯片150的外部。在此说明书中表面安装在封装件衬底100“上”是指表面安装在封装件衬底100的“顶表面”或“底表面”上。
参照图4C,半导体封装件13可以包括表面安装在封装件衬底100的凹陷底表面上的热敏电阻器120。在封装件衬底100的底表面上,可以包括其中可以插入热敏电阻器120的下部空腔108b。封装件衬底100还可以包括上部触点107c,用于将热敏电阻器120电连接至转换单元155和电源单元157。根据此实施例,可以容易地更换热敏电阻器120。电阻器130可以嵌入在穿过封装件衬底100的通孔104’中。在另一示例中,电阻器130可以表面安装在下部空腔108b中或者表面安装在封装件衬底100上。
参照图4D,半导体封装件14可以包括表面安装在封装件衬底100的凹陷顶表面上的热敏电阻器120。在封装件衬底100的顶表面上,可以包括其中可以插入热敏电阻器120的上部空腔108a。封装件衬底100还可以包括下部触点107d,用于将热敏电阻器120电连接至电阻器130和转换单元155。根据此实施例,由于热敏电阻器120靠近半导体芯片150,因此可以比较精确地测量半导体芯片150的温度。电阻器130可以嵌入在通孔104’中或者表面安装在上部空腔108a中或者表面安装在封装件衬底100上。
参照图4E,半导体封装件15可以包括表面安装在半导体芯片150上的热敏电阻器120’。热敏电阻器120’可以是相比其它实施例相对较大的薄膜结构。电阻器130可以嵌入在封装件衬底100中或者表面安装在半导体芯片150上或封装件衬底100上。根据此实施例,电阻器130可以表面安装在半导体芯片150上以便靠近热敏电阻器120’布置。
参照图4F,半导体封装件16可以包括直接连接至半导体芯片150的热敏电阻器120。在一个示例中,热敏电阻器120可以以焊料凸块162为介质安装在半导体芯片150的底表面上。封装件衬底100可以包括其中可以插入热敏电阻器120的开孔114。电阻器130可以嵌入在封装件衬底100中或者表面安装在半导体芯片150或封装件衬底100上。根据此实施例,热敏电阻器120靠近半导体芯片150,以便比较精确地测量半导体芯片150的温度。开孔114使得可以容易地接近热敏电阻器120,从而可容易地更换热敏电阻器120。
参照图4G,半导体封装件17可以包括不带有内置的温度控制电路151的半导体芯片150。温度控制电路151可以布置在半导体封装件17外部,例如安装在图5A所示的其上安装有半导体封装件17的计算机板卡200上。在另一示例中,温度控制电路151中的处理单元153、转换单元155、和电源单元157中的至少一个可以嵌入半导体芯片150中,而其它单元可以布置在半导体封装件17外部。
参照图4H,半导体封装件18可以是多芯片封装件,其中另一个半导体芯片190安装在半导体芯片150上。在一个示例中,半导体芯片150可以是诸如中央处理单元(CPU)的逻辑芯片,而半导体芯片190可以是诸如DRAM、SRAM、NAND或NOR闪存或它们的组合的存储器芯片。例如,半导体芯片190可以以半导体芯片150上的焊料凸块195为介质电连接至半导体芯片150。半导体芯片190可以包括穿透电极(through electrode)191,并且面朝下地被倒装片接合在半导体芯片150上。在另一个示例中,半导体芯片190可以面朝上地安装在半导体芯片150上,并且通过穿透电极191或焊线(未示出)电连接至半导体芯片150或封装件衬底100。根据此实施例,热敏电阻器120可以测量半导体芯片150和190的温度,并且温度控制电路151可以基于热敏电阻器120的测量温度对半导体芯片150和190的工作速度进行单独控制或者整体控制。
参照图4I,半导体封装件19还可以包括散热器200,其将半导体芯片150产生的热量扩散至外部。散热器200可以布置在半导体芯片150和模塑层180之间。在一个示例中,散热器200可以是具有适于围绕半导体芯片150的弯曲板形状的金属(如铜或铝),并且模塑层180以覆盖散热器200。通常,热量可以沿着散热器200移动并通过封装件衬底100扩散。散热器200可以被延伸以连接至上部金属层107a。将连接至散热器200的上部金属层107a与下部金属层107b相连接以提供散热路径的热通孔211也被设置在封装件衬底100中。散热器200可以有效地扩散半导体芯片150中产生的热量,从而避免半导体封装件19被加热至超过基准温度,此外还能够防止其翘曲。在另一个示例中,散热器200可以不延伸至封装件衬底100,并且传递至散热器200的热量可以不经过封装件衬底100而扩散至半导体封装件19外部。
参照图4J,半导体封装件20可以包括粘附至半导体芯片150的顶表面的散热器220。散热器220可以包括沿着半导体芯片150的顶表面水平延伸的板220a以及从板220a上竖直突出的多个散热销(pin)220b。散热器220的表面积通过多个散热销220b增大,从而具有良好的散热性能。模塑层180可以是形成为暴露半导体芯片150的顶表面的暴露模塑层,并具有与半导体芯片150的顶表面相同的水平面。在半导体芯片150和散热器220之间还可以布置诸如热界面材料(TIM)的粘合层222。
参照图4K,半导体封装件21可以包括表面安装在封装件衬底100上的电阻器130和热敏电阻器120a、120b。热敏电阻器120a、120b可以表面安装在封装件衬底100上,因此相比嵌入的情况更易受到外部环境的影响。因此,为了使半导体芯片150的温度测量中的误差最小化,将热敏电阻器120a和120b分别表面安装在封装件衬底100的顶表面和底表面上。
在一个示例中,第一热敏电阻器120a可以表面安装在封装件衬底100的底表面上,以测量通过封装件衬底100传递的半导体芯片150的温度,第二热敏电阻器120b可以表面安装在封装件衬底100的顶表面上,以测量通过模塑层180和/或封装件衬底100传递的半导体芯片150的温度。第二热敏电阻器120b可以表面安装在封装件衬底100上表面上靠近半导体芯片150处。在另一示例中,第一和第二热敏电阻器120a、120b之一可以表面安装在封装件衬底100的顶表面或底表面上,而另一个可以表面安装在半导体芯片150上。
电阻器130可以表面安装在封装件衬底100上或者嵌入在封装件衬底100中。可以提供与热敏电阻器120a、120b单独连接的多个(例如2个)电阻器130,或如本实施例中一样提供与所有热敏电阻器120a、120b都连接的一个电阻器130。
参照图4L和图4K,温度测量器件110’可以电连接至电源单元157以接收电源电压Vcc,在该温度测量器件110’中,两个热敏电阻器120a和120b并联连接后与一个电阻器130串联连接。第一热敏电阻器120a和第二热敏电阻器120b可以分别输出第一输出电压Vout1和第二输出电压Vout2。温度控制电路151可以基于第一输出电压Vout1和第二输出电压Vout2中表示较高温度的输出电压来控制发热源159的工作速度。
(手机模块的示例)
图5A是例示了包括根据本发明构思的一个实施例的半导体封装件的手机模块的框图。图5B是例示了图5A的变型例的框图。
参照图5A,手机模块1可以包括安装在模块衬底200上的中央处理单元210、基带芯片220、射频发射芯片230、射频接收芯片240、和存储器芯片250。全部芯片210至250可以安装在模块衬底200的一个表面或两个表面上。中央处理单元210主要在进行通话或者使用无线网络时执行生成和分析要发送至基站或者从基站接收的信号(例如CDMA信号)的功能,另外也可以执行诸如多媒体的音频和视频功能的各种任务。此外,中央处理单元210可以接收从键盘280输出的按键输入信号,以及控制可视地显示手机的状态或操作过程的诸如液晶显示器(LCD)的显示单元290。存储器芯片250可以包括存储器(如NAND闪存或SDRAM),以存储中央处理单元210的控制操作所需的程序、电话号码、姓名、音频文件、和视频文件等。射频发射芯片230和射频接收芯片240可以通过天线270将射频信号发射至基站或者从基站接收射频信号。还可以包括用于分离发射/接收频率的双工器260。基带芯片220可以负责数字信号处理和通话处理等。
全部芯片210至250可以安装在模块衬底200上以便如上述半导体封装件10至21之一相同或类似地进行封装。在一个示例中,与图1A的半导体封装件10相同或类似地,中央处理单元210可以包括温度控制电路151和温度测量器件110a,其它芯片220至250可以包括温度测量器件110b至110e。各个温度测量器件110a至110e可以包括如图1A所示的热敏电阻器120和电阻器130。
在另一个示例中,中央处理单元210的温度测量器件110a可以包括热敏电阻器120和电阻器130,而其它芯片220至250的各温度测量器件110b至110e可以包括热敏电阻器120但可以不包括电阻器130。在这种情况下,芯片220至250的热敏电阻器120可以共同连接至中央处理单元210的电阻器130。在另一示例中,芯片210至250的各温度测量器件110a至110e可以包括热敏电阻器120但可以不包括电阻器130。电阻器130f可以布置在模块衬底200上,以使各个芯片210至250的热敏电阻器120共同连接至电阻器130f。在另一示例中,温度控制电路151和温度测量器件110a可以不布置在中央处理单元210中,而是嵌入在模块衬底200中或者表面安装在模块衬底200上。
根据此实施例,可以在芯片级控制手机模块1的温度。例如,当芯片210至250之一(如中央处理单元210)过热超过了基准温度时,温度控制电路151可以通过降低中央处理单元210的工作速度来将其温度降低至基准温度以下。在另一示例中,当手机模块1由于手机的多任务而过热时,可以停止特定功能。例如,当播放存储在存储器芯片250中的音频文件(如MP3)时手机模块1的温度异常升高时,温度控制电路151可以通过暂停通信功能来避免过热。
参照图5B,手机模块2可以包括模块衬底200,模块衬底200包括温度测量器件110f。除此之外,手机模块2可以与图5A的手机模块1相同或相似。例如,中央处理单元210可以包括温度控制电路151和温度测量器件110a,而其它芯片220至250可以包括温度测量器件110b至110e。各个温度测量器件110a至110e可以与图1A的温度测量器件相同或相似地包括热敏电阻器120和电阻器130,或者可以包括热敏电阻器120但可以不包括电阻器130。布置在模块衬底200中的温度测量器件110f可以包括热敏电阻器120和电阻器130,热敏电阻器120和电阻器130中的至少一个可以嵌入在模块衬底200中或者表面安装在模块衬底200上。温度测量器件110f可以布置在相对来说产生较多热量的位置附近,例如中央处理单元210、基带芯片220和/或存储器芯片250附近。
根据此实施例,除了在芯片级之外还可以在模块级控制手机模块2的温度。例如,中央处理单元210的温度控制电路151可以基于通过温度测量器件110f测量得到的温度对全部芯片220至250的工作速度进行控制,从而控制模块衬底200的温度。除了模块级的温度控制之外,还可以如在图5A中详细图示那样执行芯片级的温度控制。
在另一示例中,中央处理单元210可以包括温度控制电路151和温度测量器件110a,但是其它芯片220至250可以不包括温度测量器件110b至110e。在这种情况下,可以在模块级控制手机模块2的温度。
(计算机板卡的示例)
图6A是例示了包括根据本发明构思的一个实施例的半导体封装件的计算机板卡的框图。图6B是例示了图6A的一部分的框图。
参照图6A,计算机板卡3可以包括安装在主板300上的控制计算机整体操作的中央处理单元310、提供主存储场所的包括至少一个存储器芯片322的存储器模块320、负责图形处理的图形芯片330、提供辅助存储场所的存储器件340、和控制对计算机的基本硬件(如键盘、监视器、或存储器件)进行访问的ROM芯片350。
器件310至340可以按照与上述半导体封装件10至21之一相同或相似的方式进行封装。例如,中央处理单元310可以包括温度控制电路151和温度测量器件110a,而其它器件320至340可以包括温度测量器件110b至110c。与图1A的温度测量器件相同或相似地,中央处理单元310的温度测量器件110a可以包括热敏电阻器120和电阻器130,而其它器件320至340的各温度测量器件110b至110c可以包括热敏电阻器120或者包括热敏电阻器120和电阻器130。在上述示例中,可以针对器件310至340中的每一个单独执行温度控制。
在另一示例中,包括热敏电阻器120和电阻器130的温度测量器件110f可以嵌入在主板300中或者表面安装在主板300上。在这种情况下,可以针对器件310至340中的每一个和/或主板300单独执行温度控制。
存储器件340可以采用硬盘驱动器(HDD)、或如本发明构思的此实施例那样的固态盘(SSD)。下文将参照图6B对SSD 340进行说明。
参照图6B,SSD 340可以包括SSD控制器1620、缓冲存储器1630、和存储器件1640。SSD 340可以与主机1610接口。SSD控制器1620可以包括中央处理单元1621、主机接口1622、缓存管理器1623和存储器接口1624。
中央处理单元1621根据驱动SSD 340的固件将读写操作所需的各种控制信号传送至主机1610和存储器接口1624,并执行对缓冲存储器1630或存储器件1640的访问操作。主机接口1622可以提供主机1610和SSD 340之间的物理连接。缓存管理器1623可以控制缓冲存储器1630的读写操作。例如,缓冲存储器1630可以包括同步DRAM,用以提供足够的缓冲空间。存储器件1640可以包括用于提供存储空间的非易失性存储器,例如可以包括NAND闪存、NOR闪存、PRAM、MRAM或ReRAM中的至少一个。存储器件1640可以是数据或代码存储存储器。当存储器件1640是代码存储存储器时,SSD 340无需来自主机1610的输入而可以进行独自操作。存储器接口1624可以根据中央处理单元1621的控制与存储器件1640交换数据。SSD 340可以包括多媒体卡(MMC)、安全数据(SD)卡、存储棒、ID卡或智能卡等。
前文公开的主题应当认为是示例性的而非限制性的,并且所附权利要求旨在覆盖落入本发明构思的实质精神和范围之内的全部变型、改进和其它实施例。因此,在法律允许的最大程度上,应当以可允许的最广义方式解释权利要求及其等同部分,并以此确定本发明构思的范围,而不应将本发明构思限制或局限为前文的具体描述。

Claims (37)

1.一种半导体器件,包括半导体封装件,在所述半导体封装件中,半导体芯片安装在封装件衬底上,
其中,所述半导体封装件包括:
温度测量器件,其测量所述半导体封装件的温度;和
温度控制电路,其基于所述温度测量器件测量得到的所述半导体封装件的温度来改变所述半导体封装件的工作速度。
2.根据权利要求1的半导体器件,其中,所述温度测量器件嵌入在所述封装件衬底中,并且所述温度控制电路内置在所述半导体芯片中。
3.根据权利要求2的半导体器件,其中,所述温度测量器件包括:
热敏电阻器,其在所述封装件衬底中布置在所述半导体芯片下方并且具有随着所述半导体芯片的温度而变化的电阻值;和
电阻器,其与所述热敏电阻器电连接并防止所述热敏电阻器的自加热。
4.根据权利要求3的半导体器件,其中,所述温度控制电路包括:
电源单元,其电连接至所述电阻器,并对所述温度测量器件施加电源电压;
转换单元,其电连接至所述热敏电阻器,并接收从所述热敏电阻器输出的模拟信号以将该模拟信号转换成数字信号;和
处理单元,其电连接至所述转换单元,并基于所述数字信号改变施加至所述半导体芯片的功率。
5.根据权利要求1的半导体器件,其中,所述半导体封装件还包括散热器,其将所述半导体芯片中产生的热量扩散至外部。
6.根据权利要求1的半导体器件,其中,所述半导体芯片包括所述温度控制电路内置在其中的逻辑芯片和安装在所述逻辑芯片上的存储器芯片,并且所述温度控制电路改变所述逻辑芯片和所述存储器芯片的工作速度。
7.一种半导体器件,包括:
封装件衬底,和
安装在所述封装件衬底上的半导体芯片,
其中,所述封装件衬底包括一个热敏电阻器和一个电阻器,所述热敏电阻器感测所述半导体芯片的温度以输出对应于该温度的输出电压,所述电阻器用于防止所述热敏电阻器的自加热,
并且,所述半导体芯片包括对所述电阻器和所述热敏电阻器施加电源电压的电源单元、将所述输出电压转换成位信号的转换单元、以及基于所述位信号识别所述半导体芯片的温度以改变所述半导体芯片的工作速度的处理单元。
8.根据权利要求7的半导体器件,其中,所述处理单元在所述半导体芯片的温度低于基准温度时提高所述半导体芯片的工作速度,而在所述半导体芯片的温度高于所述基准温度时降低所述半导体芯片的工作速度。
9.根据权利要求7的半导体器件,其中,所述热敏电阻器和所述电阻器中的至少一个嵌入在所述封装件衬底中或者表面安装在所述封装件衬底上,或者所述热敏电阻器和所述电阻器中的至少一个表面安装在所述半导体芯片上。
10.根据权利要求7的半导体器件,其中,所述热敏电阻器包括第一热敏电阻器和第二热敏电阻器,所述第一热敏电阻器表面安装在所述封装件衬底的底表面上,所述第二热敏电阻器表面安装在所述封装件衬底的顶表面上,所述第一热敏电阻器和所述第二热敏电阻器共同连接至所述电阻器。
11.根据权利要求7的半导体器件,其中,所述封装件衬底在其顶表面或底表面上包括空腔,并且所述热敏电阻器和所述电阻器中的至少一个插入在所述空腔中。
12.根据权利要求7的半导体器件,其中,所述封装件衬底包括打开所述半导体芯片的底表面的开孔,并且所述热敏电阻器插入所述开孔中以直接连接至所述半导体芯片。
13.根据权利要求7的半导体器件,还包括对所述半导体芯片进行模塑的模塑层以及布置在所述模塑层和所述半导体芯片之间的散热器,所述散热器扩散在所述半导体芯片中产生的热量。
14.根据权利要求13的半导体器件,其中,所述散热器围绕所述半导体芯片并且被延伸以连接至所述封装件衬底,
并且,所述封装件衬底还包括穿透所述封装件衬底以连接至所述散热器的热通孔,所述热通孔提供散热路径。
15.根据权利要求7的半导体器件,还包括:
开口模塑层,其对所述半导体芯片进行模塑、打开所述半导体芯片的顶表面、并且与所述半导体芯片的顶表面处在同一水平面;和
散热器,其布置在所述半导体芯片和所述开口模塑层的顶表面。
16.根据权利要求7的半导体器件,还包括模块衬底,安装有所述半导体芯片的所述封装件衬底安装在所述模块衬底上,其中所述模块衬底包括测量所述模块衬底的温度的第二热敏电阻器和连接至所述第二热敏电阻器的第二电阻器。
17.一种半导体器件,包括半导体封装件,在所述半导体封装件中,半导体芯片安装在封装件衬底上,
其中,所述封装件衬底包括嵌入式温度测量器件,在该嵌入式温度测量器件中,电阻值随着温度升高而减小的负温度系数热敏电阻器与电阻值不随温度变化的电阻器电连接,
并且,所述半导体芯片包括内置的温度控制电路,所述温度控制电路将所述负温度系数热敏电阻器的电阻值与基准电阻值进行比较,基于比较结果调整施加至所述半导体芯片的功率。
18.根据权利要求17的半导体器件,其中,所述温度控制电路在所述负温度系数热敏电阻器的电阻值高于所述基准电阻值时增大所述功率。
19.根据权利要求17的半导体器件,其中,所述温度控制电路在所述负温度系数热敏电阻器的电阻值低于所述基准电阻值时减小所述功率。
20.根据权利要求17的半导体器件,其中,所述温度控制电路包括:
电源单元,其对所述温度测量器件施加电源电压;
模数转换器,其被电连接至所述负温度系数热敏电阻器,并接收所述负温度系数热敏电阻器的电阻值,以将该电阻值转换成数字信号;和
处理单元,其被电连接至所述模数转换器,并接收所述数字信号以基于所述数字信号增大或减小施加至所述半导体芯片的功率。
21.一种半导体器件,包括半导体封装件,在所述半导体封装件中,半导体芯片安装在封装件衬底上,
其中,所述封装件衬底包括嵌入式温度测量器件,在该嵌入式温度测量器件中,负温度系数热敏电阻器与电阻器电连接,所述负温度系数热敏电阻器的电阻值随温度升高而减小,并且所述负温度系数热敏电阻器感测所述半导体芯片的温度,而所述电阻器的电阻值不随温度变化,并且所述电阻器防止所述负温度系数热敏电阻器的自加热,
并且,所述半导体芯片包括内置的温度控制电路,其中所述温度控制电路将通过所述负温度系数热敏电阻器测量所述半导体芯片的温度而得到的热敏电阻器温度与基准温度进行比较,并在所述热敏电阻器温度高于所述基准温度时降低所述半导体芯片的工作速度。
22.根据权利要求21的半导体器件,其中,所述温度控制电路在所述热敏电阻器温度低于所述基准温度时提高所述半导体芯片的工作速度。
23.一种半导体器件,包括:
封装件衬底,其包括嵌入式温度测量器件,在该嵌入式温度测量器件中,电阻值随温度升高而减小的负温度系数热敏电阻器与电阻值不随温度变化的电阻器电连接;
半导体芯片,其安装在所述封装件衬底上,所述半导体芯片包括内置的温度控制电路,该温度控制电路包括:电源单元,其被电连接至所述温度测量器件并将电源电压施加至所述温度测量器件;模数转换器,其被电连接至所述负温度系数热敏电阻器,并接收所述负温度系数热敏电阻器的电阻值以将所述电阻值转换成位信号;以及处理单元,其被电连接至所述模数转换器以接收所述位信号;
连接端子,其布置在所述封装件衬底和所述半导体芯片之间,并将所述半导体芯片电连接至所述封装件衬底;和
模塑层,其对所述半导体芯片进行模塑。
24.根据权利要求23的半导体器件,其中,
所述负温度系数热敏电阻器包括布置在第一电极和第二电极之间的第一电阻元件,
所述电阻器包括布置在第三电极和第四电极之间的第二电阻元件,
并且,所述第二电极被电连接至所述第三电极,使得所述负温度系数热敏电阻器与所述电阻器串联连接。
25.根据权利要求24的半导体器件,其中,所述第四电极被电连接至所述电源单元,使得所述电阻器从所述电源单元接收电源电压,并且所述第一电极接地。
26.根据权利要求24的半导体器件,其中,所述第一电极被电连接至所述模数转换器,使得所述负温度系数热敏电阻器的电阻值输入所述模数转换器。
27.根据权利要求23的半导体器件,其中,所述封装件衬底包括具有顶表面和底表面的内核,在所述顶表面上布置有与所述连接端子相连接的上部金属层,在与所述顶表面相对的所述底表面上布置有与外部端子相连接的下部金属层;并且,所述内核包括孔,所述孔提供在其中嵌入所述负温度系数热敏电阻器和所述电阻器的空间。
28.根据权利要求23的半导体器件,其中,所述负温度系数热敏电阻器感测所述半导体芯片的温度,以输出与所述半导体芯片的温度相对应的电阻值。
29.根据权利要求28的半导体器件,其中,所述处理单元在所述电阻值高于基准电阻值时增大施加至所述半导体芯片的功率,以提高所述半导体芯片的工作速度,并且在所述电阻值低于所述基准电阻值时减小施加至所述半导体芯片的功率,以降低所述半导体芯片的工作速度。
30.一种控制半导体器件的温度的方法,在所述半导体器件中,半导体芯片安装在封装件衬底上,所述封装件衬底包括电阻值随温度的升高而减小的负温度系数热敏电阻器以及被电连接至所述负温度系数热敏电阻器的电阻器,所述方法包括步骤:
通过所述负温度系数热敏电阻器测量所述半导体芯片的温度;
从所述负温度系数热敏电阻器输出与所述半导体芯片的温度相对应的电阻值;
将所述电阻值与基准电阻值进行比较;和
在所述电阻值高于或低于所述基准电阻值时改变施加至所述半导体芯片的功率。
31.根据权利要求30的方法,其中,改变所述功率的步骤包括:
在所述电阻值高于所述基准电阻值时增大施加至所述半导体芯片的功率;和
在所述电阻值低于所述基准电阻值时减小施加至所述半导体芯片的功率。
32.根据权利要求31的方法,其中,增大所述功率的步骤包括提高所述半导体芯片的工作速度,而减小所述功率的步骤包括降低所述半导体芯片的工作速度。
33.根据权利要求30的方法,还包括步骤:通过所述电阻器降低所述负温度系数热敏电阻器的自加热。
34.根据权利要求30的方法,还包括步骤:
将所述电阻值传送至模数转换器以将所述电阻值转换成数字信号;和
将所述数字信号传送至处理单元,以基于所述数字信号对所述电阻值与所述基准电阻值进行比较。
35.一种控制半导体器件的温度的方法,在所述半导体器件中半导体芯片安装在封装件衬底上,所述封装件衬底包括电阻值随温度的升高而减小的负温度系数热敏电阻器以及被电连接至所述负温度系数热敏电阻器的电阻器,所述方法包括步骤:
通过所述负温度系数热敏电阻器测量所述半导体芯片的温度;
从所述负温度系数热敏电阻器输出从所述半导体芯片的温度得到的热敏电阻器温度;
将所述热敏电阻器温度与基准温度进行比较;和
在所述热敏电阻器温度高于或低于所述基准温度时改变施加至所述半导体芯片的功率。
36.根据权利要求35的方法,其中,改变所述功率的步骤包括:
在所述热敏电阻器温度高于所述基准温度时减小施加至所述半导体芯片的功率;和
在所述热敏电阻器温度低于所述基准温度时增大施加至所述半导体芯片的功率。
37.根据权利要求35的方法,还包括步骤:
将所述热敏电阻器温度传送至模数转换器,以将所述热敏电阻器温度转换成数字信号;和
将所述数字信号传送至处理单元,以基于所述数字信号对所述热敏电阻器温度与所述基准温度进行比较。
CN201110380601.6A 2010-11-26 2011-11-25 半导体器件以及控制其温度的方法 Active CN102541120B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0118954 2010-11-26
KR1020100118954A KR101752829B1 (ko) 2010-11-26 2010-11-26 반도체 장치

Publications (2)

Publication Number Publication Date
CN102541120A true CN102541120A (zh) 2012-07-04
CN102541120B CN102541120B (zh) 2016-02-24

Family

ID=46049901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110380601.6A Active CN102541120B (zh) 2010-11-26 2011-11-25 半导体器件以及控制其温度的方法

Country Status (6)

Country Link
US (2) US8692349B2 (zh)
JP (1) JP5931417B2 (zh)
KR (1) KR101752829B1 (zh)
CN (1) CN102541120B (zh)
DE (1) DE102011054886B4 (zh)
TW (1) TWI562292B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988115B2 (en) 2012-06-04 2015-03-24 Samsung Electronics Co., Ltd. Electronic device and method for controlling temperature thereof
CN106339011A (zh) * 2015-07-10 2017-01-18 深圳市中兴微电子技术有限公司 一种芯片温度检测和控制方法与装置
CN107068625A (zh) * 2015-11-04 2017-08-18 台湾积体电路制造股份有限公司 具有空腔的聚合物系半导体结构
CN108027633A (zh) * 2015-09-21 2018-05-11 高通股份有限公司 使用封装件内传感器为计算设备提供温度缓解的电路和方法
CN108281161A (zh) * 2017-01-05 2018-07-13 爱思开海力士有限公司 能够测量温度的存储器模块及使用其的系统
CN109887529A (zh) * 2019-03-19 2019-06-14 济南德欧雅安全技术有限公司 一种共享电阻器的多芯片计算机存储设备
CN110197749A (zh) * 2018-02-27 2019-09-03 香港理工大学 一体化加热器及其温度传感方法
CN110459521A (zh) * 2018-05-07 2019-11-15 恒劲科技股份有限公司 覆晶封装基板和电子封装件
CN110928347A (zh) * 2018-09-20 2020-03-27 瑞萨电子株式会社 半导体器件和半导体器件控制方法
CN111162057A (zh) * 2020-01-06 2020-05-15 珠海格力电器股份有限公司 半导体功率器件及用于半导体功率器件的功率处理组件
CN112133680A (zh) * 2020-08-18 2020-12-25 山东汉旗科技有限公司 一种低压大电流Mosfet功率芯片
CN112880850A (zh) * 2018-07-09 2021-06-01 三菱电机株式会社 半导体装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013040B1 (en) * 2009-04-10 2015-04-21 Sanmina Corporation Memory device with die stacking and heat dissipation
US20130173944A1 (en) * 2011-12-28 2013-07-04 Lsi Corporation Reducing power consumption of memory
US9190397B2 (en) * 2012-02-14 2015-11-17 Mitsubishi Electric Corporation Semiconductor device
DE102012111458B4 (de) * 2012-11-27 2022-12-08 Tdk Electronics Ag Halbleitervorrichtung
KR101922452B1 (ko) 2013-02-26 2018-11-28 삼성전자 주식회사 반도체 테스트 장치 및 그 제조 방법
KR102063817B1 (ko) 2013-03-04 2020-01-08 삼성전자주식회사 반도체 패키지를 포함하는 반도체 장치의 표면 온도 제어 방법
KR102123991B1 (ko) 2013-03-11 2020-06-17 삼성전자주식회사 반도체 패키지 및 이를 구비하는 전자 시스템
CN105051898B (zh) * 2013-08-23 2018-01-16 富士电机株式会社 半导体装置
KR102077608B1 (ko) * 2013-09-26 2020-02-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 스택 패키지
SG2013084009A (en) * 2013-11-12 2015-06-29 Rockwell Automation Asia Pacific Business Ctr Pte Ltd Multiple alternative automation input system and method
DE102013114006A1 (de) * 2013-12-13 2015-06-18 Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. KG Leiterplatte
KR102317263B1 (ko) 2014-03-11 2021-10-25 삼성전자주식회사 반도체 패키지 및 이를 포함하는 데이터 저장 장치
EP3117456B1 (en) * 2014-03-12 2022-05-11 Intel Corporation Microelectronic package having a passive microelectronic device disposed within a package body and its manufacturing method
WO2015153179A1 (en) * 2014-04-01 2015-10-08 Agiltron, Inc. Microelectromechanical displacement structure and method for controlling displacement
US9198296B1 (en) * 2015-01-06 2015-11-24 Kinsus Interconnect Technology Corp. Double sided board with buried element and method for manufacturing the same
DE102015208348B3 (de) 2015-05-06 2016-09-01 Siemens Aktiengesellschaft Leistungsmodul sowie Verfahren zum Herstellen eines Leistungsmoduls
JP6592099B2 (ja) 2015-10-01 2019-10-16 ローム株式会社 半導体装置
CN105489568B (zh) * 2015-11-25 2019-01-22 中国科学院微电子研究所 一种倒装芯片的倒装封装结构及倒装芯片
US10872832B2 (en) * 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
JP6637374B2 (ja) * 2016-04-27 2020-01-29 ルネサスエレクトロニクス株式会社 半導体装置及び温度センサ
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
KR102673675B1 (ko) 2016-12-06 2024-06-12 삼성전자주식회사 전자 장치 및 전자 장치에서의 표면 발열을 제어하기 위한 방법
FR3077157B1 (fr) * 2018-01-25 2020-02-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Puce electronique a face arriere protegee
US10784213B2 (en) * 2018-01-26 2020-09-22 Hong Kong Applied Science and Technology Research Institute Company Limited Power device package
JP2020009879A (ja) * 2018-07-06 2020-01-16 太陽誘電株式会社 回路基板および回路モジュール
KR20200028143A (ko) * 2018-09-06 2020-03-16 주식회사 웨이브피아 패키지 레벨에서 온도 모니터링이 가능한 알에프 소자 패키지
KR102091938B1 (ko) * 2018-10-01 2020-03-20 전자부품연구원 반도체소자 실장재 및 제조방법
US11224098B2 (en) * 2018-11-01 2022-01-11 General Electric Company Systems and methods for passive heating of temperature-sensitive electronic components
JP7121188B2 (ja) * 2019-03-29 2022-08-17 京セラ株式会社 素子用基板、発光素子モジュールおよび発光装置
TWI681278B (zh) * 2019-04-11 2020-01-01 群聯電子股份有限公司 溫度控制電路、記憶體儲存裝置及溫度控制方法
US11382178B2 (en) * 2019-06-27 2022-07-05 General Electric Company System and method for heating an electrical bus in an electrical cabinet for cold startup and condensation/frost control
US20210057397A1 (en) * 2019-08-20 2021-02-25 Qualcomm Incorporated Electrodeless passive embedded substrate
US11588470B2 (en) * 2020-02-18 2023-02-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
DE102021202150A1 (de) 2021-03-05 2022-09-08 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul mit Alterungserkennung
US11971760B2 (en) * 2021-04-07 2024-04-30 Apple Inc. Printed circuits with embedded resistive thermal devices
US20230029782A1 (en) * 2021-07-30 2023-02-02 Changxin Memory Technologies, Inc. System, method and device for temperature control
CN115101510B (zh) * 2022-08-26 2022-11-11 智新半导体有限公司 一种内置热敏器件的芯片结构及制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132469A (ja) * 1992-10-15 1994-05-13 Toshiba Corp 集積回路素子及び該素子を有する電子機器装置
FR2708737B1 (fr) * 1993-08-02 1995-09-08 Siemens Automotive Sa Dispositif de mesure de la température.
JPH08139223A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp 半導体装置
JPH09116268A (ja) 1995-10-16 1997-05-02 Noboru Orimo プリント配線板
JP2861981B2 (ja) * 1997-04-11 1999-02-24 日本電気株式会社 半導体装置の冷却構造
JP4885366B2 (ja) * 2000-01-31 2012-02-29 日本特殊陶業株式会社 配線基板の製造方法
JP4631223B2 (ja) * 2001-07-04 2011-02-16 パナソニック株式会社 半導体実装体およびそれを用いた半導体装置
JP2003152303A (ja) * 2001-08-27 2003-05-23 Ibiden Co Ltd 配線板
US6987032B1 (en) * 2002-07-19 2006-01-17 Asat Ltd. Ball grid array package and process for manufacturing same
US7253495B2 (en) * 2002-10-15 2007-08-07 Marvell World Trade Ltd. Integrated circuit package with air gap
US6959258B2 (en) * 2003-02-18 2005-10-25 Lsi Logic Corporation Methods and structure for IC temperature self-monitoring
JP3756168B2 (ja) * 2004-03-19 2006-03-15 株式会社ソニー・コンピュータエンタテインメント 回路の発熱制御方法、装置およびシステム
JP3811166B2 (ja) * 2004-05-31 2006-08-16 株式会社東芝 電子機器
KR100704936B1 (ko) * 2005-06-22 2007-04-09 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제작방법
US7413343B2 (en) * 2005-09-16 2008-08-19 Kyocera Wireless Corp. Apparatus for determining a temperature sensing element
JP4777764B2 (ja) 2005-12-08 2011-09-21 ニチコン株式会社 温度補償回路基板の製造方法
TW200727431A (en) * 2006-01-04 2007-07-16 Champmems Corp Sensing chip package module bonded on base board
TW200727370A (en) * 2006-01-12 2007-07-16 Touch Micro System Tech Integrated die packaging structure and manufacturing process thereof
US7638874B2 (en) 2006-06-23 2009-12-29 Intel Corporation Microelectronic package including temperature sensor connected to the package substrate and method of forming same
TW200841437A (en) * 2007-04-11 2008-10-16 Siliconware Precision Industries Co Ltd Manufacturing method of semiconductor package and heat-dissipating structure applicable thereto
TWI345290B (en) * 2007-06-05 2011-07-11 Advanced Semiconductor Eng A heat dissipation module for chip package
KR101505551B1 (ko) * 2007-11-30 2015-03-25 페어차일드코리아반도체 주식회사 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법
USRE45029E1 (en) 2007-12-24 2014-07-22 Uniforce Tech Limited Liability Company Thermal sensors for stacked dies
KR101483656B1 (ko) * 2008-01-30 2015-01-16 코닌클리케 필립스 엔.브이. 광 또는 온도 센서들이 통합되고, 시다중화되어 있는 반도체 패키지
US20090285261A1 (en) * 2008-05-17 2009-11-19 Lsi Corporation Integrated Circuit System Monitor
US20100275824A1 (en) 2009-04-29 2010-11-04 Larue Albert D Biomass center air jet burner

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988115B2 (en) 2012-06-04 2015-03-24 Samsung Electronics Co., Ltd. Electronic device and method for controlling temperature thereof
CN106339011A (zh) * 2015-07-10 2017-01-18 深圳市中兴微电子技术有限公司 一种芯片温度检测和控制方法与装置
CN108027633A (zh) * 2015-09-21 2018-05-11 高通股份有限公司 使用封装件内传感器为计算设备提供温度缓解的电路和方法
US10504810B2 (en) 2015-11-04 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer-based-semiconductor structure with cavity
CN107068625B (zh) * 2015-11-04 2019-12-10 台湾积体电路制造股份有限公司 具有空腔的聚合物系半导体结构
US11133236B2 (en) 2015-11-04 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer-based-semiconductor structure with cavity
CN107068625A (zh) * 2015-11-04 2017-08-18 台湾积体电路制造股份有限公司 具有空腔的聚合物系半导体结构
CN108281161A (zh) * 2017-01-05 2018-07-13 爱思开海力士有限公司 能够测量温度的存储器模块及使用其的系统
CN108281161B (zh) * 2017-01-05 2021-10-08 爱思开海力士有限公司 能够测量温度的存储器模块及使用其的系统
CN110197749A (zh) * 2018-02-27 2019-09-03 香港理工大学 一体化加热器及其温度传感方法
CN110197749B (zh) * 2018-02-27 2022-03-22 香港理工大学 一体化加热器及其温度传感方法
CN110459521A (zh) * 2018-05-07 2019-11-15 恒劲科技股份有限公司 覆晶封装基板和电子封装件
CN112880850B (zh) * 2018-07-09 2024-02-20 三菱电机株式会社 半导体装置
CN112880850A (zh) * 2018-07-09 2021-06-01 三菱电机株式会社 半导体装置
CN110928347A (zh) * 2018-09-20 2020-03-27 瑞萨电子株式会社 半导体器件和半导体器件控制方法
CN110928347B (zh) * 2018-09-20 2022-11-01 瑞萨电子株式会社 半导体器件和半导体器件控制方法
CN109887529A (zh) * 2019-03-19 2019-06-14 济南德欧雅安全技术有限公司 一种共享电阻器的多芯片计算机存储设备
CN111162057B (zh) * 2020-01-06 2022-01-21 珠海格力电器股份有限公司 半导体功率器件及用于半导体功率器件的功率处理组件
CN111162057A (zh) * 2020-01-06 2020-05-15 珠海格力电器股份有限公司 半导体功率器件及用于半导体功率器件的功率处理组件
CN112133680A (zh) * 2020-08-18 2020-12-25 山东汉旗科技有限公司 一种低压大电流Mosfet功率芯片
CN112133680B (zh) * 2020-08-18 2022-06-28 山东汉旗科技有限公司 一种低压大电流Mosfet功率芯片

Also Published As

Publication number Publication date
CN102541120B (zh) 2016-02-24
JP5931417B2 (ja) 2016-06-08
JP2012114446A (ja) 2012-06-14
DE102011054886A1 (de) 2012-05-31
KR20120057285A (ko) 2012-06-05
US20140184312A1 (en) 2014-07-03
US8692349B2 (en) 2014-04-08
US20120133427A1 (en) 2012-05-31
DE102011054886B4 (de) 2021-07-08
TW201230255A (en) 2012-07-16
KR101752829B1 (ko) 2017-06-30
TWI562292B (en) 2016-12-11

Similar Documents

Publication Publication Date Title
CN102541120B (zh) 半导体器件以及控制其温度的方法
CN101341414B (zh) 连接验证技术
CN204614457U (zh) 半导体装置
CN109830466B (zh) 热界面材料层及包括热界面材料层的层叠封装件器件
US9356002B2 (en) Semiconductor package and method for manufacturing the same
US20150129874A1 (en) Emi shielding in semiconductor packages
CN104576557A (zh) 包括插入件开口的半导体封装件装置
CN104282640A (zh) 半导体芯片与具有该半导体芯片的层叠型半导体封装
WO2017112134A1 (en) Integrated circuit packages with temperature sensor traces
US11557523B2 (en) Semiconductor packages and methods of forming the semiconductor packages
US8338941B2 (en) Semiconductor packages and methods of fabricating the same
KR20180011445A (ko) 솔리드 스테이트 드라이브 패키지
KR20160049616A (ko) 반도체 패키지
KR101697603B1 (ko) 반도체 패키지
US20140353813A1 (en) Semiconductor package having a system-in-package structure
KR20090083709A (ko) 인쇄회로기판, 반도체 패키지, 카드 및 시스템
CN107946290B (zh) 用于高带宽内存应用的中介层加热器
US9209133B2 (en) Semiconductor apparatus
US20120087099A1 (en) Printed Circuit Board For Board-On-Chip Package, Board-On-Chip Package Including The Same, And Method Of Fabricating The Board-On-Chip Package
US20150123283A1 (en) Semiconductor package and method for manufacturing the same
KR20140106997A (ko) 반도체 패키지
US8835922B2 (en) Monitoring pad and semiconductor device including the same
US20140327156A1 (en) Semiconductor package and method of manufacturing the same
US9646895B2 (en) Semiconductor package and manufacturing method thereof
CN117835522A (zh) 加密电路板、加密封装板及封装模组检测方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant