KR20100002723A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR20100002723A
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강사윤
김동한
최경세
김철우
정예정
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 패키지는 전력공급단자들 및 접지단자들을 갖는 전기소자 및 배선패턴이 형성된 기판을 포함하되, 상기 배선패턴은 상기 전력공급단자들 및 상기 접지단자들 중 적어도 어느 하나의 그룹을 전기적으로 연결시키는 공통패턴을 갖는다. 이에 따라, 본 발명은 상기 전력공급단자들 및 상기 접지단자들이 전기적으로 동시에 제어되므로, 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
반도체, 패키지, 배선, 전력공급단자, 접지단자,

Description

반도체 패키지 및 그 제조 방법{semiconductor package and method for manufacturing the semiconductor package}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로 본 발명은 전기적 특성을 향상시킨 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적인 반도체 패키지 기술은 볼 그리드 어레이 (Ball Grid Array:BGA) 패키지 기술 및 칩 스케일 패키지(Chip Scale Package : CSP) 기술 등을 포함할 수 있다.
상기 볼 그리드 어레이 패키지 기술은 반도체 칩과 연결되는 접속단자로 솔더 볼(solder ball)을 이용한다. 일반적인 볼 그리드 어레이 패키지는 격자 문양으로 솔더볼들이 배치되는 회로기판(예컨대, 인쇄회로기판), 상기 회로기판에 실장되는 반도체 칩, 그리고, 상기 반도체 칩과 상기 회로기판을 전기적으로 연결시키는 본딩 와이어(bonding wire)를 포함할 수 있다. 그러나, 이러한 본딩 와이어를 이용하는 반도체 패키지 기술은 와이어 본딩을 위한 공정이 부가되므로, 단위 공정의 스텝 수가 많다.
상기 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩의 본딩 패드(bonding pad) 의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 패키지 기술이다. 상기 웨이퍼 레벨 칩 스케일 패키지는 웨이퍼 수준 상태의 기판에서, 반도체 칩과 전기적으로 연결된 본딩패드를 보다 큰 크기를 갖는 본딩패드로 재배치시킨 후, 상기 큰 크기를 갖는 본딩패드 상에 솔더 볼(solder ball)을 형성시킨다. 그러나, 이러한 재배치 기술을 이용하는 패키지 기술은 반도체 패키지의 배선길이가 증가되므로, 배선의 인덕턴스가 증가되어 전기적 특성이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성을 향상시킨 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 공정 스텝 수를 감소시킬 수 있는 반도체 패키지 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 배선의 인덕턴스를 감소시킬 수 있는 반도체 패키지 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 패키지는 전력공급단자들 및 접지단자들을 갖는 전기소자 및 배선패턴이 형성된 기판을 포함하되, 상기 배선패턴은 상기 전력공급단자들 및 상기 접지단자들 중 적어도 어느 하나의 그룹을 전기적으로 연결시키는 공통패턴을 갖는다.
본 발명의 실시예에 따르면, 상기 배선패턴은 상기 전력공급단자들 및 상기 접지단자들에 직접 연결되는 접속패턴들 및 상기 접속패턴들을 상기 공통패턴에 연결시키는 연결패턴을 더 포함하고, 상기 접속패턴들, 상기 공통패턴 및 상기 연결패턴은 상기 기판의 동일한 높이에서 2차원적으로 배열된다.
본 발명의 실시예에 따르면, 상기 접속패턴들, 상기 공통패턴 및 상기 연결패턴은 상기 기판에 형성된 단일층의 금속막을 패터닝하여 형성된다.
본 발명의 실시예에 따르면, 상기 기판에 대향된 상기 전기소자의 일면과 상기 기판의 일면을 덮는 제1 몰딩막, 그리고 상기 전기소자의 측면 및 타측면, 그리고 상기 공통패턴을 덮는 제2 몰딩막을 포함하되, 상기 제1 몰딩막은 상기 제2 몰딩막에 비해 낮은 점도를 갖는 물질로 형성된다.
본 발명의 실시예에 따르면, 상기 공통패턴은 상기 기판의 가장자리영역에 배치된다.
본 발명의 실시예에 따르면, 상기 공통패턴은 상기 가장자리영역에서 상기 기판의 중앙영역을 감싸는 링(ring) 형상으로 제공된다.
본 발명의 실시예에 따르면, 상기 공통패턴은 상기 기판의 가장자리영역에서 라인(line) 형상으로 제공된다.
본 발명의 실시예에 따르면, 상기 공통패턴은 상기 전력공급단자들에 연결된 접속패턴들을 전기적으로 연결시키는 제1 공통패턴 및 상기 접지단자들에 연결된 접속패턴들을 전기적으로 연결시키는 제2 공통패턴을 포함한다.
본 발명에 따른 반도체 패키지 제조 방법은 기판상에 금속막을 형성하는 것, 상기 금속막을 패터닝하여 상기 기판상에 배선패턴을 형성하는 것 및 전력공급단자들 및 접지단자들을 갖는 전기소자와 상기 기판을 결합시키는 것을 포함하되, 상기 배선패턴을 형성하는 것은 상기 전력공급단자들 및 상기 접지단자들 중 적어도 어느 하나의 그룹을 전기적으로 연결시키는 공통패턴을 형성한다.
본 발명의 실시예에 따르면, 상기 배선패턴을 형성하는 것은 상기 전력공급단자들 및 상기 접지단자들에 직접 연결되는 접속패턴들을 형성하는 것 및 상기 접속패턴들 및 상기 공통패턴을 서로 연결시키는 연결패턴을 형성하는 것을 더 포함하되, 상기 공통패턴, 상기 접속패턴들 및 상기 연결패턴은 동일한 금속막 패터닝 공정에 의해 형성된다.
본 발명의 실시예에 따르면, 상기 배선패턴을 형성하는 것은 상기 접속패턴들, 상기 공통패턴 및 상기 연결패턴 중 적어도 상기 공통패턴 및 상기 연결패턴을 상기 기판의 동일한 높이에서 2차원적으로 배열시킨다.
본 발명의 실시예에 따르면, 상기 기판에 대향되는 상기 전기소자의 일면과 상기 기판의 일면을 덮는 제1 몰딩막을 형성하는 것 및 상기 전기소자의 측면 및 타측면, 그리고 상기 공통패턴을 덮는 제2 몰딩막을 형성하는 것을 더 포함하되, 상기 제1 몰딩막은 상기 제2 몰딩막에 비해 낮은 점도를 갖는다.
본 발명의 실시예에 따르면, 상기 전기소자와 상기 기판을 결합시키는 것은 테이프 자동 접합(Tape Automated Bonding:TAB) 패키징 방식을 이용해서 수행된다.
본 발명은 전기소자의 접속단자들 중 전력공급단자들 및/또는 접지단자들을 하나의 공통패턴으로 연결시켜, 상기 전력공급단자들 및 상기 접지단자들을 전기적으로 동시에 제어할 수 있다. 이에 따라, 본 발명은 전기적 특성이 향상된 반도체 패키지를 제공할 수 있다.
본 발명에 따른 반도체 패키지 기술은 전기소자와 기판상의 배선패턴을 연결시키는 재배치 공정 없이 반도체 패키지를 제조할 수 있다. 이에 따라, 본 발명은 공정 스텝 수를 감소시킬 수 있는 반도체 패키지 제조 방법을 제공할 수 있다.
본 발명은 배선패턴의 길이를 최소화시킬 수 있어 배선패턴의 인덕턴스를 감소시킨 반도체 패키지를 제공할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
각각의 도면들에 있어서, 기판, 층 및 영역들의 두께는 본 발명의 기술적 특징을 명확히 나타내기 위해 과장된 것이다. 또한, "어느 대상물은 다른 대상물 상에 위치된다"라고 언급되는 경우에 상기 어느 대상물은 상기 다른 대상물의 표면에 접촉되어 배치되는 경우와 상기 다른 대상물과 이격되어 배치되는 경우를 모두 포함할 수 있다. 또한, 상기 어느 대상물이 상기 다른 대상물과 이격되어 배치되는 경우에는 상기 어느 대상물과 상기 다른 대상물 사이에는 또 다른 대상물이 더 배 치될 수 있다. 그리고, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 면을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 패키지(100)는 기판(110), 전기소자(130), 외부 접속 단자(140), 그리고 몰딩막(150)을 포함할 수 있다.
상기 기판(110)은 반도체 기판 및 배선패턴(120)을 포함할 수 있다. 상기 반도체 기판은 절연물질로 이루어지는 기판일 수 있다. 예컨대, 상기 반도체 기판은 폴리이미드(Polyimide:PI) 재질로 이루어진 필름(Film) 형태의 기판일 수 있다. 상기 반도체 기판에는 복수의 관통홀들(112)이 형성될 수 있다. 상기 관통홀들(112)은 상기 외부 접속 단자(140)가 융착되는 영역일 수 있다.
상기 배선패턴(120)은 상기 반도체 기판의 일면 상에 형성될 수 있다. 상기 배선패턴(120)은 금속성의 물질로 형성될 수 있다. 예를 들면, 상기 배선패턴(120)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 및 이들 금속들의 합금 등의 재질로 형성될 수 있다. 일 예로서, 상기 배선패턴(120)은 구리(Cu)로 형성될 수 있다. 상기 배선패턴(120)에 대한 상세한 설명은 후술된다.
상기 전기소자(130)는 반도체 집적회로 칩(Integrated Circuit:IC)을 포함할 수 있다. 상기 전기소자(130)에는 일면에 복수의 접속단자들(132)이 형성될 수 있다. 상기 접속단자들(132)은 서로 상이한 기능을 수행하는 단자들을 포함할 수 있 다. 일 예로서, 상기 접속단자들(132)은 제1 접속단자들(133) 및 제2 접속단자들(136)을 포함할 수 있다. 상기 제1 접속단자들(133)은 전력공급단자들(power supply terminals) 및/또는 접지단자들(ground terminals)을 포함할 수 있다. 상기 제1 접속단자들(133)은 상기 전기소자(130) 일면의 가장자리에 형성될 수 있다. 상기 전력공급단자들은 상기 전기소자(130)에 전력을 공급하는 배선과 연결되는 단자들이고, 상기 접지단자들은 상기 전기소자(130)를 접지(ground)시키는 배선과 연결되는 단자일 수 있다. 그리고, 상기 제2 접속단자들(136)은 상기 전기소자(130)로 전기신호를 전달시키는 신호단자를 포함할 수 있다.
상기 배선패턴(120)은 상기 전기소자(130)에 전기적으로 연결된 복수의 금속패턴들을 포함할 수 있다. 일 예로서, 상기 배선패턴(120)은 접속패턴들(122), 공통패턴(124), 그리고 연결패턴들(126)을 포함할 수 있다. 상기 접속패턴들(122)은 상기 전기소자(130)의 접속단자들(132)에 연결되는 단자들일 수 있다. 이때, 상기 접속패턴들(122)은 상기 기판(110)의 중앙 영역(a)에 배치되어, 상기 전기소자(130)의 접속단자들(132)에 직접 접속될 수 있다.
상기 공통패턴(124)은 상기 연결패턴들(126)에 의해 상기 접속패턴들(122) 중 적어도 하나의 접속패턴과 전기적으로 연결될 수 있다. 상기 공통패턴(124)은 상기 기판(110)의 가장자리영역(b)에 형성될 수 있다. 예컨대, 상기 공통패턴(124)은 상기 가장자리영역(b)에서 상기 중앙영역(a)을 감싸는 링(ring) 형상으로 형성될 수 있다. 상기 연결패턴들(126)은 상기 접속패턴들(122)과 상기 공통패턴(124)을 전기적으로 연결시킬 수 있다. 예를 들면, 상기 연결패턴들(126)은 상기 전력공 급단자들에 연결되는 접속패턴들과 상기 공통패턴(124)을 연결시킬 수 있다. 이 경우, 상기 공통패턴(124)은 상기 전기소자(130)에 전력을 공급시키기 위한 배선으로 사용될 수 있다. 이에 따라, 상기 전기소자(130)는 상기 공통패턴(124)에 의해 상기 전력공급단자들이 전기적으로 동시에 제어되는 구조를 가질 수 있다. 다른 예로서, 상기 연결패턴들(126)은 상기 접지단자들에 연결되는 접속패턴들과 상기 공통패턴(124)을 전기적으로 연결시킬 수 있다. 이 경우, 상기 공통패턴(124)은 상기 전기소자(130)를 접지(ground)시키기 위한 배선으로 사용될 수 있다. 이에 따라, 상기 전기소자(130)는 상기 공통패턴(124)에 의해 상기 접지단자들이 전기적으로 동시에 제어되는 구조를 가질 수 있다.
한편, 상기 접속패턴들(122), 상기 공통패턴(124) 및 상기 연결패턴들(126)은 상기 기판(110)의 동일한 높이에서 2차원적으로 배열될 수 있다. 즉, 상기 배선패턴(120)은 상기 기판(110)의 동일한 레벨(level)에 형성될 수 있다. 예를 들면, 상기 접속패턴들(122), 상기 공통패턴(124) 및 상기 연결패턴들(126)은 상기 기판(110)에 형성된 하나의 금속막을 패터닝하여 형성될 수 있다. 이에 따라, 상기 접속패턴들(122), 상기 공통패턴(124) 및 상기 연결패턴들(126)은 상기 기판(110)의 표면상에 2차원적으로 배열되며, 각각의 패턴들(122, 124, 126) 간에는 경계면이 형성되지 않을 수 있다. 또한, 상기 배선패턴(120)은 상기 기판(110) 상의 하나의 금속막을 패터닝하여 형성되는 것이므로, 각각의 패턴들(122, 124, 126) 간의 거리를 최소화시킬 수 있다. 이에 따라, 상기 반도체 패키지(100)는 상기 배선패턴(120)의 인덕턴스(inductance)가 감소된 구조를 가질 수 있다.
상기 외부 접속 단자(140)는 상기 전기소자(130)와 외부 회로를 전기적으로 연결시키는 도전성의 매개물일 수 있다. 예컨대, 상기 외부 접속 단자(140)는 솔더 볼(solder ball)일 수 있다. 상기 외부 접속 단자(140)는 상기 기판(110)의 타면 상에서, 상기 관통홀들(112)을 통해 상기 배선패턴(120)에 연결되도록 형성될 수 있다.
상기 몰딩막(150)은 상기 전기소자(130)를 화학적/물리적 외부 환경으로부터 보호시키기 위해 제공될 수 있다. 일 예로서, 상기 몰딩막(150)은 제1 몰딩막(152) 및 제2 몰딩막(154)을 포함할 수 있다. 상기 제1 몰딩막(152)은 상기 기판(110)에 대향된 상기 전기소자(130)의 일면 및 상기 기판(110)의 일면 사이를 채우도록 형성될 수 있다. 이에 더하여, 상기 제1 몰딩막(152)은 상기 기판(110) 상에 형성된 상기 접속패턴들(122)을 더 덮도록 형성될 수 있다. 상기 제2 몰딩막(154)은 상기 전기소자(130)의 측면 및 상기 일측면의 배면인 타측면, 그리고 상기 공통패턴(124)을 덮도록 형성될 수 있다. 한편, 상기 제1 몰딩막(152)은 상기 제2 몰딩막(154)에 비해 낮은 점도를 갖는 물질을 형성될 수 있다. 예컨대, 상기 제1 몰딩막(152)은 상기 제2 몰딩막(154)에 비해 낮은 점도의 수지(resin)로 형성될 수 있다.
계속해서, 본 발명에 일 실시예에 따른 반도체 패키지 제조 과정을 상세히 설명한다. 여기서, 앞서 설명된 반도체 패키지(100)의 구성들에 대한 중복되는 내용은 생략되거나 간소화될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 과정을 설명하기 위한 도면들이다.
도 3a를 참조하면, 기판(110) 상에 금속막(119)을 형성한다. 예를 들면, 소정의 금속박막 형성공정을 수행하여 상기 기판(110)의 일면 상에 금속막(119)을 형성시킨다. 상기 금속박막 형성공정은 도금공정을 포함할 수 있다. 상기 금속막(119)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 및 이들 금속들의 합금 등의 재질로 형성될 수 있다. 일 예로서, 상기 금속막(119)은 구리(Cu)로 형성될 수 있다. 이때, 상기 기판(110)은 폴리이미드 필름(Polyimide Film:PI Film)일 수 있다. 상기 기판(110)에는 복수의 관통홀들(112)이 형성될 수 있다.
도 3b를 참조하면, 금속막(도3a의 119)을 패터닝하여 기판(110) 상에 배선패턴(120)를 형성한다. 예를 들면, 상기 금속막(119)을 패터닝하여, 기판(110) 표면에 접속패턴들(122), 공통패턴(124), 그리고 연결패턴들(126)을 형성시킬 수 있다. 상기 접속패턴들(122), 상기 공통패턴(124), 그리고 연결패턴들(126)은 각각 상기 기판(110)의 중앙영역(a), 가장자리영역(b), 그리고 상기 중앙영역(a) 및 가장자리영역(b) 사이의 영역에 형성될 수 있다.
한편, 상기 접속패턴들(122), 상기 공통패턴(124) 및 상기 연결패턴들(126)은 단일층의 금속막(119)을 패터닝하여 형성되므로, 상기 접속패턴들(122), 상기 공통패턴(124) 및 상기 연결패턴들(126)은 상기 기판(110) 상의 동일한 높이에서 2차원적으로 배열될 수 있다. 이에 더하여, 상기 접속패턴들(122), 상기 공통패턴(124) 및 상기 연결패턴들(126) 간에는 경계면이 형성되지 않고, 각각의 패턴들(122, 124, 126) 간의 거리는 최소화될 수 있다. 따라서, 상기 배선패턴(120)의 인덕턴스(inductance)는 감소될 수 있다.
도 3c를 참조하면, 전기소자(130)와 기판(110)을 결합한다. 예를 들면, 상기 전기소자(130)의 접속단자들(132)이 접속패턴들(122)에 연결되도록, 상기 기판(110)에 상기 전기소자(130)을 결합시킬 수 있다. 일 예로서, 상기 제1 접속단자들(133) 중 전력공급단자들이 상기 공통패턴(124)에 의해 서로 전기적으로 연결된 접속패턴들(122)에 접속되도록, 상기 전기소자(130)를 상기 기판(110)에 결합시킬 수 있다. 이에 따라, 상기 전력공급단자들은 상기 공통패턴(124)에 의해 동시에 전기적으로 제어될 수 있다. 또는, 상기 제1 접속단자들(133) 중 접지단자들이 상기 공통패턴(124)에 의해 전기적으로 연결된 접속패턴들(122)에 접속되도록, 상기 전기소자(130)를 상기 기판(110)에 결합시킬 수 있다. 이에 따라, 상기 접지단자들은 상기 공통패턴(124)에 의해 동시에 전기적으로 제어될 수 있다.
한편, 상술한 상기 전기소자(130)를 상기 기판(110)에 결합시키는 공정은 테이프 자동 접합(Tape Automated Bonding:TAB) 공정을 수행하여 형성될 수 있다. 상기 테이프 자동 접합 패키지 기술은 테이프 필름(예컨대, Polyimide Film)에 반도체 칩을 접착시킨 후 이를 와이어리스 접합(wireless bonding) 방식으로 인쇄회로기판(PCB:Printed Circuit Board) 상에 실장시키는 기술이다. 상기 테이프 자동 접합 공정을 사용하면, 상기 전기소자(130)와 상기 기판(110)의 결합은 와이어리스 접합(wireless bonding) 방식으로 수행될 수 있다.
도 3d를 참조하면, 외부 접속 단자(140) 및 몰딩막(150)을 형성한다. 상기 외부 접속 단자(140)는 상기 기판(110)의 관통홀들(112) 상에 예비 외부 접속 단 자(예컨대, 솔더 볼)를 위치시키는 단계 및 상기 예비 외부 접속 단자를 리플로우(reflow)시켜 상기 관통홀들(112) 상에 상기 예비 외부 접속 단자를 융착시키는 단계를 수행하여 형성될 수 있다. 이때, 상기 예비 외부 접속 단자가 가열되어 용융됨으로써, 상기 관통홀(112)을 통해 상기 기판(110)의 일면 상에 형성된 배선패턴(120)에 연결될 수 있다. 바람직하게는 상기 예비 접속 단자는 상기 접속패턴들(122)에 연결되도록 형성될 수 있다. 이에 따라, 상기 기판(110)의 타면 상에서 상기 관통홀들(112)을 통해 상기 접속패턴들(122)에 연결된 상기 외부 접속 단자(140)가 형성될 수 있다.
상기 몰딩막(150)은 제1 몰딩막(150)을 형성하는 단계 및 제2 몰딩막(154)을 형성하는 단계를 수행하여 형성될 수 있다. 상기 제1 몰딩막(150)은 상기 기판(110)과 상기 전기소자(130) 사이 공간에 제1 몰딩물질을 주입하여 형성될 수 있다. 상기 제1 몰딩물질은 수지(resin) 계열의 물질 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함하는 물질일 수 있다. 상기 제1 몰딩막(152) 형성 공정은 100℃ 내지 150℃의 온도를 가지는 공정 환경에서 진행될 수 있다. 상술한 방법을 통해 형성된 상기 제1 몰딩막(150)은 상기 기판(110)과 마주보는 상기 전기소자(130)의 일면 및 상기 기판(110)의 일면 상에 형성된 접속패턴들(122)을 덮도록 형성될 수 있다. 상기 제2 몰딩막(154)은 상기 제1 몰딩막(152)이 형성된 상기 기판(110)의 전면에 제2 몰딩물질을 덮도록하여 형성될 수 있다. 상기 제2 몰딩물질은 상기 제1 몰딩물질과 동일한 재질로 형성될 수 있다. 예컨대, 상기 제1 몰딩물질 및 상기 제2 몰딩물질은 수지(resin)로 형성될 수 있다. 이때, 상기 제1 몰딩물질은 상대적으로 낮은 점도의 수지가 사용되고, 상기 제2 몰딩물질은 상대적으로 높은 점도의 수지가 사용될 수 있다. 이에 따라, 상기 제1 몰딩막(152)은 상기 기판(110)과 상기 전기소자(130)에 가해지는 외부 충격을 효과적으로 완충시킬 수 있다. 이에 더하여, 상기 제2 몰딩막(154)은 상기 제1 몰딩막(152)이 덮지 않은 나머지 부분을 견고하게 지지시킬 수 있다. 또는, 다른 예로서, 상기 제2 몰딩물질은 상기 제1 몰딩물질과 상이한 재질로 형성될 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 패키지(100)는 전기소자(130)의 단자들(132) 중 전력공급단자들 및 접지단자들을 상기 공통패턴(124)으로 연결시킨다. 이에 따라, 상기 전기소자(130)의 상기 전력공급단자들 또는 상기 접지단자들을 동시에 전기적으로 제어할 수 있으므로, 본 발명은 반도체 패키지(100)의 전기적인 특성을 향상시킬 수 있다.
또한, 상술한 반도체 패키지(100)는 본딩 와이어를 이용하지 않는 테이프 자동 접합 방식을 사용하여 상기 기판(110)과 상기 전기소자(130)를 결합시키므로, 상기 배선패턴(120)의 인덕턴스를 감소시킬 수 있다.
또한, 상술한 반도체 패키지(100)는 본딩 와이어를 사용하지 않고, 한번의 패터닝 공정으로 배선패턴(120)을 형성할 수 있다. 이에 따라, 본 발명은 별도의 재배치(또는, 재배선) 공정이 수행되지 않아 반도체 패키지(100)의 제조 스텝 수를 감소시킬 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 패키지를 상세히 설명한다. 여 기서, 앞서 설명한 반도체 패키지(100)와 동일한 구성들은 동일한 참조번호를 병기하고, 그에 대한 상세한 설명은 생략되거나 간소화될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이고, 도 5는 도 4에 도시된 II-II'선을 따라 절단한 면을 보여주는 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(102)는 제1 및 제2 배선패턴들(120a, 120b)을 갖는 기판(110), 전기소자(130), 외부 접속 단자(140) 그리고 몰딩막(150)을 포함할 수 있다.
상기 기판(110)은 기판, 그리고 상기 기판 상에 형성된 제1 및 제2 배선패턴들(120a, 120b)을 포함할 수 있다. 상기 기판은 폴리이미드 필름(polyimide film)을 포함할 수 있으며, 복수의 관통홀들(112)이 형성될 수 있다. 상기 관통홀들(112)은 상기 외부 접속 단자(140)가 융착되는 영역을 제공할 수 있다. 상기 제1 및 제2 배선패턴들(120a, 120b)은 상기 기판의 일면 상의 동일한 높이에서 2차원적으로 배열될 수 있다. 상기 제1 및 제2 배선패턴들(120a, 120b)에 대한 상세한 설명은 후술된다.
상기 전기소자(130)는 복수의 단자들(132)을 포함할 수 있다. 예컨대, 상기 접속단자들(132)은 제1 접속단자들(133) 및 제2 접속단자들(136)을 포함할 수 있다. 상기 제1 접속단자들(133)은 전력공급단자들(134) 및 접지단자들(135)을 포함하고, 상기 제2 접속단자들(136)은 신호단자들을 포함할 수 있다. 상기 전력공급단자들(134)은 상기 전기소자(130)에 전력을 공급하는 배선과 연결되는 단자로 사용되고, 상기 접지단자들(135)은 상기 전기소자(130)를 접지시키는 배선과 연결되는 단자로 사용될 수 있다. 그리고, 상기 신호단자들은 상기 전기소자(130)로 전기신호를 전달하는 단자로 사용될 수 있다.
상기 제1 배선패턴(120a)은 제1 접속패턴들(122a), 제1 공통패턴들(124a) 및 제1 연결패턴들(126a)을 포함할 수 있다. 상기 제1 접속패턴들(122a)은 중앙 영역(a)에서 상기 전력공급단자들(134)에 직접 연결되도록 형성될 수 있다. 상기 제1 공통패턴(124a)은 가장자리영역(b)에서 상기 제1 접속패턴들(122a)과 전기적으로 연결되도록 형성될 수 있다. 이때, 상기 제1 공통패턴(124a)은 상기 가장자리영역(b)을 따라 길게 연장되도록 형성되어 라인(line) 형상을 이룰 수 있다. 상기 제1 연결패턴들(126a)은 상기 제1 접속패턴들(122a)과 상기 제1 공통패턴(124a)을 연결시킬 수 있다. 이에 따라, 상기 전기소자(130)의 상기 전력공급단자들(134)은 상기 제1 공통패턴(124a)에 의해 동시에 전기적으로 제어될 수 있다.
상기 제2 배선패턴(120b)은 제2 접속패턴들(122b), 제2 공통패턴들(124a) 및 제2 연결패턴들(126a)을 포함할 수 있다. 상기 제2 접속패턴들(122b)은 상기 중앙영역(a)에서 상기 접지단자들(135)에 직접 연결되도록 형성될 수 있다. 상기 제2 공통패턴(124b)은 상기 가장자리영역(b)에서 상기 제2 접속패턴들(122b)과 전기적으로 연결되도록 형성될 수 있다. 이때, 상기 제2 공통패턴(124b)은 상기 가장자리영역(b)을 따라 길게 연장되도록 형성되어 라인(line) 형상을 이룰 수 있다. 상기 제2 연결패턴들(126b)은 상기 제2 접속패턴들(122b)과 상기 제2 공통패턴(124b)을 연결시킬 수 있다. 이에 따라, 상기 전기소자(130)의 상기 접지단자들(135)은 상기 제2 공통패턴(124b)에 의해 동시에 전기적으로 제어될 수 있다.
상기 외부 접속 단자(140)는 상기 기판(110)의 타면 상에서 관통홀들(112)을 통해 상기 배선패턴(120)에 연결되도록 형성될 수 있다. 상기 외부 접속 단자(140)로는 솔더 볼(solder ball)이 사용될 수 있다. 그리고, 상기 몰딩막(150)은 제1 및 제2 몰딩막(152, 154)을 포함할 수 있다. 상기 제1 및 제2 몰딩막(152, 154)은 상기 전기소자(130)를 덮도록 형성되어, 상기 전기소자(130)를 화학적/물리적 외부 환경으로부터 보호할 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(102)는 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지(100)에 비해, 전력공급단자들(134)을 라인 형상(line)의 제1 공통패턴(124a)으로 연결시키고, 접지단자들(135)을 라인 형상(line)의 제2 공통패턴(124b)으로 연결시키는 구조를 가질 수 있다. 이에 따라, 상기 반도체 패키지(101)는 상기 전력공급단자들(134) 및 상기 접지단자들(135) 각각을 동시에 전기적으로 제어할 수 있다.
계속해서, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 과정을 상세히 설명한다. 여기서, 앞서 설명한 반도체 패키지(100)에 대한 중복되는 내용은 생략되거나 간소화될 수 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
도 6a를 참조하면, 기판(110) 상에 금속막(119)을 형성한다. 예를 들면, 소정의 금속박막 형성공정을 수행하여 상기 기판(110)의 일면 상에 금속막(119)을 형성시킨다. 상기 금속박막 형성공정은 도금공정을 포함할 수 있다. 상기 기판(110) 은 폴리이미드 필름(Polyimide Film:PI Film)일 수 있다. 상기 기판(110)에는 복수의 관통홀들(112)이 형성될 수 있다.
도 6b를 참조하면, 금속막(도6a의 119)을 패터닝하여 기판(110) 상에 제1 및 제2 배선패턴들(120a, 120b)를 형성한다. 이에 따라, 일면에 상기 제1 및 제2 배선패턴들(120a, 120b)이 형성된 기판(110)이 제조될 수 있다. 상기 제1 배선패턴(120a)은 중앙영역(a)에 배치되는 제1 접속패턴들(122a), 가장자리영역(b)에 배치되는 제1 공통패턴(124a), 그리고 제1 접속패턴들(122a)과 상기 제1 공통패턴(124a)을 연결시키는 제1 연결패턴들(126a)을 포함할 수 있다. 상기 제2 배선패턴(120b)은 중앙영역(a)에 배치되는 제2 접속패턴들(122b), 가장자리영역(b)에 배치되는 제2 공통패턴(124b), 그리고 제2 접속패턴들(122b)과 상기 제2 공통패턴(124b)을 연결시키는 제2 연결패턴들(126b)을 포함할 수 있다.
상기 제1 및 제2 배선패턴들(120a, 120b)은 동일한 금속막(119)을 패터닝하여 형성된 것이므로, 상기 기판(110) 상의 동일한 높이에서 2차원적으로 배열될 수 있다. 상기 제1 배선패턴(120a)의 제1 접속패턴들(122a), 제1 공통패턴(124a) 및 제1 연결패턴(126a) 간에는 경계면이 형성되지 않을 수 있으며, 또한, 각각의 패턴들(122a, 124a, 126a) 간의 거리는 최소화될 수 있다. 동일한 방식으로써, 상기 제2 배선패턴(120b)의 제2 접속패턴들(122b), 제2 공통패턴(124b) 및 제2 연결패턴(126b) 간에는 경계면이 형성되지 않을 수 있으며, 또한, 각각의 패턴들(122b, 124b, 126b) 간의 거리는 최소화될 수 있다. 이에 따라, 상기 배선패턴(120)의 인덕턴스(inductance)는 감소될 수 있다.
도 6c를 참조하면, 전기소자(130)와 기판(110)을 결합한다. 예를 들면, 상기 전기소자(130)의 전력공급단자들(134) 및 접지단자들(135)이 각각 제1 접속패턴들(122a) 및 제2 접속패턴들(122b)에 연결되도록, 상기 전기소자(130)와 상기 기판(110)을 결합시킬 수 있다. 이에 따라, 상기 전력공급단자들(134)은 상기 제1 공통패턴(124a)에 의해 동시에 전기적으로 제어되고, 상기 접지단자들(135)은 상기 제2 공통패턴(124b)에 의해 동시에 전기적으로 제어될 수 있다.
도 6d를 참조하면, 외부 접속 단자(140) 및 몰딩막(150)을 형성한다. 상기 외부 접속 단자(140)는 상기 기판(110)의 관통홀들(112)에 예비 외부 접속 단자를 위치시키는 단계 및 상기 예비 외부 접속 단자를 리플로우(reflow)시켜 상기 관통홀들(112)에 상기 예비 외부 접속 단자를 융착시키는 단계를 수행하여 형성될 수 있다.
상기 몰딩막(150)은 제1 몰딩막(152)을 형성하는 단계 및 제2 몰딩막(154)을 형성하는 단계를 수행하여 형성될 수 있다. 상기 제1 몰딩막(152)은 상기 기판(110)과 상기 전기소자(130) 사이 공간에 제1 몰딩물질을 주입하여 형성될 수 있다. 상기 제2 몰딩막(154)은 상기 제1 몰딩막(152)이 형성된 상기 기판(110)의 전면에 제2 몰딩물질을 덮도록하여 형성될 수 있다. 상기 제1 몰딩막(152) 및 상기 몰딩막(154)은 수지(resin) 재질로 형성될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(102)는 도 1 및 도 2를 참조하여 설명한 반도체 패키지(100)에 비해, 전력공급단자들(134)에 연결되는 제1 공통패턴(124a) 및 접지단자들(135)에 연결된 제2 공통패턴(124b)을 포함할 수 있다. 이에 따라, 반도체 패키지(101)는 전력공급단자들(134) 및 접지단자들(135)이 각각 전기적으로 동시에 제어될 수 있으므로, 반도체 패키지(101)의 전기적 특성을 향상시킬 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다. 도 7은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 7을 참조하면, 패키지 모듈(200)은 반도체 집적회로 칩(220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(220, 230)을 기판(210)에 설치함으로써, 상기 패키지 모듈(200)이 형성될 수 있다. 상기 패키지 모듈(200)은 기판(210) 일측에 구비된 외부연결단자(240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 8은 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 8을 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 결합될 수 있다. 상기 버스(350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제 어기(310) 및 기억 장치(330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대 용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 9는 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 9를 참조하면, 메모리 카드(400)는 비휘발성 기억 소자(410) 및 메모리 제어기(420)를 포함할 수 있다. 상기 비휘발성 기억 장치(410) 및 상기 메모리 제어기(420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 면을 보여주는 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 과정을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다.
도 5는 도 4에 도시된 II-II'선을 따라 절단한 면을 보여주는 단면도이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 과정을 설명하기 위한 도면들이다.
도 7은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 8은 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 9는 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 패키지
110 : 기판
120 : 배선패턴
130 : 전기소자
140 : 외부 접속 단자
150 : 몰딩막

Claims (13)

  1. 전력공급단자들 및 접지단자들을 갖는 전기소자; 및
    배선패턴이 형성된 기판을 포함하되,
    상기 배선패턴은 상기 전력공급단자들 및 상기 접지단자들 중 적어도 어느 하나의 그룹을 전기적으로 연결시키는 공통패턴을 갖는 것을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 배선패턴은
    상기 전력공급단자들 및 상기 접지단자들에 직접 연결되는 접속패턴들; 및
    상기 접속패턴들을 상기 공통패턴에 연결시키는 연결패턴을 더 포함하고,
    상기 접속패턴들, 상기 공통패턴 및 상기 연결패턴은 상기 기판의 동일한 높이에서 2차원적으로 배열된 것을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 접속패턴들, 상기 공통패턴 및 상기 연결패턴은 상기 기판에 형성된 단일층의 금속막을 패터닝하여 형성된 것을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 기판에 대향된 상기 전기소자의 일면과 상기 기판의 일면을 덮는 제1 몰딩막, 그리고 상기 전기소자의 측면 및 타측면, 그리고 상기 공통패턴을 덮는 제2 몰딩막을 포함하되,
    상기 제1 몰딩막은 상기 제2 몰딩막에 비해 낮은 점도를 갖는 물질로 형성된 것을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 공통패턴은 상기 기판의 가장자리영역에 배치된 것을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 공통패턴은 상기 가장자리영역에서 상기 기판의 중앙영역을 감싸는 링(ring) 형상으로 제공된 것을 포함하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 공통패턴은 상기 기판의 가장자리영역에서 라인(line) 형상으로 제공된 것을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 공통패턴은
    상기 전력공급단자들에 연결된 접속패턴들을 전기적으로 연결시키는 제1 공통패턴; 및
    상기 접지단자들에 연결된 접속패턴들을 전기적으로 연결시키는 제2 공통패턴을 포함하는 반도체 패키지.
  9. 기판상에 금속막을 형성하는 것;
    상기 금속막을 패터닝하여 상기 기판상에 배선패턴을 형성하는 것; 및
    전력공급단자들 및 접지단자들을 갖는 전기소자와 상기 기판을 결합시키는 것을 포함하되,
    상기 배선패턴을 형성하는 것은 상기 전력공급단자들 및 상기 접지단자들 중 적어도 어느 하나의 그룹을 전기적으로 연결시키는 공통패턴을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  10. 제 9 항에 있어서,
    상기 배선패턴을 형성하는 것은
    상기 전력공급단자들 및 상기 접지단자들에 직접 연결되는 접속패턴들을 형성하는 것;
    상기 접속패턴들 및 상기 공통패턴을 서로 연결시키는 연결패턴을 형성하는 것을 더 포함하되,
    상기 공통패턴, 상기 접속패턴들 및 상기 연결패턴은 동일한 금속막 패터닝 공정에 의해 형성되는 반도체 패키지 제조 방법.
  11. 제 10 항에 있어서,
    상기 배선패턴을 형성하는 것은 상기 접속패턴들, 상기 공통패턴 및 상기 연결패턴 중 적어도 상기 공통패턴 및 상기 연결패턴을 상기 기판의 동일한 높이에서 2차원적으로 배열시키는 것을 포함하는 반도체 패키지 제조 방법.
  12. 제 10 항에 있어서,
    상기 기판에 대향되는 상기 전기소자의 일면과 상기 기판의 일면을 덮는 제1 몰딩막을 형성하는 것; 및
    상기 전기소자의 측면 및 타측면, 그리고 상기 공통패턴을 덮는 제2 몰딩막을 형성하는 것을 더 포함하되,
    상기 제1 몰딩막은 상기 제2 몰딩막에 비해 낮은 점도를 갖는 것을 포함하는 반도체 패키지 제조 방법.
  13. 제 10 항에 있어서,
    상기 전기소자와 상기 기판을 결합시키는 것은 테이프 자동 접합(Tape Automated Bonding:TAB) 패키징 방식을 이용해서 수행되는 것을 포함하는 반도체 패키지 제조 방법.
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