KR100382088B1 - 에리어 어레이형 반도체 장치 - Google Patents

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니와고이찌로
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Abstract

본 발명은, 저 비용으로 생산된 단면 배선 기판을 이용하여, 종래 기술보다 더 안정되고, 신뢰성이 있으며, 더 고속으로 동작할 수 있고, 고속 신호가 인가되는 경우에도 신호 파형이 쉽게 교란되지 않는, 에리어 어레이형 반도체 장치를 제공한다. 접지 패드의 개수가 접지 외부 단자 (접지 배선 랜드) 개수보다 더 많이 제공되며, 접지 배선은 평면을 형성할 수 있도록 기판의 단면상에 다른 배선들보다 더 큰 폭에서 형성되고, 접지 배선과 신호 배선 또는 전원 배선 사이의 간격은 거의 동일하게 설정된다.

Description

에리어 어레이형 반도체 장치{AREA ARRAY TYPE SEMICONDUCTOR DEVICE}
본 발명은 고속 에리어 어레이형 반도체 장치에 관한 것이다.
최근, 반도체 장치의 신호 속도가 증가하고 있다. 반도체 장치에서 신호의 파형 왜곡으로 인해, 신호 속도가 제한된다.
양면 배선 기판에서는, 한 면에는 신호 배선이 형성되며, 또 다른 면에는 고속 신호 파형의 왜곡을 억제하기 위해 접지 전도영역을 증가시켜 특성 임피던스를 매칭할 수 있도록, 접지평면이 형성되어 있다. 양면 배선 기판은 단면 배선 기판보다 높은 주파수 대역에서 동작할 수 있다. 반대로 말하면, 단면 배선 기판은, 접지평면이 형성될 수 없기 때문에, 고속 동작이 양면 배선 기판보다 열등하다는 단점을 갖고있다.
그러나, 양면 배선 기판인 경우, 양면 즉 2 층 배선을 형성하게 때문에 당연히 공정수가 단면 배선 기판의 2 배가 되어, 배선 기판의 제조 기간이 단면 배선 기판의 2 배가 된다는 문제가 있다. 특히, 각종 기판 중에서도, TAB (tape automated bonding) 테이프용 박막 기판에 의한 양면 배선 보드는 고가이다.
도 6a 및 도 6b 는 TAB (tape automated bonding), BGA (ball grid array) 및 단면 배선을 이용한 종래 에리어 어레이형 반도체 (단면 배선을 갖는 TBGA (tape BGA)) 를 나타낸 것이다.
일반적으로, 반도체 칩 (1) 의 접지 패드의 개수는 제조 효율성을 유지하기위하여 최소한으로 억제한다. 도 6a 에 도시된 종래의 에리어 어레이형 반도체 장치에서는, 접지 패드의 개수는 최소한으로 억제되며, 기판 상에 최소의 접지 배선이 형성된다. 그 결과, 다른 형태의 반도체 장치보다 더 많은 신호 패드와 신호 배선이 제공되게 된다.
도 6b 에 도시된 바와 같이, 종래의 에리어 어레이형 반도체 장치에서는, 신호 패드 (S 패드), 접지 패드 (G 패드) 및 전원 패드 (P 패드) 들이 반도체 칩 (1) 의 각 면에 배열되어 있다. S 패드들은, S 패드의 개수가 다른 패드들의 개수보다 많기 때문에 서로 인접한 곳이 많다. 이러한, 종래의 에리어 어레이형 반도체 장치는, 도 6b 에 도시된 바와 같이, 빈 패드 (R), 예를 들어, 2개의 빈 패드가 있다. 따라서, 한 지점에서 S 패드들은 빈 패드에 걸쳐 인접해 있는 반면, 다른 S 패드들은 다른 지점에서 직접 서로 인접하게 된다. 또한, S 패드로부터 인출되는 신호 배선 (S 리드) 들은 평행하게 되어있다.
도 6b 에 도시된 구성에서는, 2 개의 신호 파들이 평행하게 진행하기 때문에, 그 신호 파형들은 쉽게 왜곡된다. 이와 반대로, 신호파들이 부하를 통과하여 되돌아오는 루트인 접지 배선들 (G 리드) 을 서로 평행하게 배열하는 경우에는, 신호 파형들이 안정하게 된다.
따라서, 본 발명의 목적은, 저 비용으로 생산할 수 있는 단면 배선 기판을 이용하면서도, 보다 고속으로 신호를 인가하는 경우에도, 그 신호 파형이 쉽게 왜곡되지 않는 에리어 어레이형 반도체 장치를 제공하는데 있다.
상기 문제를 해결하기 위한 본 발명의 제 1 양태에 따르면, 신호 패드, 접지 패드 및 전원 패드를 갖는 반도체 칩이 기판 상에 장착되며, 기판의 단면상에 각 패드들로부터 인출한 배선이 배치되며, 그 배선들 상에 외부 접속 단자가 배치되고, 접지 패드의 개수가 접지 외부 단자의 개수보다 많은, 에리어 어레이형 반도체 장치를 제공한다.
본 명세서에서 언급한 신호 패드, 접지 패드, 및 전원 패드는 반도체 칩의 신호 전극 패드, 접지 전극 패드, 및 전원 전극 패드를 각각 의미한다. 신호 배선은 기판 상에 있는 반도체 칩의 신호 패드로부터 인출한 배선을 의미한다. 접지 배선은 기판 상에 있는 반도체의 접지 패드로부터 인출한 배선을 의미한다. 전원 배선은 기판 상에 있는 반도체의 전원 패드로부터 인출한 배선을 의미한다. 신호 외부 단자들은 신호 배선에 접속된 에리어 어레이형 반도체 장치의 외부 단자를 의미한다.
제 1 양태의 에리어 어레이형 반도체 장치에 따르면, 접지 패드의 개수가 접지 외부 단자의 개수보다 많기 때문에, 종래의 반도체 칩에 인접한 2 개의 신호 패드들 사이에 부가적인 접지 패드를 배치할 수 있다. 그 결과, 인접 신호 패드의 개수와, 더 나아가 인접한 신호 배선의 개수를 줄일 수 있다. 대신에, 접지 패드에 인접한 신호 패드의 개수와, 더 나아가 접지 배선에 인접한 신호 배선의 개수를 늘릴 수 있으므로, 잡음을 유발시킬 수 있는 (신호 패드 및 접지 패드를 포함한) 루프 회로의 크기를 감소시킬 수 있다. 따라서, 더 높은 주파수의 신호가 인가되는 경우에도, 신호 파형은 쉽게 교란되지 않고 안정화된다. 그러므로, 종래 기술에 비해 고속 신호에 대응하는 능력이 향상되는 이점이 있다.
본 발명의 제 1 양태에 따르면, 접지 외부 단자의 개수보다 더 많은 접지 패드를 제공 할 수 있다. 따라서, 접지 패드들은 접지 외부 단자와 1 대 1 로 대응하지 않고, 적어도 하나 이상의 접지 외부 단자는 복수의 접지 패드들로부터 인출한 배선과 공유된다.
본 발명의 제 2 양태에 따르면, 기판 상에 신호 패드, 접지 패드 및 전원 패드를 갖는 반도체 칩이 장착되며, 기판의 단면상에 각 패드로부터 인출한 배선이 배치되고, 그 배선 상에 외부 접속 단자가 배치되며, 접지 배선은 다른 배선들보다 더 넓은 폭으로 형성되며, 접지 배선과 신호 배선 간의 간격이 거의 동일한, 에리어 어레이형 반도체 장치가 제공된다.
이 제 2 양태의 에리어 어레이형 반도체 장치에 따르면, 접지 배선과 신호 배선 사이의 간격이 거의 같아, 신호 패드로부터 신호 외부 단자까지의 특성 임피던스 매칭을 항상 확보한다. 따라서, 고주파 신호가 인가되는 경우에도, 신호 파형이 쉽게 교란되지 않고, 안정화된다. 그러므로, 종래 기술에 비해 고속 신호에 대응하는 성능이 향상되는 효과가 있다.
이러한 효과를 얻기 위해서는, 접지 배선과 신호 배선 사이의 간격을 기판의 각 부분에서 항상 일정하게 하는것이 바람직하지만, 그 간격이 완전히 일정하지 않은 경우에도, 그 효과를 얻을 수 있다.
가능한 한 넓은 면적을 확보하기 위해서는, 접지 배선을 (신호 배선, 전원 배선) 다른 배선들보다 더 넓은 폭으로 형성하는 것이 바람직하다. 이러한 경우, 접지 배선과 신호 배선 사이의 간격이 좁은 경우에도, 그 간격은, 절연 신뢰성의 관점에서 적어도 약 20 ㎛가 바람직하다.
또한, 접지 배선은 접지 배선사이를 단락함으로써, 접지용 외부단자로 자유롭게 흐르는 전류 경로를 선택할 수 있다. 그 결과, 전류가 흐르는 신호 배선에 인접한 접지 배선으로 전류가 흘러서, 자기장이 최소화된다.
본 발명의 제 3 양태의 특징은, 본 발명의 제 1 또는 제 2 양태 중의 어느 하나의 에리어 어레이형 반도체 장치에서 접지 배선들 상호간에 단락된다는 점이다.
또한, 접지 배선을 전원 배선 주위에서 확장함으로써, 신호 배선에 대한 간격을 일정하게 유지하고 특성 임피던스 매칭을 얻는다.
본 발명의 제 4 양태에 따르면, 기판 상의 신호 배선, 전원 배선 및 그것들 주변부를 제외한 영역에서 접지 배선을 평면상으로 배치된, 제 1 ∼ 3 양태에 따른 에리어 어레이형 반도체 장치가 제공된다.
이때, 접지 배선과 전원 배선 사이의 간격은 절연 신뢰성의 관점에서 적어도 약 20 ㎛가 바람직하다.
본 발명의 제 5 양태에 따르면, 평면상으로 형성된 접지 배선에 소정 패턴이 묘화된, 제 4 양태에 따른 에리어 어레이형 반도체 장치가 제공된다.
따라서, 제 5 양태의 에리어 어레이형 반도체 장치에 따르면, 제 4 양태의 이점 외에도, 배선 표면을 보호하는 수지류 등과의 밀착성 저하를 방지할 수 있는 이점이 있다.
따라서, 소정의 패턴은 배선 평면에서 발생된 응력을 줄이고, 발열, 저항의 증대 그리고 동박의 열화 등을 방지할 수 있다.
예를 들어, 소정 패턴은 메쉬 (mesh) 형 패턴 또는 폴카 도트 (polka-dot) 형 패턴으로 형성하면, 상술한 밀착성 및 국소 응력의 방지를 얻을 수 있다.
더 넓은 전원 배선의 폭이 인덕턴스를 덜 유발하므로, 신호 파형의 교란을 억제할 수 있다.
또한, 본 발명의 제 6 양태에 따르면, 전원 배선을 신호 배선보다 더 큰 폭으로 형성한, 제 1 내지 제 5 양태 중 어느 하나에 따른 에리어 어레이형 반도체 장치가 제공된다.
본 발명의 제 7 양태에 따르면, 반도체 칩으로부터 전원 외부 단자까지의 거리 편차가 억제되고 반도체 칩으로부터 전원 외부 단자까지의 평균거리가 반도체 칩으로부터 신호 외부 단자 사이의 거리보다 짧고 또한 반도체 칩으로부터 접지 외부 단자 사이의 거리보다 짧게 되도록, 전원 외부 단자를 배치한, 제 1 내지 제 6 양태 중 어느 하나에 따른 에리어 어레이형 반도체 장치가 제공된다.
본 발명의 제 7 양태의 에리어 어레이형 반도체 장치에 따르면, 제 1 내지 제 6 양태의 이점 외에도, 반도체 칩으로부터 전원 외부 단자까지의 거리 편차를 억제하고, 평균적으로 반도체 칩으로부터 전원 외부 단자까지의 거리가 반도체 칩으로부터 신호 외부 단자까지의 거리와 반도체 칩으로부터 접지 외부 단자까지의 거리보다 더 짧게 되도록 전원 외부 단자를 배치한다. 따라서, 전원 외부 단자가 반도체 칩으로부터 거의 같은 거리에 배치되고, 외부 신호 단자 및 접지 외부단자들보다 반도체 칩에 더 가까이 배치되게 된다. 따라서, 각 전원들을 등전위로 조정할 수 있으며, 반도체 장치의 특성 임피던스를 낮출 수 있기 때문에,신호 파형의 교란이 억제되고 고속 신호에 대응하는 능력이 향상된다.
이상 설명한 바와같이, 본 발명에 따르면, 특성 임피던스 매칭을 향상시키고 특성 임피던스를 줄이는 수단을, 단면 배선을 갖는 에리어 어레이형 반도체 장치에 채용한다. 그 결과, 단면 배선의 에리어 어레이형 반도체 장치의 고속 대응 능력을 향상시킬 수 있다. 또한, 고속 대응력을 갖는 에리어 어레이형 반도체장치를 저렴하게 제공할 수 있는 효과가 있다.
도 1a 및 도 1b 는 본 발명의 실시예에 따른 에리어 어레이형 반도체 장치를 도시한 개략 평면도.
도 2 는 도 1 의 배선 기판의 확대된 테두리 부분을 상세하게 도시한 부분 확대도.
도 3a 는 도 2 의 A1-A2 선을 따라 절단한 단면도.
도 3b 는 도 2 의 B1-B2 선을 따라 절단한 단면도.
도 4 는 시뮬레이션의 대상인 모델 1 (종래 예) 및 모델 2 (본 발명) 의 단면 구조의 구성을 도시한 단면도.
도 5a 는 시뮬레이션의 대상인 모델 1 (종래 예) 의 배선 피치를 도시한 단면도.
도 5b 는 시뮬레이션의 대상인 모델 2 (본 발명) 의 배선 피치를 도시한 단면도.
도 6a 및 도 6b 는 단면 배선을 이용한 종래의 에리어 어레이형 반도체를 도시한 개략 평면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 2 : 정방형의 구멍
본 발명에서는, 접지 패드를 좁은 피치 (pitch) 로 배열하여 더 많은 접지 패드를 배치한다. 따라서, 반도체 칩에 접속하는데, 좁은 피치의 본딩이 가능한 TAB (tape automated bonding) 기술이 권장된다. 그러나, 와이어 본딩 기술에서도, 좁은 패드 피치에 대응하는 본딩 기술이 주목할 만하게 발전되어 왔다. 그러므로, 본 발명은 와이어 본딩 및 플립 칩 본딩과 같은 다른 접속 방법들에도 적용할 수 있다. 따라서, 본 발명은 BGA (ball grid array), LGA (land grid array) 및 PGA (pin grid array) 와 같은 외부 단자에 대한 접속 방법에 상관없이 적용할 수 있다.
이하, 본 발명의 바람직한 실시예를, 도면을 참조하여, 설명한다.
도 1 은 본 발명의 에리어 어레이형 반도체 장치를 도시한 개략 평면도이다.
도 1 에 도시된 바와 같이, 에리어 어레이형 반도체 장치의 기판 중앙의, 정방형의 구멍 (2) 내에 반도체 칩 (1) 이 배치되어 있으며, 그 반도체 칩 (1) 의 각 패드에 배선이 본딩되어 있다. 각 배선은 기판상에 인출되어 있으며, 신호 패드 (S 패드) 로부터 인출된 신호 배선이 기판상에 배열되어 있다. 각 배선의 단부는 신호 배선 랜드를 제공하기 위해 원형으로 형성되어 있다. 이와 유사하게, 전원 패드 (P 패드) 로부터 인출된 전원 배선 (P 리드) 은 기판 상에 배열되어 있으며 상기 전원 배선의 단부는 전원 배선 랜드 (P 랜드) 를 제공하기 위해 원형으로 형성된다. 접지 패드 (G 패드) 로부터 인출된 접지 배선 (G 리드) 은 기판상의 신호 배선 (S 리드), P 리드 및 주변부에 절연성을 확보한 미소 공간을 제외한 평면에 배치된다. 따라서, 본 발명의 특징 중의 하나는 G 리드가 서로 단락되어 있다는 점이다.
기판의 배선 층상에 커버 레지스트가 피복되어 있다. 커버 레지스트의 외부단자에도 원형 구멍이 있다. 그러한 원형 구멍을 통해, S 리드 및 P 리드의 원형 단부들이 노출되며, 그 노출된 부분들은 S 랜드 및 P 랜드로 기능한다. 원형 단부의 테두리 에지 (edge) 는 커버 레지스트로 조금 덮여 있다.
한편, G 리드의 평면 상으로 형성된 일부분도 커버 레지스트의 원형 구멍을 통하여 노출되며, 그 노출된 부분은 G 랜드로 기능한다.
도시 하지 않았지만, 외부 단자인 각 랜드에 땝납 볼이 부착되어 있다.
각 랜드와 외부 단자들은 기판상에 격자 구조로 배치된다.
도 1A 에 도시된 에리어 어레이형 반도체 장치에서는, 반도체 칩 (1) 으로부터 전원 외부 단자까지의 거리 편차가 억제되고, 또 반도체 칩 (1) 으로부터 전원 외부 단자까지의 거리가 평균적으로 반도체 칩 (1) 으로부터 신호 외부 단자까지의 거리 및 반도체 칩 (1) 으로부터 접지 외부 단자 까지의 거리보다 짧게 되도록, 전원 배선 랜드가 반도체 칩 (1) 에 가장 가깝게 또는 가장 안쪽의 원에 배치된다.
이러한 구성은 신호 파형의 안정화에 기여하며, 나아가, 증가된 신호 속도에대한 대응 능력의 향상에 기여한다.
이 실시예의 에리어 어레이형 반도체 장치는 접지용 외부 단자 개수보다 더 많은 G 패드를 갖는다. 도 1b 및 도 6b 의 비교 결과로 부터 알 수 있는 바와 같이, S 패드 사이에 더 많은 G 패드가 배치된다. 도 6b 에 도시된 빈 패드 (R) 에 대응하는 위치에 도 1b 에 나타낸 G 패드가 인접 S 패드 사이에 위치되도록 배치되어 있다. 이러한 구성은, 고주파 신호를 인가하는 경우에도 신호 파형이 쉽게 교란되지 않고 안정화된 상태를 유지하기 때문에, 종래 기술과 비교하여 고속 대응 능력이 향상되는 효과가 있다.
접지 배선 (G 리드) 은, 설계가 허용되는 한, 다른 배선들 (신호 배선 (S 리드), 전원 배선 (P 리드) ) 보다 더 넓은 폭으로 형성한다. 고밀도 배선 영역의 리드의 첨단에서, G 리드 와 S 리드 사이의 간격 및 G 리드와 P 리드 사이의 간격은 30 ㎛로 설정할 수 있다.
또한, 평면상 내에 형성된 접지 배선 (G 리드) 에 메쉬형 패턴이 묘화된다. 도 1a 에 도시된 메쉬형 패턴은 커버 레지스트의 매쉬형 패턴이 아닌, G 리드상에 묘화된 메쉬형 패턴을 나타낸다. 도면에서는 구별하지 않았지만, P 리드는 S리드보다 더 넓은 폭으로 형성되어 있다.
이하, 도 2 및 도 3 을 참조하여, 본 발명의 에리어 어레이형 반도체 장치를 보충 설명한다.
도 2 는 도 1 의 배선 기판의 테두리 영역을 상세하게 도시한 부분 확대도이다. 도 3a 는 도 2 의 A1-A2 선을 따라 절단한 단면도이고, 도 3b 는 도 2 의 B1-B2 선을 따라 절단한 단면도이다.
도 2 의 점선으로 표시된 바와 같이, 기판상의 S 리드 및 P 리드 (미도시) 와 주변부에 대한 절연성을 확보하기 위한 미소 영역을 제외하고, G 리드가 평면상에 배열된다. 기판 영역상에, 반도체 칩 (1) 상의 다수의 G 패드로부터 인출된 G 리드가 단일 평면을 형성한다. 그 결과, G 리드들은 상호 단락되며, G 패드는, G 패드의 개수보다 더 작은 접지 외부 단자들을 공유하게 된다. 그 표면상에, 메쉬형 패턴이 묘화된다.
도 2 는 실선의 원으로 커버 레지스트의 에지를 나타낸 것이다. 그러한 원형 구멍으로부터 노출된 동박은 외부 단자인 땝납 볼을 탑재하기 위한 랜드로서 기능한다.
도 3a 는 A1-A2 선을 따라 절단한 단면도에서는, 저부에 기판 (B) 을 배치하고 그 후, 기판 (B) 상에, 왼쪽부터 차례로, G 리드 ,S 리드, S 리드, G 리드, S 리드, G 리드, S 리드, 및 G 리드를 배열한다.
도 3b 에는 B1-B2 선을 따라 절단한 단면도에서는, 저부에 기판 (B) 을 배치하고, 그 후, 왼쪽부터 차례로 G 리드, S 리드, G 리드, 및 G 리드를 배열한다.
상술한 바와 같이, S 리드의 양면 상에 배열된 G 리드의 배열 비율이 종래 배선 기판보다 더 높기 때문에, 이러한 구성은 특성 임피던스 매칭 및 고속 신호 대응 능력을 향상시키는 데에 기여한다.
도 3a 및 도 3b 에서 도시된 바와 같이, 배선을 보호하기 위해 커버 레지스트 (CR) 를 배선을 덮어, 배선들 간을 채워 배선들 사이의 절연을 높인다. 배선 표면의 커버 레지스트 (CR) 로 덮여있지 않은 면은 외부 단자인 땝납 볼을 장착하기 위한 랜드로서 기능한다.
상기 상술한 에리어 어레이형 반도체 장치는 본 발명의 제 1 양태 내지 제 7 양태 모두를 포함하는 최선의 모드이다.
따라서, 본 발명의 제 1 양태 내지 제 7 양태 각각의 효과들을 얻을 수 있다. 당연히, 본 발명은 이 실시예에 한정되지 않고, 제조 비용과 같은 몇 가지 조건에 따라서 본 발명의 제 1 양태 내지 제 7 양태 중 하나 이상을 선택 및 적용할 수도 있다.
본 발명의 발명자는, 본 발명의 효과를 평가하기 위해, TBGA 상에서 시뮬레이션을 행하였다. 이하, 그 시뮬레이션과 그의 결과를 설명한다.
유한-요소 (finite-element) 방법에 기초한 2 차원의 단면 구조를 분석하는 시뮬레이션 방법을 채용하였으며, 분석 도구로는 Ansoft Maxwell SI (signal integrity) 2D-Extractor를 이용하였다.
분석 모델로는, 도 6 을 참조하여 설명한 종래 에리어 어레이형 반도체 장치에 따른 TBGA 를 모델 1 로, 본 실시예의 에리어 어레이형 반도체 기술에 따른TAGA 를 모델 2 로 하였다. 도 4 에, 모델 2 의 단면 구조 및 물리적 특성을 나타내었다.
단면 구조의 조성 및 두께에 대해 아래부터 설명하면,
기준 접지 (GND) 는 0.2 ㎜ , 공간 에어는 0.5 ㎜, 커버 레지스트는 0.015 ㎜, 배선 (Cu) 는 0.016 ㎜, 접착제 (B) 는 0.012 ㎜, 폴리이미드 테이프는 0.125 ㎜, 접착제 (A) 는 0.05 ㎜, 스티프너 (S/R) (Cu) 는 0.35 ㎜, 접착제 (A) 는 0.08 ㎜, 히트 스프레더 (H/SP) (Cu) 는 0.2 ㎜ ,및 공간 에어는 1.0 ㎜ 이다. 이들은 모델 1 과 모델 2 에서 동일하다.
물성에 관해 설명하면, Cu 의 도전율 (σ) 은 58.14 ×106S/m , 접착제 (A) 에 대한 유전율 (εr) 은 3.5, 접착제 (B) 에 대한 유전율 (εr) 은 2.8, 폴리이미드 (PI) 의 유전율 (εr) 은 3.5 및 커버 레지스트에 대한 유전율 (εr) 은 2.19 이다.
유전 손실 tan δ는, 폴리이미드 (PI) 에 대해 1.3 ×10-3, 커버 레지스트에 대해 15 ×10-3이다. 이들은 모델 1 및 모델 2 에서 동일하다.
접지 배선 (G 리드) 의 폭, 신호 배선 (S 리드) 의 폭 및 G 리드 및 S 리드 사이의 간격은, 모델 1 에 대해 도 5a 에, 모델 2 에 대해 도 5b 에 도시되어 있다. 모델 1 과 비교하면, G 리드의 폭은 240 ㎛만큼 크며, S 리드의 폭은 40 ㎛만큼 작다. 그 결과, G 리드 및 S 리드 사이의 간격은 40 ㎛만큼 작다.
모델 1 및 모델 2 모두에 대해 ideal-GND 상에 설치면을 설정하였다. 배선 이외의 도체였던 스티프너 (S/R) (Cu) 는 플로우팅( floating) 에 의해 처리하였다. 기준 접지 (GND) 로부터 스티프너 (S/R) (Cu) 까지 모델화하였으며, 히트 스프레더는 생략하고, 오차율은 1 %로 설정하였다.
상기 조건하에서 계산된 모델 1 및 모델 2 의 특성 임피던스는, 모델 1 에대해 102였고, 모델 2 에 대해 71였다.
모델 1 의 특성 임피던스에 대한 모델 2 의 특성 임피던스의 비율은 72/102 ＝ 71 % 로, 모델 1, 즉 종래 단면 배선의 TBGA와 비교하여 모델 2, 즉, 본 발명의 단면 배선의 TBGA의 고속 신호 성능이 더 높은 것을 나타내는 지표 중의 하나이다.
양면 배선에서 576 핀 (pin) 을 가진 본체 크기가 40 ㎜ ×40 ㎜ 인 테이프 BGA (ball grid array) 의 특성 임피던스의 저하 비율이, 종래 단면 배선의 67 % 이기 때문에, 단면 배선 기판을 이용한 본 발명에 따르면, 양면 배선 기판과 동일한 고속 대응 능력을 달성할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 신호 패드, 접지 패드 및 전원 패드를 갖는 반도체 칩이 기판 상에 장착되며, 기판의 단면상에 각 패드들로부터 인출한 배선이 배치되며, 그 배선들 상에 외부 접속 단자가 배치되고, 접지 패드의 개수가 접지 외부 단자의 개수보다 많은, 에리어 어레이형 반도체 장치를 제공함으로써, 접지 패드의 개수가 접지 외부 단자의 개수보다 많아지기 때문에, 종래의 반도체 칩에 인접한 2 개의 신호 패드들 사이에 부가적인 접지 패드를 배치할 수 있다. 그 결과, 인접 신호 패드의 개수와, 더 나아가 인접한 신호 배선의 개수를 줄일 수 있다. 대신에, 접지 패드에 인접한 신호 패드의 개수와, 더 나아가 접지 배선에 인접한 신호 배선의 개수를 늘릴 수 있으므로, 잡음을 유발하는 (신호 패드 및 접지 패드를 포함한) 루프 회로의 크기를 감소시킬 수 있다. 따라서, 더 높은 주파수의 신호가 인가되는 경우에도, 신호 파형은 쉽게 교란되지 않고 안정화시킬 수 있다. 그러므로, 종래 기술에 비해 고속 신호에 대응하는 능력이 향상되는 효과가 있다.
또한, 접지 외부 단자의 개수보다 더 많은 접지 패드를 제공할 수 있기 때문에, 접지 패드들은 접지 외부 단자와 1 대 1 로 대응하지 않고, 적어도 하나 이상의 접지 외부 단자는 복수의 접지 패드들로부터 인출한 배선과 공유시킬 수도 있다.

Claims (12)

  1. 반도체 칩 및 기판을 포함하는 에리어 어레이형 반도체 장치로서,
    신호 패드, 접지 패드, 및 전원 패드를 가진 반도체 칩이 상기 기판상에 장착되며,
    상기 기판의 단면상에, 각 패드로부터 인출한 배선이 배치되고,
    상기 배선 상에 외부 접속 단자가 배치되며,
    상기 접지 패드는 상기 신호 패드 사이에 배치되며, 상기 접지 패드의 개수가 접지 외부 단자의 개수보다 더 많은 것을 특징으로하는 에리어 어레이형 반도체 장치.
  2. 반도체 칩 및 기판을 포함하는 에리어 어레이형 반도체 장치로서,
    신호 패드, 접지 패드, 및 전원 패드를 가진 반도체 칩이 상기 기판상에 장착되며,
    상기 기판의 단면상에, 각 패드로부터 인출한 배선이 배치되고,
    상기 배선 상에 외부 접속 단자가 배치되며,
    접지 배선들은 다른 배선들보다 더 넓은 폭으로 형성되며, 상기 접지 배선 과 상기 신호 배선 사이의 간격은 거의 동일한 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  3. 제 1 항에 있어서,
    접지 배선의 일부는 서로 단락되는 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  4. 제 2 항에 있어서,
    접지 배선의 일부는 서로 단락되는 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 기판의 신호 배선, 전원 배선 및 이들의 주변부를 제외한 영역에, 접지 배선들이 평면상으로 배치된 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  6. 제 2 항에 있어서,
    상기 기판의 신호 배선, 전원 배선 및 이들의 주변부를 제외한 영역에, 접지 배선들이 평면상으로 배치된 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  7. 제 5 항에 있어서,
    평면 상으로 형성된 접지 배선에, 소정 패턴이 묘화된 것을 특징으로하는 에리어 어레이형 반도체 장치.
  8. 제 6항에 있어서,
    평면 상으로 형성된 접지 배선에, 소정 패턴이 묘화된 것을 특징으로하는 에리어 어레이형 반도체 장치.
  9. 제 1 항에 있어서,
    전원 배선은 신호 배선보다 더 넓은 폭으로 형성된 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  10. 제 2 항에 있어서,
    전원 배선은 신호 배선보다 더 넓은 폭으로 형성된 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  11. 제 1 항에 있어서,
    상기 반도체 칩으로부터 상기 전원 외부 단자까지의 거리 편차가 억제되도록, 전원 외부 단자가 배치되며,
    상기 반도체 칩으로부터 상기 전원 외부 단자까지의 평균거리는 상기 반도체 칩으로부터 상기 신호 외부 단자까지의 거리와 상기 반도체 칩으로부터 상기 접지 외부 단자까지의 거리보다 짧은 것을 특징으로 하는 에리어 어레이형 반도체 장치.
  12. 제 2 항에 있어서,
    상기 반도체 칩으로부터 상기 전원 외부 단자까지의 거리 편차가 억제되도록, 전원 외부 단자가 배치되며,
    상기 반도체 칩으로부터 상기 전원 외부 단자까지의 평균거리는 상기 반도체 칩으로부터 상기 신호 외부 단자까지의 거리와 상기 반도체 칩으로부터 상기 접지 외부 단자까지의 거리보다 더 짧은 것을 특징으로 하는 에리어 어레이형 반도체 장치.
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