JP2750352B2 - 標準セルのパターン構造 - Google Patents
標準セルのパターン構造Info
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- JP2750352B2 JP2750352B2 JP7035889A JP7035889A JP2750352B2 JP 2750352 B2 JP2750352 B2 JP 2750352B2 JP 7035889 A JP7035889 A JP 7035889A JP 7035889 A JP7035889 A JP 7035889A JP 2750352 B2 JP2750352 B2 JP 2750352B2
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- JP
- Japan
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- aluminum wiring
- electrode
- pattern structure
- layer aluminum
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路の一部を構成する標準セルの配線
パターン構造に関し、詳しくは１層アルミニウム配線の
パターンプロセスが利用可能な多層アルミニウム配線構
造に関する。
パターン構造に関し、詳しくは１層アルミニウム配線の
パターンプロセスが利用可能な多層アルミニウム配線構
造に関する。
従来の標準セル、つまり第４図に示すようなＰチャン
ネルMOSFET1とＮチャンネルMOSFET2を相補接続したイン
バータの配線パターン構造を第２図及び第３図に示す。
ネルMOSFET1とＮチャンネルMOSFET2を相補接続したイン
バータの配線パターン構造を第２図及び第３図に示す。
まず第２図は比較的低速動作用の標準セルに適用され
る例を示すもので、１層アルミニウムの配線プロセスに
よるパターン構造を示す図である。
る例を示すもので、１層アルミニウムの配線プロセスに
よるパターン構造を示す図である。
ここでは、FET1のソースS1の引出し電極３、FET2のソ
ース2Sの引出し電極４、及び両FET1、２のドレイン1Dと
2Dとを接続（コンタクト）する接続電極５を１層目のア
ルミニウム配線で形成し、また両FET1、２のゲート1G、
2Gを構成するゲート電極６をポリシリコン配線で形成し
てこれを入力電極と兼用させている。また上記接続電極
５に接続する出力電極７もポリシリコン配線により形成
している。Ａは入力ピン位置、Ｂは出力ピン位置であ
る。
ース2Sの引出し電極４、及び両FET1、２のドレイン1Dと
2Dとを接続（コンタクト）する接続電極５を１層目のア
ルミニウム配線で形成し、また両FET1、２のゲート1G、
2Gを構成するゲート電極６をポリシリコン配線で形成し
てこれを入力電極と兼用させている。また上記接続電極
５に接続する出力電極７もポリシリコン配線により形成
している。Ａは入力ピン位置、Ｂは出力ピン位置であ
る。
このパターン構造では、引出し電極３には電源Ｖ
DDが、引出し電極４には電源ＶSSが各々印加される。な
お、電極３と６、７との間、電極４と６、７との間は絶
縁膜（図示せず）で絶縁される。
DDが、引出し電極４には電源ＶSSが各々印加される。な
お、電極３と６、７との間、電極４と６、７との間は絶
縁膜（図示せず）で絶縁される。
次に、第３図は比較的高速動作用の標準セルに適用さ
れる例を示すもので、２層アルミニウム配線プロセスに
よるパターン構造を示す図である。
れる例を示すもので、２層アルミニウム配線プロセスに
よるパターン構造を示す図である。
ここでは、FET1のソース1Sの引出し電極３、FET2のソ
ース2Sの引出し電極４、及び両FET1、２のドレイン1Dと
2Dとを接続する接続電極５を１層目のアルミニウム配線
で作成（以上は第２図の例と同じ）し、また両FET1、２
のゲート1G、2Gを構成するゲート電極８をポリシリコン
配線により形成している。そして、このゲート電極８に
接続される入力電極９、及び上記接続電極５に接続され
る出力電極10を各々２層目のアルミニウム配線により形
成している。
ース2Sの引出し電極４、及び両FET1、２のドレイン1Dと
2Dとを接続する接続電極５を１層目のアルミニウム配線
で作成（以上は第２図の例と同じ）し、また両FET1、２
のゲート1G、2Gを構成するゲート電極８をポリシリコン
配線により形成している。そして、このゲート電極８に
接続される入力電極９、及び上記接続電極５に接続され
る出力電極10を各々２層目のアルミニウム配線により形
成している。
このパターン構造では、引出し電極３に電源ＶDDが、
引出し電極４に電源ＶSSが各々印加される点は第２図と
同じである。なお、電極３と９、10との間、電極４と
９、10との間は絶縁膜（図示せず）で絶縁される。
引出し電極４に電源ＶSSが各々印加される点は第２図と
同じである。なお、電極３と９、10との間、電極４と
９、10との間は絶縁膜（図示せず）で絶縁される。
以上のように、２層アルミニウム配線プロセスによる
パターン構造（第３図）は、ポリシリコン配線パターン
を入出力電極として引き出すことはなく、１層アルミニ
ウム配線プロセスとは全く別のプロセスによって作成し
ていた。
パターン構造（第３図）は、ポリシリコン配線パターン
を入出力電極として引き出すことはなく、１層アルミニ
ウム配線プロセスとは全く別のプロセスによって作成し
ていた。
このため、１層アルミニウム配線プロセス用のパター
ン構造（第２図）を２層アルミニウム配線プロセス用
（第３図）に使用することはできず、またその逆も同様
であった。
ン構造（第２図）を２層アルミニウム配線プロセス用
（第３図）に使用することはできず、またその逆も同様
であった。
また、２層アルミニウム配線プロセスによるパターン
構造の標準セルは１層アルミニウム配線プロセスによる
パターン構造の標準セルとは完全に独立に作成されるの
で、入出力ピン位置Ａ、Ｂや大きさが異なり、このため
自動配置配線を行う際に、各々別々に配置配線のための
データベースを作成する必要があった。
構造の標準セルは１層アルミニウム配線プロセスによる
パターン構造の標準セルとは完全に独立に作成されるの
で、入出力ピン位置Ａ、Ｂや大きさが異なり、このため
自動配置配線を行う際に、各々別々に配置配線のための
データベースを作成する必要があった。
本発明は以上のような点に鑑みてなされたものであ
り、その目的は、多層アルミニウム配線パターンプロセ
スに１層アルミニウム配線パターンプロセスが適用でき
るようにした標準セルの配線パターン構造を提供するこ
とである。
り、その目的は、多層アルミニウム配線パターンプロセ
スに１層アルミニウム配線パターンプロセスが適用でき
るようにした標準セルの配線パターン構造を提供するこ
とである。
このために本発明は、１層アルミニウム配線プロセス
によるポリシリコン配線でなる入力電極及び出力電極を
備える標準セルのパターン構造において、 多層アルミニウム配線プロセスによるアルミニウム配
線でなる入力電極及び出力電極を上記ポリシリコン配線
でなる入力電極及び出力電極の上層に形成し、且つ該多
層アルミニウム配線プロセスにおける入力ピンと出力ピ
ンの位置を上記１層アルミニウム配線プロセスにおける
同ピンの位置に合わせた。
によるポリシリコン配線でなる入力電極及び出力電極を
備える標準セルのパターン構造において、 多層アルミニウム配線プロセスによるアルミニウム配
線でなる入力電極及び出力電極を上記ポリシリコン配線
でなる入力電極及び出力電極の上層に形成し、且つ該多
層アルミニウム配線プロセスにおける入力ピンと出力ピ
ンの位置を上記１層アルミニウム配線プロセスにおける
同ピンの位置に合わせた。
以下、本発明の実施例を説明する。第１図はその一実
施例の２層アルミニウム配線パターン構造を示す図であ
る。第２図〜第４図に示したものと同一のものには同一
の符号を付した。
施例の２層アルミニウム配線パターン構造を示す図であ
る。第２図〜第４図に示したものと同一のものには同一
の符号を付した。
本実施例では、ゲート1G、2Gを構成するゲート電極1
1、及び接続電極５に接続する出力電極12の各々をポリ
シリコン配線により形成し、またゲート電極11に接続し
且つその上面に配線する入力電極13、及び上記接続電極
５に接続し上記出力電極12の上面に配線する出力電極14
の各々を２層目のアルミニウム配線で形成した。
1、及び接続電極５に接続する出力電極12の各々をポリ
シリコン配線により形成し、またゲート電極11に接続し
且つその上面に配線する入力電極13、及び上記接続電極
５に接続し上記出力電極12の上面に配線する出力電極14
の各々を２層目のアルミニウム配線で形成した。
この２層目のアルミニウム配線でなる入力電極13は下
層のポリシリコン配線でなるゲート電極11と全く同形の
パターンであり、また出力電極14も同様に下層の出力電
極12と接続電極５への接続部分を除けば同形のパターン
である。
層のポリシリコン配線でなるゲート電極11と全く同形の
パターンであり、また出力電極14も同様に下層の出力電
極12と接続電極５への接続部分を除けば同形のパターン
である。
従って、２層目のアルミニウム配線でなる入力電極1
1、出力電極12を除いた構造でなる１層アルミニウム配
線パターン構造と、第１図に示す２層アルミニウム配線
パターン構造とは、両電極11,12の配置や大きさと両電
極13、14と同じであるので、２層アルミニウム配線パタ
ーン構造において、１層アルミニウム配線パターン構造
と共通の自動配置配線を行うことができる。
1、出力電極12を除いた構造でなる１層アルミニウム配
線パターン構造と、第１図に示す２層アルミニウム配線
パターン構造とは、両電極11,12の配置や大きさと両電
極13、14と同じであるので、２層アルミニウム配線パタ
ーン構造において、１層アルミニウム配線パターン構造
と共通の自動配置配線を行うことができる。
以上のように本実施例では、同一入力ピン位置にゲー
ト電極11及び入力電極13を配線し、また同一出力ピン位
置に出力電極12、14を配線するので、２層アルミニウム
配線プロセスに１層アルミニウム配線プロセスを使用す
ることができる。
ト電極11及び入力電極13を配線し、また同一出力ピン位
置に出力電極12、14を配線するので、２層アルミニウム
配線プロセスに１層アルミニウム配線プロセスを使用す
ることができる。
以上説明したように本発明によれば、多層アルミニウ
ム配線パターンを１層アルミニウム配線パターンと同一
の入力ピン位置、同一の出力ピン位置に配置するので、
その多層アルミニウム配線プロセスに１層アルミニウム
配線プロセスを使用することができる。
ム配線パターンを１層アルミニウム配線パターンと同一
の入力ピン位置、同一の出力ピン位置に配置するので、
その多層アルミニウム配線プロセスに１層アルミニウム
配線プロセスを使用することができる。
この結果、両プロセスの開発のコストや時間を短縮す
ることができ、また両プロセスにおける入出力ピンの配
置や大きさを同じにすることができ、自動配置配線を行
う際のデータベースも１種で済むという特徴がある。
ることができ、また両プロセスにおける入出力ピンの配
置や大きさを同じにすることができ、自動配置配線を行
う際のデータベースも１種で済むという特徴がある。
第１図は本発明の一実施例の標準セルのパターン構造の
説明図、第２図と第３図は従来の標準セルのパターン構
造の説明図、第４図は標準セルの回路図である。 １……ＰチャンネルMOSFET、２……ＮチャンネルMOSFE
T、３……ドレイン引出し電極（１層アルミニウム配
線）、４……ソース引出し電極（１層アルミニウム配
線）、５……接続電極（１層アルミニウム配線）、６…
…ゲート電極（ポリシリコン配線）、７……出力電極
（ポリシリコン配線）、８……ゲート電極（ポリシリコ
ン配線）、９……入力電極（２層アルミニウム配線）、
10……出力電極（２層アルミニウム配線）、11……ゲー
ト電極（ポリシリコン配線）、12……出力電極（ポリシ
リコン電極）、13……入力電極（２層アルミニウム配
線）、14……出力電極（２層アルミニウム配線）。
説明図、第２図と第３図は従来の標準セルのパターン構
造の説明図、第４図は標準セルの回路図である。 １……ＰチャンネルMOSFET、２……ＮチャンネルMOSFE
T、３……ドレイン引出し電極（１層アルミニウム配
線）、４……ソース引出し電極（１層アルミニウム配
線）、５……接続電極（１層アルミニウム配線）、６…
…ゲート電極（ポリシリコン配線）、７……出力電極
（ポリシリコン配線）、８……ゲート電極（ポリシリコ
ン配線）、９……入力電極（２層アルミニウム配線）、
10……出力電極（２層アルミニウム配線）、11……ゲー
ト電極（ポリシリコン配線）、12……出力電極（ポリシ
リコン電極）、13……入力電極（２層アルミニウム配
線）、14……出力電極（２層アルミニウム配線）。
Claims (1)
- 【請求項１】１層アルミニウム配線プロセスによるポリ
シリコン配線でなる入力電極及び出力電極を備える標準
セルのパターン構造において、 多層アルミニウム配線プロセスによるアルミニウム配線
でなる入力電極及び出力電極を上記ポリシリコン配線で
なる入力電極及び出力電極の上層に形成し、且つ該多層
アルミニウム配線プロセスにおける入力ピンと出力ピン
の位置を上記１層アルミニウム配線プロセスにおける同
ピンの位置に合わせたことを特徴とする標準セルのパタ
ーン構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035889A JP2750352B2 (ja) | 1989-03-24 | 1989-03-24 | 標準セルのパターン構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035889A JP2750352B2 (ja) | 1989-03-24 | 1989-03-24 | 標準セルのパターン構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250355A JPH02250355A (ja) | 1990-10-08 |
| JP2750352B2 true JP2750352B2 (ja) | 1998-05-13 |
Family
ID=13429130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7035889A Expired - Fee Related JP2750352B2 (ja) | 1989-03-24 | 1989-03-24 | 標準セルのパターン構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750352B2 (ja) |
-
1989
- 1989-03-24 JP JP7035889A patent/JP2750352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250355A (ja) | 1990-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |