JPH0732194B2 - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
- Publication number
- JPH0732194B2 JPH0732194B2 JP61119461A JP11946186A JPH0732194B2 JP H0732194 B2 JPH0732194 B2 JP H0732194B2 JP 61119461 A JP61119461 A JP 61119461A JP 11946186 A JP11946186 A JP 11946186A JP H0732194 B2 JPH0732194 B2 JP H0732194B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- electrode
- channel
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011159 matrix material Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS集積回路に関し、特にマトリックス的なMOS
FETの配置を適用したMOS集積回路に関する。
FETの配置を適用したMOS集積回路に関する。
MOSFETをマトリックス的に配置し、MOS集積回路を構成
する技術は、レイアウト設計が容易であるため、従来か
らＰチャネルMOS集積回路およびＮチャネルMOS集積回路
において広く用いられている。MOSFETのマトリックス的
配置法とは、例えば、縦方向をアルミニウム配線の出力
線、横方向を多結晶シリコン配線のゲート電極線とし
て、その交点に必要な駆動用のMOSFETを構成するもの
で、レイアウト設計を行なう時に、見通し良く配置を進
めることができるため、効率のよい設計法として広く用
いられ、また、コンピューターによる自動設計にも適し
ている手法である。マトリックス的配置手法について図
面を用いて説明しよう。
する技術は、レイアウト設計が容易であるため、従来か
らＰチャネルMOS集積回路およびＮチャネルMOS集積回路
において広く用いられている。MOSFETのマトリックス的
配置法とは、例えば、縦方向をアルミニウム配線の出力
線、横方向を多結晶シリコン配線のゲート電極線とし
て、その交点に必要な駆動用のMOSFETを構成するもの
で、レイアウト設計を行なう時に、見通し良く配置を進
めることができるため、効率のよい設計法として広く用
いられ、また、コンピューターによる自動設計にも適し
ている手法である。マトリックス的配置手法について図
面を用いて説明しよう。
第３図は従来の論理回路の一例の回路図である。
この回路は、A,B,Cの三つの信号を入力とする３入力NOR
回路31とNOR回路31の出力と信号Ｂとを入力とする２入
力NOR回路32とNOR回路31とNOR回路32のそれぞれの出力
を入力とする２入力NOR回路33から成る論理回路であ
る。
回路31とNOR回路31の出力と信号Ｂとを入力とする２入
力NOR回路32とNOR回路31とNOR回路32のそれぞれの出力
を入力とする２入力NOR回路33から成る論理回路であ
る。
第４図は第３図の論理回路を半導体チップに形成したも
のの平面図である。
のの平面図である。
第４図において、Vccは電源供給線、GNDは接地線を示
し、311,315,318は負荷用のＮチャネルディプリーショ
ンMOSFET,312,313,314,316,317,319,320は駆動用のＮチ
ャネルエンハンスメントMOSFETであり、A,B,C,01,02,03
はそれぞれ入力および出力の信号である。MOSFET,311,3
12,313,314で3NOR回路31を構成し、MOSFET,315,316,317
で2NOR回路32を、MOSFET,318,319,320で2NOR回路33をそ
れぞれ構成している。縦方向のアルミニウム出力配線と
横方向の多結晶シリコンゲート配線の交点の位置に、必
要な場合拡散層領域を設け、MOSFETを形成している。
し、311,315,318は負荷用のＮチャネルディプリーショ
ンMOSFET,312,313,314,316,317,319,320は駆動用のＮチ
ャネルエンハンスメントMOSFETであり、A,B,C,01,02,03
はそれぞれ入力および出力の信号である。MOSFET,311,3
12,313,314で3NOR回路31を構成し、MOSFET,315,316,317
で2NOR回路32を、MOSFET,318,319,320で2NOR回路33をそ
れぞれ構成している。縦方向のアルミニウム出力配線と
横方向の多結晶シリコンゲート配線の交点の位置に、必
要な場合拡散層領域を設け、MOSFETを形成している。
しかしながら、上述した従来のマトリックス的配置を用
いたMOS集積回路においては、第３図に示したように、
基本的にインバーターとNOR回路のみを用いて論理設計
する必要があり、NAND回路を用いた場合には、駆動用MO
SFETが直列接続となるため負荷用MOSFETと駆動用MOSFET
でレシオを一定に保つ必要があるのでNAND回路の入力数
に応じて横方向のピッチを変えなければならず、また、
出力点も第４図に示すように、自由に決めることができ
なくなるため、設計の簡明さが失なわれてしまうという
欠点があった。
いたMOS集積回路においては、第３図に示したように、
基本的にインバーターとNOR回路のみを用いて論理設計
する必要があり、NAND回路を用いた場合には、駆動用MO
SFETが直列接続となるため負荷用MOSFETと駆動用MOSFET
でレシオを一定に保つ必要があるのでNAND回路の入力数
に応じて横方向のピッチを変えなければならず、また、
出力点も第４図に示すように、自由に決めることができ
なくなるため、設計の簡明さが失なわれてしまうという
欠点があった。
ところが、実際には、例えば第１表に示す真理値表で表
わされる論理回路、すなわち信号の一致検出回路の例で
も明らかなように、OUT＝・＋Ａ・Ｂをインバータ
とNOR回路のみで表現できる論理に変換した場合には、
第５図に示す構成となり、６個のゲート回路が必要であ
ると共に、入力から出力まで最大４段のゲート回路を通
ることになり、遅延が大きくなるという問題がある。
わされる論理回路、すなわち信号の一致検出回路の例で
も明らかなように、OUT＝・＋Ａ・Ｂをインバータ
とNOR回路のみで表現できる論理に変換した場合には、
第５図に示す構成となり、６個のゲート回路が必要であ
ると共に、入力から出力まで最大４段のゲート回路を通
ることになり、遅延が大きくなるという問題がある。
本発明の目的は、マトリクス的配置を用いたMOS集積回
路であって、全体の論理ゲート回路数も入力から出力ま
での最大論理ゲート回路段数も少なくできることから、
動作時の遅延が小さく高速動作可能で、しかも短期間で
設計できるMOS集積回路を提供することにある。
路であって、全体の論理ゲート回路数も入力から出力ま
での最大論理ゲート回路段数も少なくできることから、
動作時の遅延が小さく高速動作可能で、しかも短期間で
設計できるMOS集積回路を提供することにある。
本発明のMOS集積回路は、出力用配線を縦方向に走るよ
うに配置しゲート電極用配線を横方向に走るように配置
し、それら二つの配線の交差部に前記ゲート電極用配線
を通じて論理信号を受ける駆動用MOSFETを配置した構成
の論理回路を複数含む、マトリクス的配置のMOS集積回
路において、電流経路の一方の電極が第一の電源供給線
に接続し他方の電極が縦方向に走る出力用配線に接続す
る負荷用のＮチャネル型MOSFETと、この負荷用MOSFETの
他方の電極と第二の電源供給線との間に電気的には並列
となるように設けられ、空間的には横方向に走るそれぞ
れのゲート電極用配線と前記出力用配線との交差部に配
置された駆動用のＰチャネル型MOSFETとからなるNAND回
路を複数個含む第一の領域と、電流経路の一方の電極が
前記第二の電源供給線に接続し他方の電極が縦方向に走
る出力用配線に接続する負荷用のＰチャネル型MOSFET
と、この負荷用MOSFETの他方の電極と前記第一の電源供
給線との間に電気的には並列となるように設けられ、空
間的には横方向に走るそれぞれのゲート電極用配線と前
記出力用配線との交差部に配置された駆動用のＮチャネ
ル型MOSFETとからなるNOR回路を複数個含む第二の領域
とを、同一半導体基板上に形成したことを特徴とするMO
S集積回路である。
うに配置しゲート電極用配線を横方向に走るように配置
し、それら二つの配線の交差部に前記ゲート電極用配線
を通じて論理信号を受ける駆動用MOSFETを配置した構成
の論理回路を複数含む、マトリクス的配置のMOS集積回
路において、電流経路の一方の電極が第一の電源供給線
に接続し他方の電極が縦方向に走る出力用配線に接続す
る負荷用のＮチャネル型MOSFETと、この負荷用MOSFETの
他方の電極と第二の電源供給線との間に電気的には並列
となるように設けられ、空間的には横方向に走るそれぞ
れのゲート電極用配線と前記出力用配線との交差部に配
置された駆動用のＰチャネル型MOSFETとからなるNAND回
路を複数個含む第一の領域と、電流経路の一方の電極が
前記第二の電源供給線に接続し他方の電極が縦方向に走
る出力用配線に接続する負荷用のＰチャネル型MOSFET
と、この負荷用MOSFETの他方の電極と前記第一の電源供
給線との間に電気的には並列となるように設けられ、空
間的には横方向に走るそれぞれのゲート電極用配線と前
記出力用配線との交差部に配置された駆動用のＮチャネ
ル型MOSFETとからなるNOR回路を複数個含む第二の領域
とを、同一半導体基板上に形成したことを特徴とするMO
S集積回路である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の平面図、第２図（ａ）は第
１図の実施例を論理ゲート回路レベルで表わした等価回
路図、第２図（ｂ）は第２図（ａ）の回路をゲートレベ
ルで表わした等価回路図である。
１図の実施例を論理ゲート回路レベルで表わした等価回
路図、第２図（ｂ）は第２図（ａ）の回路をゲートレベ
ルで表わした等価回路図である。
第２図（ａ）の回路は一致検出回路であり、１は信号A,
Bを入力とする２入力NAND回路、２は信号A,Bを入力とす
る２入力NOR回路、３は２入力NOR回路２の出力を入力と
するインバータ、４は２入力NAND回路１とインバータ３
の出力を入力とする２入力NAND回路であり、入力信号A,
Bと出力信号OUTとの関係は、第１表の真理値表で表わさ
れ、第５図の回路と等価である。
Bを入力とする２入力NAND回路、２は信号A,Bを入力とす
る２入力NOR回路、３は２入力NOR回路２の出力を入力と
するインバータ、４は２入力NAND回路１とインバータ３
の出力を入力とする２入力NAND回路であり、入力信号A,
Bと出力信号OUTとの関係は、第１表の真理値表で表わさ
れ、第５図の回路と等価である。
第２図（ｂ）において、11,14,16,17,19,20はＰチャネ
ルエンハンスメントMOSFET、12,13,15,18,21はＮチャネ
ルエンハンスメントMOSFETである。
ルエンハンスメントMOSFET、12,13,15,18,21はＮチャネ
ルエンハンスメントMOSFETである。
第２図（ａ）において、NOR回路で表現された部分と、N
AND回路で表現された部分をそれぞれ別のグループと
し、グループ分けする。インバータはいずれのグループ
としても良いが、ここではNOR回路のグループに入れ
る。
AND回路で表現された部分をそれぞれ別のグループと
し、グループ分けする。インバータはいずれのグループ
としても良いが、ここではNOR回路のグループに入れ
る。
第２図（ｂ）に示すように、NOR回路２とインバータ３
でグループ５を構成し、NAND回路１とNAND回路４でグル
ープ６を構成している。更に、グループ５のNOR回路
は、一端を正の電源供給線Vccに接続されたＰチャネルM
OSFETとＰチャネルMOSFETの他端と接地線GND間に並列接
続されたＮチャネルMOSFETにより構成され、グループ６
のNAND回路は、接地線GNDに一端が接続されたＮチャネ
ルMOSFETとＮチャネルMOSFETの他端と電源供給線Vcc間
に並列に接続されたＰチャネルMOSFETにより構成され
る。即ち、グループ５に含まれるNOR回路２は、ソース
がVccに接続されたＰチャネルMOSFET11と、ドレインがM
OSFET11のドレインと接続され、ゲートが入力線Ａと接
続され、ソースが接地線GNDと接続されたＮチャネルMOS
FET12と、ドレインがMOSFET11のドレインと接続され、
ゲートが入力線Ｂと接続され、ソースが接地線GNDに接
続されたＮチャネルMOSFET13から成っており、同様にグ
ループ５に含まれるインバータ３は、ソースが電源供給
線Vccに接続されたＰチャネルMOSFET14とドレインがMOS
FET14のドレインと接続され、ゲートがMOSFET11のドレ
インに接続され、ソースが接地線GNDに接続されたＮチ
ャネルMOSFET15から成っている。また、グループ６に含
まれるNAND回路１は、ソースが接地線GNDに接続された
ＮチャネルMOSFET18と、MOSFET18のドレインにドレイン
が接続され、ゲートに入力信号Ａが供給され、ソースが
電源供給線Vccに接続されたＰチャネルMOSFET16と、ド
レインがMOSFET18のドレインに接続され、ゲートに入力
信号Ｂが供給され、ソースが電源供給線Vccに接続され
たＰチャネルMOSFET17から成っており、同様にグループ
６に含まれるNAND回路４は、ソースが接地線GNDに接続
されたＮチャネルMOSFET21と、ドレインがMOSFET21のド
レインに接続され、ゲートがMOSFET18のドレインに接続
され、ソースが電源供給線Vccに接続されたＰチャネルM
OSFET19と、ドレインがMOSFET21のドレインに接続さ
れ、ゲートがMOSFET14のドレインに接続され、ソースが
電源供給線Vccに接続されたＰチャネルMOSFET20から成
り、MOSFET21のドレインがA,Bの二つの入力信号の一致
検出出力端子OUTとなっている。グループ５に含まれるN
OR系の回路の負荷用MOSFET11および14のゲートは接地線
GNDに、グループ６に含まれるNAND系の回路の負荷用MOS
FET18および21のゲートはVccに接続される。
でグループ５を構成し、NAND回路１とNAND回路４でグル
ープ６を構成している。更に、グループ５のNOR回路
は、一端を正の電源供給線Vccに接続されたＰチャネルM
OSFETとＰチャネルMOSFETの他端と接地線GND間に並列接
続されたＮチャネルMOSFETにより構成され、グループ６
のNAND回路は、接地線GNDに一端が接続されたＮチャネ
ルMOSFETとＮチャネルMOSFETの他端と電源供給線Vcc間
に並列に接続されたＰチャネルMOSFETにより構成され
る。即ち、グループ５に含まれるNOR回路２は、ソース
がVccに接続されたＰチャネルMOSFET11と、ドレインがM
OSFET11のドレインと接続され、ゲートが入力線Ａと接
続され、ソースが接地線GNDと接続されたＮチャネルMOS
FET12と、ドレインがMOSFET11のドレインと接続され、
ゲートが入力線Ｂと接続され、ソースが接地線GNDに接
続されたＮチャネルMOSFET13から成っており、同様にグ
ループ５に含まれるインバータ３は、ソースが電源供給
線Vccに接続されたＰチャネルMOSFET14とドレインがMOS
FET14のドレインと接続され、ゲートがMOSFET11のドレ
インに接続され、ソースが接地線GNDに接続されたＮチ
ャネルMOSFET15から成っている。また、グループ６に含
まれるNAND回路１は、ソースが接地線GNDに接続された
ＮチャネルMOSFET18と、MOSFET18のドレインにドレイン
が接続され、ゲートに入力信号Ａが供給され、ソースが
電源供給線Vccに接続されたＰチャネルMOSFET16と、ド
レインがMOSFET18のドレインに接続され、ゲートに入力
信号Ｂが供給され、ソースが電源供給線Vccに接続され
たＰチャネルMOSFET17から成っており、同様にグループ
６に含まれるNAND回路４は、ソースが接地線GNDに接続
されたＮチャネルMOSFET21と、ドレインがMOSFET21のド
レインに接続され、ゲートがMOSFET18のドレインに接続
され、ソースが電源供給線Vccに接続されたＰチャネルM
OSFET19と、ドレインがMOSFET21のドレインに接続さ
れ、ゲートがMOSFET14のドレインに接続され、ソースが
電源供給線Vccに接続されたＰチャネルMOSFET20から成
り、MOSFET21のドレインがA,Bの二つの入力信号の一致
検出出力端子OUTとなっている。グループ５に含まれるN
OR系の回路の負荷用MOSFET11および14のゲートは接地線
GNDに、グループ６に含まれるNAND系の回路の負荷用MOS
FET18および21のゲートはVccに接続される。
第１図に示す実施例は第２図（ｂ）に示す回路にマトリ
ックス的配置手法を適用し、レイアウト設計を行ったも
のである。
ックス的配置手法を適用し、レイアウト設計を行ったも
のである。
この実施例は、第一の電源供給線としての接地線GNDに
一端が接続されたＮチャネル負荷用MOSFET18,21と、こ
のＮチャネル負荷用MOSFET18,21の他端と第二の電源供
給線Vccとの間に並列に接続されたＰチャネル駆動用MOS
FET16,17,19,20から成る第一の型の論理回路を複数個含
む第一の領域６と、第二の電源供給線である電源供給線
Vccに一端が接続されたＰチャネル負荷理MOSFET11,14
と、このＰチャネル負荷用MOSFET11,14の他端と接地線G
NDとの間に並列に接続されたＮチャネル駆動用MOSFET1
2,13,15からなる第二の型の論理回路を複数個含む第二
の領域５とを半導体基板上に形成してなる。
一端が接続されたＮチャネル負荷用MOSFET18,21と、こ
のＮチャネル負荷用MOSFET18,21の他端と第二の電源供
給線Vccとの間に並列に接続されたＰチャネル駆動用MOS
FET16,17,19,20から成る第一の型の論理回路を複数個含
む第一の領域６と、第二の電源供給線である電源供給線
Vccに一端が接続されたＰチャネル負荷理MOSFET11,14
と、このＰチャネル負荷用MOSFET11,14の他端と接地線G
NDとの間に並列に接続されたＮチャネル駆動用MOSFET1
2,13,15からなる第二の型の論理回路を複数個含む第二
の領域５とを半導体基板上に形成してなる。
この実施例では、Ｎ型半導体基板に構成する場合を示し
たので、ＮチャネルMOSFET12,13,15,18,21はＰウエル7,
8内に配置されているのに対し、ＰチャネルMOSFET11,1
4,16,17,19,20はＰウエル外のＮ型領域に配置されてい
る。半導体基板がＰ型の場合はＮウエルを作り、Ｎウエ
ル内にＰチャネルMOSFET11,14,16,17,19,20が配置され
ることになる。
たので、ＮチャネルMOSFET12,13,15,18,21はＰウエル7,
8内に配置されているのに対し、ＰチャネルMOSFET11,1
4,16,17,19,20はＰウエル外のＮ型領域に配置されてい
る。半導体基板がＰ型の場合はＮウエルを作り、Ｎウエ
ル内にＰチャネルMOSFET11,14,16,17,19,20が配置され
ることになる。
また、上記実施例では、負荷用MOSFET11,14,18,21はエ
ンハンスメント型として説明したが、ディプリーション
型としても良く、この場合は、それぞれのMOSFETのゲー
トをソース側に接続することにより更に高速な動作が可
能なMOS集積回路が実現できる。
ンハンスメント型として説明したが、ディプリーション
型としても良く、この場合は、それぞれのMOSFETのゲー
トをソース側に接続することにより更に高速な動作が可
能なMOS集積回路が実現できる。
以上説明したように、本発明を用いることによりNOR回
路、NAND回路、インバータの３種の論理回路を使用する
ことができるので、従来と比較して、論理ゲート回路数
が少なく、入力から出力までの最大論理ゲート回路段数
も少なくなるとともに、NAND回路、NOR回路共に駆動用M
OSFETは並列接続とすることができるため、マトリック
ス的配置手法を用いて短期間に容易にレイアウト設計で
き、しかも従来よりチップサイズが小さく、高速動作が
可能なMOS集積回路が実現できるという効果が得られ
る。
路、NAND回路、インバータの３種の論理回路を使用する
ことができるので、従来と比較して、論理ゲート回路数
が少なく、入力から出力までの最大論理ゲート回路段数
も少なくなるとともに、NAND回路、NOR回路共に駆動用M
OSFETは並列接続とすることができるため、マトリック
ス的配置手法を用いて短期間に容易にレイアウト設計で
き、しかも従来よりチップサイズが小さく、高速動作が
可能なMOS集積回路が実現できるという効果が得られ
る。
第１図は本発明の一実施例の平面図、第２図（ａ）は一
致検出回路の第１の例を論理ゲート回路レベルで表わし
た回路図、第２図（ｂ）は第２図（ａ）の回路のゲート
レベルで表わした回路図、第３図は従来の論理回路の一
例の回路図、第４図は第３図の回路を半導体基板に実現
したものの平面図、第５図は一致検出回路の第２の例を
論理ゲート回路レベルで表わした回路図である。 １…NAND回路、２…NOR回路、３…インバータ、４…NAN
D回路、５…第二領域、６…第一領域、7,8…Ｐウエル、
11,14,16,17,19,20…ＰチャネルエンハンスメントMOSFE
T、12,13,15,18,21…ＮチャネルエンハンスメントMOSFE
T、31,32,33…NOR回路、311,315,318…Ｎチャネルディ
プリーションMOSFET、312,313,314,316,317,319,320…
ＮチャネルエンハンスメントMOSFET、A,B…入力信号、G
ND…接地線、01,02,03…出力信号、OUT…出力信号、Vcc
…電源供給線。
致検出回路の第１の例を論理ゲート回路レベルで表わし
た回路図、第２図（ｂ）は第２図（ａ）の回路のゲート
レベルで表わした回路図、第３図は従来の論理回路の一
例の回路図、第４図は第３図の回路を半導体基板に実現
したものの平面図、第５図は一致検出回路の第２の例を
論理ゲート回路レベルで表わした回路図である。 １…NAND回路、２…NOR回路、３…インバータ、４…NAN
D回路、５…第二領域、６…第一領域、7,8…Ｐウエル、
11,14,16,17,19,20…ＰチャネルエンハンスメントMOSFE
T、12,13,15,18,21…ＮチャネルエンハンスメントMOSFE
T、31,32,33…NOR回路、311,315,318…Ｎチャネルディ
プリーションMOSFET、312,313,314,316,317,319,320…
ＮチャネルエンハンスメントMOSFET、A,B…入力信号、G
ND…接地線、01,02,03…出力信号、OUT…出力信号、Vcc
…電源供給線。
Claims (1)
- 【請求項１】出力用配線を縦方向に走るように配置しゲ
ート電極用配線を横方向に走るように配置し、それら二
つの配線の交差部に前記ゲート電極用配線を通じて論理
信号を受ける駆動用MOSFETを配置した構成の論理回路を
複数含む、マトリクス的配置のMOS集積回路において、 電流経路の一方の電極が第一の電源供給線に接続し他方
の電極が縦方向に走る出力用配線に接続する負荷用のＮ
チャネル型MOSFETと、この負荷用MOSFETの他方の電極と
第二の電源供給線との間に電気的には並列となるように
設けられ、空間的には横方向に走るそれぞれのゲート電
極用配線と前記出力用配線との交差部に配置された駆動
用のＰチャネル型MOSFETとからなるNAND回路を複数個含
む第一の領域と、 電流経路の一方の電極が前記第二の電源供給線に接続し
他方の電極が縦方向に走る出力用配線に接続する負荷用
のＰチャネル型MOSFETと、この負荷用MOSFETの他方の電
極と前記第一の電源供給線との間に電気的には並列とな
るように設けられ、空間的には横方向に走るそれぞれの
ゲート電極用配線と前記出力用配線との交差部に配置さ
れた駆動用のＮチャネル型MOSFETとからなるNOR回路を
複数個含む第二の領域とを、同一半導体基板上に形成し
たことを特徴とするMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119461A JPH0732194B2 (ja) | 1986-05-23 | 1986-05-23 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119461A JPH0732194B2 (ja) | 1986-05-23 | 1986-05-23 | Ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274768A JPS62274768A (ja) | 1987-11-28 |
| JPH0732194B2 true JPH0732194B2 (ja) | 1995-04-10 |
Family
ID=14761927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119461A Expired - Lifetime JPH0732194B2 (ja) | 1986-05-23 | 1986-05-23 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732194B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505910B2 (ja) * | 1990-05-24 | 1996-06-12 | 株式会社東芝 | 半導体集積回路用セルライブラリ |
-
1986
- 1986-05-23 JP JP61119461A patent/JPH0732194B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＭＯＳＬＳＩ設計入門（昭５９−４−２０）産業図書Ｐ．１０４−１１０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274768A (ja) | 1987-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2143990A (en) | A semiconductor integrated circuit device with buffer circuits | |
| KR100218843B1 (ko) | 복수의 인터페이스 레벨을 출력 가능한 반도체 집적 회로 장치 | |
| KR880010494A (ko) | 매스터 슬라이스형 집적회로 | |
| US4677317A (en) | High voltage signal output circuit provided with low voltage drive signal processing stages | |
| KR100223352B1 (ko) | 반도체 집적 회로 장치 | |
| JPS58182242A (ja) | 半導体集積回路装置 | |
| JP2594988B2 (ja) | 半導体集積回路装置の動作電位供給配線の配線設計方法 | |
| JPS63139A (ja) | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 | |
| US5552618A (en) | Multi-voltage-lever master-slice integrated circuit | |
| US5059830A (en) | Integrated circuit using bus driver having reduced area | |
| US4572972A (en) | CMOS Logic circuits with all pull-up transistors integrated in separate chip from all pull-down transistors | |
| EP0110916B1 (en) | Current-driven enfet logic circuits | |
| KR0127492B1 (ko) | 반 주문형 집적 회로 | |
| JPH0732194B2 (ja) | Ｍｏｓ集積回路 | |
| JPH079978B2 (ja) | マスタスライス型半導体集積回路 | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| JPH0831581B2 (ja) | 半導体装置 | |
| JPH0810759B2 (ja) | 半導体集積回路装置 | |
| JPS5856354A (ja) | マスタ−スライスｌｓｉ | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JP2750352B2 (ja) | 標準セルのパターン構造 | |
| JPH0834427B2 (ja) | 論理回路 | |
| JPS63107220A (ja) | 半導体集積回路の機能試験方法 | |
| JP2574756B2 (ja) | 相補形ｍｏｓ集積回路 | |
| JPH0362551A (ja) | スタンダードセル及びスタンダードセル列 |