JP4179221B2 - Ｌｓｉのレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラム - Google Patents

Description

本発明は、ＬＳＩのレイアウト設計方法に関し、詳しくはトップダウン階層レイアウトフローに関する。なお、「階層レイアウト」とは、チップを複数のブロックに分割し、各ブロックには既に設計済みのブロック等を利用し、レイアウト工程ではそれらのブロックの配置とブロック間の配線とを行うことをいう。

ＬＳＩのレイアウト設計方法に関する第一従来例（下記特許文献１参照）を、図５に基づいて説明する。ここで、図５は、半導体チップ上でのブロック配置とこれらのブロック間の配線配置を示す平面図である。

例えば半導体チップ等の上位階層１０１内に、論理回路上ではマクロセルとなるブロック１０２，１０３，１０４を配置する。ここで、各ブロック１０２，１０３，１０４内には、それぞれ素子１０５，１０５ａ、１０７、１０９，１０９ａが形成される。また、これらのブロック１０２，１０３，１０４の境界の所定の位置には、端子１０６，１０６ａ、１０８，１０８ａ、１１０，１１０ａがそれぞれ形成される。

そして、上記ブロック間を接続する配線（論理設計ではネットと呼称する）を自動レイアウトで行う。この自動レイアウトで、ブロック１０２の端子１０６ａとブロック１０３の端子１０８とを、配線１１１で接続する。そして、ブロック１０３の端子１０８ａとブロック１０４の端子１１０ａとを、配線１１２で接続する。更に、ブロック１０２の端子１０６とブロック１０４の端子１１０とを、ブロック１０３を迂回するように配線１１３で接続する。

ここで、ブロック間の配線を配置することで寄生抵抗・容量（以後、ＲＣ成分と記す）が発生し、各論理回路を動作させる配線に信号の伝播遅延が発生するため、配線の長さを短く設計することが重要となる。

そこで、レイアウト設計では、ブロック間を接続する最適な配線経路上にその接続に関係のないブロックが存在した場合には、このブロック上を通過させる通過配線を設ける。このようにブロック上を通過配線が通る場合は、そのブロックのレイアウト設計時に、論理設計時には存在しなかった論理的に不要なネットリストを、上記ブロックに対応するマクロセル内に落とし込む（埋め込む）操作をする。その具体例を、次の第二従来例として説明する。

次に、ＬＳＩのレイアウト設計方法に関する第二従来例（下記特許文献１参照）を、図６及び図７に基づいて説明する。ここで、図６及び図７は、レイアウト設計の物理的な情報を処理工程順に示したＬＳＩの平面図である。

図６［１］に示すように、上位階層３１に、論理回路上ではマクロセルとなるブロック３２，３３，３４を配置する。ここで、各ブロック３２，３３，３４の境界の所定の位置に、端子３５，３５ａ，３６，３６ａ，３７，３７ａがそれぞれ形成されている。しかし、各ブロック内には未だ具体的な素子は自動レイアウト又は配置・配線されていない（形成されていない）。

そして、上位階層３１に配列したブロック間の接続配線を自動レイアウトで行う。この自動レイアウトで、ブロック３２の端子３５ａとブロック３３の端子３６とを、配線３８で接続する。そして、ブロック３３の端子３６ａとブロック３４の端子３７ａとを、配線３９で接続する。更に、ブロック３２の端子３５とブロック３４の端子３７とを、ブロック３３上を通過するように通過配線４０で接続する。これは、上位階層において、接続用の配線長が最短になるよう設計されるためである。

続いて、図６［２］に示すように、上位階層３１上のブロック３２，３４はそのままにし、通過配線４０のあるブロック３３をブロック４１に変更する。ここで、ブロック４１には、図６［１］で説明した通過配線４０がブロック３３を跨るところに、端子４２，４２ａが新たに形成されている。また、通過配線４０のうちこの端子４２，４２ａで切り取られる部分が埋め込まれて埋込み配線４３が形成されている。なお、端子３６，３６ａは図６［１］で説明したものである。

続いて、図７［１］に示すように、埋込み配線４３の配置を含むブロック内の自動レイアウトを行い、Ｒ１とＣ１より成るＲＣ成分を抽出する。そして、埋込み配線４３の形成されない領域に、新たなブロック４４を形成する。ここで、ブロック４１にあった端子３６と３６ａは、名称変更されることなくブロック４４にそのままコピーされる。また、このブロック４４には、具体的な素子４５又はこれらの素子を接続する配線が形成され、そのＲＣ成分であるＲ２、Ｃ２が抽出される。更に、同様にして、他のブロック３２，３４内にもそれぞれ素子４６，４６ａ，４７，４７ａが形成される。

続いて、上位階層３１に配置された形になっているブロック４１に係るデータが、自動レイアウト上から削除され、ブロック４１の端子３６，３６ａ及び端子４２，４２ａがなくなる。以上のようにして、図７［２］に示すように、例えば半導体チップ等の上位階層３１内に論理回路上ではマクロセルとなるブロック３２，３３，３４が配置される。ここで、これらのブロック内にはそれぞれ素子４６，４６ａ、４５、４７，４７ａ等のセル群が形成される。

そして、上記ブロック間は、互いに最短距離で接続配線されるようになる。すなわち、ブロック３２の端子３５ａとブロック３３の端子３６とが配線３８で接続され、ブロック３３の端子３６ａとブロック３４の端子３７ａとが配線３９で接続され、更に、ブロック３２の端子３５とブロック３４の端子３７とが、通過配線４０で接続されるようになる。

また、上記の抽出されたＲ１とＣ１なるＲＣ成分は、上位階層のネットリストのデータに付加されて格納される。また、Ｒ２とＣ２なるＲＣ成分は、下位階層となるブロック３３のネットリストのデータに付加されて格納される。

上記の第二従来例は、上位階層にブロックの配置及び配線を形成した後に、ブロック内に素子を形成する、トップダウン方式である。しかしながら、上記従来例では、いわゆる１種複数枚ユニット方式については何ら考慮されていない。１種複数枚ユニット方式とは、トップを複数に分割したユニットのうち、信号名を除き同一構成の複数のユニット同士を、一つのユニットとしてレイアウト処理することをいう。以下に、詳しく説明する。

大規模なＬＳＩを設計する際、マシンリソース等の制約から、レイアウトフローにおいて最初から１チップでレイアウトすることは現実的ではない。このため、トップレイアウトと複数のユニットレイアウトとに分けて処理を行い、最後にトップと複数のユニットとをマージ（統合）してチップを組み上げる。

トップレイアウトでは、遅延性及び収容性に関わるエラーを解消するため、各ユニット上空の通過配線及びインスタンスを一部配置可能にする。これによりトップのエラーをある程度少なくしてから、各ユニットへ通過配線及びインスタンスを落とし込む。なお、「インスタンス」とは、論理記述ではなく、実際にゲート化されたオブジェクトのことをいい、例えばＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲートなどである。

これに続いて、各ユニットの処理を行なうことになるが、マシンリソース、工数、リリース日程等の制約から１種複数枚ユニットの処理とする。このとき、トップから各ユニットへ落とし込まれる通過配線は、１種複数枚分がマージされたブロッケージ（blockage）として扱われる。そのため、ユニット内ではこの配線を修正できず、これによりトップダウン階層レイアウト処理を簡略化している。

特許第３１３０８８０号公報

しかし、現実問題として主に日程的な問題から、トップでエラーゼロにしてからユニット処理を行なうことはほとんどなく、実際にはトップである程度エラーを少なくしたら、ユニットのレイアウトを開始するケースが多い。そのため、ユニットレイアウト作業中にトップレイアウトのエラー修正（論理修正を含む）をすることにより、ユニット上空の通過配線が変わってしまうことがある。この場合は、ユニット上空の通過配線を再びマージしなければならないという問題があった。

そこで、本発明では、１種複数枚ユニット方式のレイアウト設計における後戻りを無くすことによりＬＳＩ設計を効率化できる、ＬＳＩのレイアウト設計方法を提供することにある。

本発明に係るＬＳＩのレイアウト設計方法は、トップを複数に分割したユニットのうち、信号名を除き同一構成の複数の同一ユニットについて、一つの代表ユニットについてのみレイアウトをコンピュータによって設計するものである。そして、本発明に係るレイアウト設計方法は、前記コンピュータに具備された第一の手段が、前記複数の同一ユニット上の通過配線を含むトップのレイアウトを設計する工程と、前記コンピュータに具備された第二の手段が、全ての前記通過配線を前記代表ユニットに落とし込むとともに、当該通過配線について当該代表ユニットの境界上にマクロピンを設ける工程と、前記コンピュータに具備された第三の手段が、前記マクロピンを固定して前記代表ユニットのレイアウトを設計する工程と、を備えたことを特徴とする。

通常、ＬＳＩを１チップレベルでレイアウト設計する場合、論理を主に機能単位毎に分割してレイアウトを設計する。この分割された各々の固まりをユニットという。これらのユニットの中には、信号名を除き同一構成の複数のユニット（本発明では「同一ユニット」と呼ぶ。）が存在する。これらの複数の同一ユニットについて、一つずつレイアウトを設計していては無駄が多くなる。そこで、一つの同一ユニット（本発明では「代表ユニット」と呼ぶ。）のみについてレイアウトを設計し、その結果を各同一ユニットに適用する。これが背景技術で述べた１種複数枚ユニット方式である。

しかし、トップのレイアウト設計で発生した同一ユニット上の通過配線は、一般に各同一ユニットごとに異なる。従来の１種複数枚ユニットの処理では、トップから各ユニットへ落とし込まれる通過配線がブロッケージとして扱われるため、代表ユニット内ではこの通過配線を修正できなかった。

これに対して、本発明では、通過配線について代表ユニットの境界上にマクロピンを設け、マクロピンを固定して代表ユニットのレイアウトを設計するようにしたので、通過配線を修正することができる。なぜなら、トップから見れば、通過配線のマクロピンさえ固定されていれば、ユニット内で通過配線がどのように修正されても関係ないからである。

また、前記マクロピンを固定して前記代表ユニットのレイアウトを設計する工程は、前記同一ユニット間の通過配線同士が重なることを許容しつつ、前記マクロピンを固定して前記代表ユニットのレイアウトを設計する工程である、としてもよい。この場合は、同一ユニット間の通過配線同士が重なるレイアウト設計が許されるので、設計の自由度が増す。

更に、前記同一ユニット上の通過配線には、当該同一ユニット上のインスタンスも含まれる、としてもよい。同一ユニット上のインスタンスについても、同一ユニット上の通過配線と同様に取り扱うことができる。

本発明に係るレイアウト設計装置は、本発明に係るレイアウト設計方法の各工程を手段に置き換えたものである。本発明に係るレイアウト設計プログラムは、本発明に係るレイアウト設計装置の各手段をコンピュータに機能させるためのものである。

本発明は、次のように言い換えることもできる。

本発明は、ＬＳＩのレイアウト設計において、分割されたユニットをマージするトップレイアウト処理後に、ユニット間配線について各ユニット境界上にマクロピン（仮想的なピン）を設け、マクロピンを固定してユニット内で再レイアウトすることにより、トップの再レイアウトを省略可能とし、日程短縮を実現する。更に換言すれば、本発明では、トップの落とし込みが完了し、ユニット処理が行われているフェーズにおいては、ユニット上空の通過配線及びインスタンスをユニット内で処理することにより、レイアウト設計の後戻りを無くすことを特徴としている。すなわち、本発明の特徴を端的に言えば、通過配線を接続するためのマクロピンを生成すること、及び、１種Ｎ枚ユニット間では同層での重なりを許可することである。

トップレイアウトから各ユニットへ落とし込まれる通過配線及びインスタンスを、ユニットレイアウト内で修正可能にするため、トップの通過配線をユニットに落とし込むと同時に、ユニット境界部分にマクロピンを発生させる。ここで、ユニット内に落とし込まれた通過配線又はインスタンスは、ユニット内で自由に修正できる属性として扱う。１種複数枚ユニットについては、１つのユニットに複数枚分の配線及びインスタンスが落とし込まれる。その落としこまれた複数枚分の配線及びインスタンスについては、互いに重なりを許す属性を付加することで、ユニット内で修正することを可能にする。

本発明によれば、トップからの通過配線を代表ユニットに落とし込む時に、通過配線について代表ユニットの境界上にマクロピンを設け、このマクロピンを固定して代表ユニットのレイアウトを設計することにより、通過配線を修正することができる。したがって、１種複数枚ユニット方式のレイアウト設計における後戻りを無くすことができるので、ＬＳＩ設計を効率化できる。

また、同一ユニット間の通過配線同士が重なることを許容しつつ、マクロピンを固定して代表ユニットのレイアウトを設計することにより、設計の自由度を向上できる。更に、同一ユニット上のインスタンスについても、同一ユニット上の通過配線と同様に取り扱うことができる。

換言すると、本発明によれば、トップの落とし込みが完了し、ユニット処理が行われているフェーズにおいては、ユニット上空の通過配線及びインスタンスをユニット内で処理することにより、レイアウト設計の後戻りを無くすことができる。

図１は、本発明に係るレイアウト設計方法の一実施形態を示すフローチャートである。以下、この図面に基づき説明する。

本実施形態のレイアウト設計方法は、トップを複数に分割したユニットのうち、信号名を除き同一構成の複数の同一ユニットについて、一つの代表ユニットについてのみレイアウトを設計するものである。そして、本実施形態のレイアウト設計方法は、複数の同一ユニット上の通過配線を含むトップのレイアウトを設計する工程（ステップＳ１）と、全ての通過配線を代表ユニットに落とし込むとともに、通過配線について代表ユニットの境界上にマクロピンを設ける工程（ステップＳ２）と、マクロピンを固定して代表ユニットのレイアウトを設計する工程（ステップＳ３）とを備えたことを特徴とする。

本実施形態では、通過配線について代表ユニットの境界上にマクロピンを設け、マクロピンを固定して代表ユニットのレイアウトを設計するようにしたので、通過配線を修正することができる。なぜなら、トップから見れば、通過配線のマクロピンさえ固定されていれば、ユニット内で通過配線がどのように修正されても関係ないからである。したがって、ステップＳ３で通過配線を修正できるので、ステップＳ３からステップＳ１へ後戻りする必要が無くなる。

また、ステップＳ３では、同一ユニット間の通過配線同士が重なることを許容しつつ、マクロピンを固定して代表ユニットのレイアウトを設計する。そのため、同一ユニット間の通過配線同士が重なるレイアウト設計が許されるので、設計の自由度が増す。更に、ステップＳ１〜Ｓ３において、同一ユニット上のインスタンスについても、同一ユニット上の通過配線と同様に取り扱うことができる。

なお、本実施形態のレイアウト設計方法の各工程を手段に置き換えることにより、レイアウト設計装置を構成することもできる。また、そのレイアウト設計装置の各手段をコンピュータに機能させるためのレイアウト設計プログラムを構成することもできる。

図２及び図３は本実施形態のレイアウト平面図であり、図２［１］及び図３［１］がトップ、図２［２］及び図３［２］がユニットである。以下、これらのレイアウト平面図に基づき、本実施形態について更に詳しく説明する。

信号名を除き同一構成の四枚のユニットＵ０−０，Ｕ０−１，Ｕ０−２，Ｕ０−３がトップＴＯＰに展開されるレイアウト（図２［１］）について、ユニットＵ０−０〜Ｕ０−３のそれぞれの通過配線Ｐ０，Ｐ１，Ｐ２，Ｐ３がユニットＵ０に落とし込まれるとする（図２［２］）。説明を簡単にするため、通過配線Ｐ０，Ｐ１，Ｐ２，Ｐ３は全て同層とする。

従来、これらの通過配線Ｐ０〜Ｐ３は、図２［２］の太線部の図形で示されるブロッケージとしてユニットＵ０に落とし込まれる。以後、ユニットＵ０を修正する場合、この固定されたブロッケージと交わらないように配置又は配線処理を行なう。このため、従来では、通過配線Ｐ０〜Ｐ３をユニットＵ０に落とし込んだ後、ユニットＵ０の修正において通過配線Ｐ０〜Ｐ３を動かすことはできないという制約があった。

そこで、本実施形態では、図３［２］に示すとおり、トップＴＯＰの通過配線Ｐ０〜Ｐ３をユニットＵ０に落とし込む際に、通過配線Ｐ０〜Ｐ３についてユニットＵ０の境界部分にマクロピンＭ０，Ｍ１，Ｍ２，Ｍ３を発生させる。これにより、落とし込み配線としての配線Ａ，Ｂ，Ｃ，Ｄ，Ｅは、ユニットＵ０内の通常配線と同等に扱うことができる。

ここで、マクロピンＭ０及び配線Ａは、ユニットＵ０−０，Ｕ０−２の通過配線Ｐ０，Ｐ２で構成され、マクロピンＭ１及び配線ＢはユニットＵ０−１，Ｕ０−３の通過配線Ｐ１，Ｐ３で構成され、配線ＣはユニットＵ０−０〜Ｕ０−３の通過配線Ｐ０〜Ｐ３で構成され、マクロピンＭ３及び配線Ｄは、ユニットＵ０−１，Ｕ０−２の通過配線Ｐ１，Ｐ２で構成され、マクロピンＭ２及び配線ＥはユニットＵ０−０，Ｕ０−３の通過配線Ｐ０，Ｐ３で構成されている。

一方、図３［１］に示すとおり、トップＴＯＰとしては、ユニットＵ０−０〜Ｕ０−３の上空を通過するネット（配線Ａ〜Ｅを除いた部分）について、ユニットＵ０のマクロピンＭ０〜Ｍ３に繋がったネットとして処理することができる。そのため、トップＴＯＰでこれらネットを修正しても、落とし込み時の不整合になることはない。

図４は、本実施形態のＤＲＣ工程を示すフローチャートである。以下、図２乃至図４に基づき説明する。

このＤＲＣ（design rule check）工程は、図１のステップＳ３に含まれている。通過配線Ｐ０〜Ｐ３は、ユニットＵ０からみると同じ層で重なっていても、チップに組み上げるとショートではないため、ユニットＵ０内での重なりを許す必要がある。

ユニットＵ０のＤＲＣを行なう際（ステップＳ１１）、同じ層に重なりが有るか否かをチェックする（ステップＳ１２）。重なりが無い場合は、エラーではないとみなす（ステップＳ１６）。重なりが有る場合、ＤＲＣの対象となっている自配線が通過配線Ｐ０〜Ｐ３のいずれかであるか否かをチェックし（ステップＳ１３）、自配線が通過配線Ｐ０〜Ｐ３のいずれかでない場合、ショートとみなしエラー処理を行なう（ステップＳ１５）。一方、自配線が通過配線Ｐ０〜Ｐ３のいずれかである場合、更にチップでは交わらない通過配線Ｐ０〜Ｐ３との重なりであるか否かをチェックする（ステップＳ１４）。チップでは交わらない通過配線Ｐ０〜Ｐ３との重なりである場合は、エラーではないとみなす（ステップＳ１６）。チップでは交わらない通過配線Ｐ０〜Ｐ３との重なりではない場合は、ショートとみなしエラー処理を行なう（ステップＳ１５）。チェックするエリアを複数のエリアに分割した場合でも、全てのエリアについて同様にチェックを繰り返す。

ここで、例えば自配線がユニットＵ０−０の通過配線Ｐ０である場合には、ユニットＵ０−０以外の通過配線Ｐ１〜Ｐ３との重なりを許すとみなす。ユニットＵ０−１，Ｕ０−２，Ｕ０−３についても同様に、それぞれＵ０−１，Ｕ０−２，Ｕ０−３以外の通過配線との重なりを許すとみなす。これにより、チップでは交わらない通過配線であるか否かを判別する。また、同じ個所を重複してチェックしないようにＤＲＣチェック処理を行なっているものとする。

本発明の一実施形態を示すフローチャートである。 本実施形態のレイアウト平面図（その１）であり、図２［１］がトップ、図２［２］がユニットである。 本実施形態のレイアウト平面図（その２）であり、図３［１］がトップ、図３［２］がユニットである。 本実施形態のＤＲＣ工程を示すフローチャートである。 第一従来例を示すレイアウト平面図である。 第二従来例を示すレイアウト平面図（その１）であり、図６［１］→図６［２］の順に工程が進行する。 第二従来例を示すレイアウト平面図（その２）であり、図７［１］→図７［２］の順に工程が進行する。

符号の説明

ＴＯＰ トップ
Ｕ０ ユニット（代表ユニット）
Ｕ０−０，Ｕ０−１，Ｕ０−２，Ｕ０−３ ユニット（同一ユニット）
Ｐ０，Ｐ１，Ｐ２，Ｐ３ 通過配線
Ｍ０，Ｍ１，Ｍ２，Ｍ３ マクロピン
Ａ，Ｂ，Ｃ，Ｄ，Ｅ 配線

Claims (5)

1. トップを複数に分割したユニットのうち、信号名を除き同一構成の複数の同一ユニットについて、一つの代表ユニットについてのみレイアウトを設計する、コンピュータによるＬＳＩのレイアウト設計方法において、
   前記コンピュータに具備された第一の手段が、前記複数の同一ユニット上の通過配線を含むトップのレイアウトを設計する工程と、
   前記コンピュータに具備された第二の手段が、全ての前記通過配線を前記代表ユニットに落とし込むとともに、当該通過配線について当該代表ユニットの境界上にマクロピンを設ける工程と、
   前記コンピュータに具備された第三の手段が、前記マクロピンを固定して前記代表ユニットのレイアウトを設計する工程と、
   を備えたことを特徴とするＬＳＩのレイアウト設計方法。
   
2. 前記マクロピンを固定して前記代表ユニットのレイアウトを設計する工程は、前記同一ユニット間の通過配線同士が重なることを許容しつつ、前記マクロピンを固定して前記代表ユニットのレイアウトを設計する工程である、
   請求項１記載のＬＳＩのレイアウト設計方法。
3. 前記同一ユニット上の通過配線には、当該同一ユニット上のインスタンスも含まれる、
   請求項１又は２記載のＬＳＩのレイアウト設計方法。
   
4. トップを複数に分割したユニットのうち、信号名を除き同一構成の複数の同一ユニットについて、一つの代表ユニットについてのみレイアウトを設計する、ＬＳＩのレイアウト設計装置において、
   前記複数の同一ユニット上の通過配線を含むトップのレイアウトを設計する手段と、
   全ての前記通過配線を前記代表ユニットに落とし込むとともに、当該通過配線について当該代表ユニットの境界上にマクロピンを設ける手段と、
   前記マクロピンを固定して前記代表ユニットのレイアウトを設計する手段と、
   を備えたことを特徴とするＬＳＩのレイアウト設計装置。
   
5. トップを複数に分割したユニットのうち、信号名を除き同一構成の複数の同一ユニットについて、一つの代表ユニットについてのみレイアウトを設計するときに用いられる、ＬＳＩのレイアウト設計プログラムにおいて、
   前記複数の同一ユニット上の通過配線を含むトップのレイアウトを設計する手段と、
   全ての前記通過配線を前記代表ユニットに落とし込むとともに、当該通過配線について当該代表ユニットの境界上にマクロピンを設ける手段と、
   前記マクロピンを固定して前記代表ユニットのレイアウトを設計する手段と、
   をコンピュータに機能させるためのＬＳＩのレイアウト設計プログラム。

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