JPH0367342B2 - - Google Patents
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- JPH0367342B2 JPH0367342B2 JP60045808A JP4580885A JPH0367342B2 JP H0367342 B2 JPH0367342 B2 JP H0367342B2 JP 60045808 A JP60045808 A JP 60045808A JP 4580885 A JP4580885 A JP 4580885A JP H0367342 B2 JPH0367342 B2 JP H0367342B2
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- Japan
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- pattern
- wiring
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- bonding pad
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- 238000011156 evaluation Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 17
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は産業用或いは民生用の各種機器に組み
込まれて利用される１チツプ型のマイクロコンピ
ユータに関するもので、特にその中に組み込まれ
るプログラムを評価するのに使用されるえ評価用
チツプ設計する方法に関するものである。
込まれて利用される１チツプ型のマイクロコンピ
ユータに関するもので、特にその中に組み込まれ
るプログラムを評価するのに使用されるえ評価用
チツプ設計する方法に関するものである。
近年、きわめて多様な分野の機器にマイクロコ
ンピユータが組み込まれ、複雑な制御を行うのに
利用されている。この目的に使用されるマイクロ
コンピユータはALU、レジスタ群、クロツクジ
エネレータ、プログラムカウンタ、IPLA、
ROM、RAM、入力／出力ポート等の機能要素
を１個のチツプに集積した１チツプ型のものが殆
どである。
ンピユータが組み込まれ、複雑な制御を行うのに
利用されている。この目的に使用されるマイクロ
コンピユータはALU、レジスタ群、クロツクジ
エネレータ、プログラムカウンタ、IPLA、
ROM、RAM、入力／出力ポート等の機能要素
を１個のチツプに集積した１チツプ型のものが殆
どである。
これ等の機能要素のうち、ROMと呼ばれる要
素は通常0.5〜4KB或いはそれ以上の記憶容量を
持つ読み出し専用の記憶装置であつて、マイクロ
コンピユータが組み込まれる機器に所定の機能を
付与するためのプログラムを固定的に記憶するも
のである。このプログラムはマイクロコンピユー
タを動作させるものであり、ROMに固定する前
に、組み込む機器に所定の機能を付与するもので
あることを確認することが必要である。これは
ROMがマスクROMであつてもプロアグラマブ
ルROMであつても変わらない。
素は通常0.5〜4KB或いはそれ以上の記憶容量を
持つ読み出し専用の記憶装置であつて、マイクロ
コンピユータが組み込まれる機器に所定の機能を
付与するためのプログラムを固定的に記憶するも
のである。このプログラムはマイクロコンピユー
タを動作させるものであり、ROMに固定する前
に、組み込む機器に所定の機能を付与するもので
あることを確認することが必要である。これは
ROMがマスクROMであつてもプロアグラマブ
ルROMであつても変わらない。
プログラムの良否を含むマイクロコンピユータ
の試験評価のために、評価用チツプと呼ばれるマ
イクロコンピユータを用意することが通常行われ
る。この評価用チツプは、これから製造しようと
するマイクロコンピユータのチツプ即ち量産用チ
ツプと同一の回路有し、ROMの部分だけを外部
の記憶装置で代行し得る如く構成したものであつ
て、外部記憶装置にプログラムを格納し、マイク
ロコンピユータの評価を行うのに使用される。
の試験評価のために、評価用チツプと呼ばれるマ
イクロコンピユータを用意することが通常行われ
る。この評価用チツプは、これから製造しようと
するマイクロコンピユータのチツプ即ち量産用チ
ツプと同一の回路有し、ROMの部分だけを外部
の記憶装置で代行し得る如く構成したものであつ
て、外部記憶装置にプログラムを格納し、マイク
ロコンピユータの評価を行うのに使用される。
ROMの部分を外部記憶装置で代行させるに
は、評価用チツプにアドレス信号とデータ信号を
出し入れするためのアドレス出力バツフアとデー
タ入力バツフアを設けておくことが必要である。
は、評価用チツプにアドレス信号とデータ信号を
出し入れするためのアドレス出力バツフアとデー
タ入力バツフアを設けておくことが必要である。
用意すべきデータ入力バツフアのビツト数は通
常８ビツト単一であるが、アドレス出力バツフア
のビツト数はROMの記憶容量によつて異なり、
例えば1KBでは10ビツトである。なお、前記外
部記憶装置では読み出しのみが行われるので、コ
ントロール信号の授受は不要である。
常８ビツト単一であるが、アドレス出力バツフア
のビツト数はROMの記憶容量によつて異なり、
例えば1KBでは10ビツトである。なお、前記外
部記憶装置では読み出しのみが行われるので、コ
ントロール信号の授受は不要である。
従つて、評価用チツプの設計では、量産用チツ
プに含まれるROM以外の機能要素と同一回路の
機能要素を配置し、これに前記２種のバツフアを
追加することが行われる。この場合、チツプ内の
回路をパツケージのピンに接続するためのボンデ
イングパツドの数は追加された２個の回路の分だ
け増えることになる。
プに含まれるROM以外の機能要素と同一回路の
機能要素を配置し、これに前記２種のバツフアを
追加することが行われる。この場合、チツプ内の
回路をパツケージのピンに接続するためのボンデ
イングパツドの数は追加された２個の回路の分だ
け増えることになる。
マイクロコンピユータに限らず集積回路装置で
は、ボンデイングパツドはチツプの周辺に等間隔
に配置することが要求される。従つて、包含され
る回路が類似しているが必要なボンデイングパツ
ド数は異なる集積回路を何種類か設計する場合
に、回路部分では共通なパターンが利用できる
が、ボンデイングパツドに接続する部分の配線パ
ターンだけは個々に設計しなければならないとい
う事情がある。
は、ボンデイングパツドはチツプの周辺に等間隔
に配置することが要求される。従つて、包含され
る回路が類似しているが必要なボンデイングパツ
ド数は異なる集積回路を何種類か設計する場合
に、回路部分では共通なパターンが利用できる
が、ボンデイングパツドに接続する部分の配線パ
ターンだけは個々に設計しなければならないとい
う事情がある。
マイクロコンピユータの評価用チツプと量産用
チツプの大部分は同一の回路で形成されるにもか
かわらず、ボンデイングパツドへの接続配線が異
なるというだけの理由で夫々の製造用マスクを別
個に設計するのは、単に能率が悪いというだけで
なく、誤りの発生が増えるという不都合を伴う。
チツプの大部分は同一の回路で形成されるにもか
かわらず、ボンデイングパツドへの接続配線が異
なるというだけの理由で夫々の製造用マスクを別
個に設計するのは、単に能率が悪いというだけで
なく、誤りの発生が増えるという不都合を伴う。
量産用チツプのパターンを改造して評価用チツ
プのパターンを作成すること、或いはその逆、は
従来から行われている。例えば、まず量産用チツ
プのパターンを設計した後、そのボンデイングパ
ツド部分を拡張してボンデイングパツド数を増
し、更に拡張領域にバツフア群のパターンを追加
すると共に、ボンデイングパツドへの接続を含む
配線パターンを新規に設計するおことによつて評
価用チツプのパターンを得るというような方法で
ある。
プのパターンを作成すること、或いはその逆、は
従来から行われている。例えば、まず量産用チツ
プのパターンを設計した後、そのボンデイングパ
ツド部分を拡張してボンデイングパツド数を増
し、更に拡張領域にバツフア群のパターンを追加
すると共に、ボンデイングパツドへの接続を含む
配線パターンを新規に設計するおことによつて評
価用チツプのパターンを得るというような方法で
ある。
然し乍らこの方法では新規に設計する部分が多
く、特にボンデイングパツドの配線のように輻輳
したパターンを新しく作成するのでは、誤り発生
の可能性は依然として大であり、工数低減の効果
も少ない。
く、特にボンデイングパツドの配線のように輻輳
したパターンを新しく作成するのでは、誤り発生
の可能性は依然として大であり、工数低減の効果
も少ない。
上記問題点は特許請求の範囲の項に記された本
発明のマイクロコンピユータの設計方法によつて
解決されるが、本発明は、後述の実施例に従つて
要約すると、量産用チツプを設計した後、該チツ
プ領域とそれを外囲する領域から成る新しいチツ
プ領域を設定して、該外囲領域に評価用チツプが
必要とする数のボンデイングパツドを略等間隔に
配置し、量産用チツプに設けられていたROMに
代えて、同じ領域に外部メモリインターフエイス
用回路を設け、該回路内の入出力バツフアとボン
デイングパツドを接続する配線及び量産用チツプ
のボンデイングパツドに相当する端子と新規チツ
プのボンデイングパツドとを接続する配線を最上
層の配線パターンとして作成する１チツプマイク
ロコンピユータの製造方法である。
発明のマイクロコンピユータの設計方法によつて
解決されるが、本発明は、後述の実施例に従つて
要約すると、量産用チツプを設計した後、該チツ
プ領域とそれを外囲する領域から成る新しいチツ
プ領域を設定して、該外囲領域に評価用チツプが
必要とする数のボンデイングパツドを略等間隔に
配置し、量産用チツプに設けられていたROMに
代えて、同じ領域に外部メモリインターフエイス
用回路を設け、該回路内の入出力バツフアとボン
デイングパツドを接続する配線及び量産用チツプ
のボンデイングパツドに相当する端子と新規チツ
プのボンデイングパツドとを接続する配線を最上
層の配線パターンとして作成する１チツプマイク
ロコンピユータの製造方法である。
本発明のマイクロコンピユータ評価用チツプの
設計では、回路パターンの変更個所は評価用チツ
プで不要なROMを外部記憶装置用のインターフ
エイスに替える点だけであり、ボンデイングパツ
ドの再配列は、該インターフエイスに接続される
ものを除き、量産用チツプノボンデイングパツド
に相当する端子と新規に用意されたボンデイング
パツドとの間を接続するだけの作業となるので、
パターン設計が容易であり、工数の低減と誤り発
生の解消が達成される。
設計では、回路パターンの変更個所は評価用チツ
プで不要なROMを外部記憶装置用のインターフ
エイスに替える点だけであり、ボンデイングパツ
ドの再配列は、該インターフエイスに接続される
ものを除き、量産用チツプノボンデイングパツド
に相当する端子と新規に用意されたボンデイング
パツドとの間を接続するだけの作業となるので、
パターン設計が容易であり、工数の低減と誤り発
生の解消が達成される。
第１図は本発明の基本的な実施例を模式的に示
す平面図である。
す平面図である。
第１図ａは評価用チツプ設計の基になる量産用
チツプを示す図であり、ボンデイングパツド８は
チツプ周辺に等間隔に配列されている。第１図ｂ
に示す本発明の実施例に於いては評価用チツプ１
は、ROM領域以外の素子パターン及び配線パタ
ーンをそのまま引き継いだ領域２と、それを外囲
する領域３から構成され、ROM領域４には図示
のようにアドレス出力バツフア５とデータ入力バ
ツフア６が形成される。ボンデイングパツド７は
これ等の回路を外部装置に接続するのに必要な数
だけ増したものが外囲領域３に略等間隔に設けら
れている。
チツプを示す図であり、ボンデイングパツド８は
チツプ周辺に等間隔に配列されている。第１図ｂ
に示す本発明の実施例に於いては評価用チツプ１
は、ROM領域以外の素子パターン及び配線パタ
ーンをそのまま引き継いだ領域２と、それを外囲
する領域３から構成され、ROM領域４には図示
のようにアドレス出力バツフア５とデータ入力バ
ツフア６が形成される。ボンデイングパツド７は
これ等の回路を外部装置に接続するのに必要な数
だけ増したものが外囲領域３に略等間隔に設けら
れている。
第１図ｂから明らかな如く、前記外付けメモリ
用の入出力回路から外部に接続される配線は増設
されたボンデイングパツドに接続されており、図
示されていない無変更部分では、量産用チツプの
ボンデイングパツドに相当する端子８′までの配
線は、量産用チツプと同一に形成されているの
で、これと新チツプのボンデイングパツド７を接
続することによつて外部への引き出しを実現して
いる。なお、本実施例ではROM容量は1KBで、
アドレス信号は10ビツトになつている。
用の入出力回路から外部に接続される配線は増設
されたボンデイングパツドに接続されており、図
示されていない無変更部分では、量産用チツプの
ボンデイングパツドに相当する端子８′までの配
線は、量産用チツプと同一に形成されているの
で、これと新チツプのボンデイングパツド７を接
続することによつて外部への引き出しを実現して
いる。なお、本実施例ではROM容量は1KBで、
アドレス信号は10ビツトになつている。
これ等のバツフアの外部接続配線と、新／旧パ
ツド間の接続配線は、量産用チツプから見れば追
加的に設けられるものであり、量産用チツプの配
線変更はROMの削除に伴つて発生する必要最小
限の範囲にとどめられている。
ツド間の接続配線は、量産用チツプから見れば追
加的に設けられるものであり、量産用チツプの配
線変更はROMの削除に伴つて発生する必要最小
限の範囲にとどめられている。
第２図は該実施例をより具体的に示す図面であ
り、RAM、レジスタ群、IPLA、スタツク、ク
ロツクジエネータ等の配置列が示されている。
り、RAM、レジスタ群、IPLA、スタツク、ク
ロツクジエネータ等の配置列が示されている。
本発明を多層配線の１チツプマイクロコンピユ
ータに適用する場合には、新規に設計されるアド
レス出力バツフア及びデータ入力バツフアの内部
配線を、その他の回路ブロツクの内部配線が含ま
れる配線パターンの修正作業として設計し、これ
等バツフアとボンデイングパツド間の接続及び新
旧２種のボンデイングパツド間の接続は回路ブロ
ツク間の接続配線が含まれる上層配線にパターン
を追加する方式を採るのが好都合である。
ータに適用する場合には、新規に設計されるアド
レス出力バツフア及びデータ入力バツフアの内部
配線を、その他の回路ブロツクの内部配線が含ま
れる配線パターンの修正作業として設計し、これ
等バツフアとボンデイングパツド間の接続及び新
旧２種のボンデイングパツド間の接続は回路ブロ
ツク間の接続配線が含まれる上層配線にパターン
を追加する方式を採るのが好都合である。
２層配線では後者の配線層が最上層であるが、
３層或いはそれ以上の多層配線の場合も、ボンデ
イングパツドへの接続配線を追加する層として最
上層を選ぶのが有利である。
３層或いはそれ以上の多層配線の場合も、ボンデ
イングパツドへの接続配線を追加する層として最
上層を選ぶのが有利である。
上記実施例ではいずれもアドレス出力バツフア
及びデータ入力バツフアの外部接続用パツドは
夫々集中的に配置されているが、これを他のパツ
ドの間に分散して配置することも可能である。こ
の場合、量産用チツプのボンデイングパツドに相
当する部分と、チツプのボンデイングパツドとは
最近接のもの同士を接続することが可能になる。
及びデータ入力バツフアの外部接続用パツドは
夫々集中的に配置されているが、これを他のパツ
ドの間に分散して配置することも可能である。こ
の場合、量産用チツプのボンデイングパツドに相
当する部分と、チツプのボンデイングパツドとは
最近接のもの同士を接続することが可能になる。
以上説明したように、本発明のマイクロコンピ
ユータ評価用チツプ設計法は量産用チツプのパタ
ーンを最大限に活用し、専ら追加配線によつてボ
ンデイングパツドへの接続を変更するものである
から、量産用チツプを設計した後、僅かな工数を
追加するだけで、誤りなく評価用チツプを設計す
ることが可能である。
ユータ評価用チツプ設計法は量産用チツプのパタ
ーンを最大限に活用し、専ら追加配線によつてボ
ンデイングパツドへの接続を変更するものである
から、量産用チツプを設計した後、僅かな工数を
追加するだけで、誤りなく評価用チツプを設計す
ることが可能である。
第１図は本発明を、量産用チツプと評価用チツ
プの対比によつて示す図、第２図は本発明による
評価用チツプ内の配置を示す図であつて、 図に於いて、１はマイクロコンピユータの評価
用チツプ、２は量産用チツプに相当する領域、３
は外囲領域、４はROM配置用領域、５はアドレ
ス出力バツフア、６はデータ入力バツフア、７は
ボンデイングパツド、８は量産用チツプのボンデ
イングパツド、８′は量産用チツプのボンデイン
グパツドに相当する端子である。
プの対比によつて示す図、第２図は本発明による
評価用チツプ内の配置を示す図であつて、 図に於いて、１はマイクロコンピユータの評価
用チツプ、２は量産用チツプに相当する領域、３
は外囲領域、４はROM配置用領域、５はアドレ
ス出力バツフア、６はデータ入力バツフア、７は
ボンデイングパツド、８は量産用チツプのボンデ
イングパツド、８′は量産用チツプのボンデイン
グパツドに相当する端子である。
Claims (1)
- 【特許請求の範囲】 １ １チツプマイクロコンピユータの量産用チツ
プの製造に使用されるマスクパターンを準備した
後、該マスクパターン中のROM領域のパターン
を外部メモリインターフエイス用回路のパターン
に変更し、且つ、前記マスクパターン中の配線形
成に使用されるパターンに、該パターン中に存在
する第１のボンデイングパツド列の外側に第２の
ボンデイングパツド列を形成するのに使用される
パターンを追加し、更に前記第１、第２のボンデ
イングパツド間の接続を形成するのに使用される
パターンと、前記外部メモリインターフエイス用
回路と前記第２のボンデイングパツド間の接続を
形成するのに使用されるパターンとを追加するこ
とによつて評価用チツプのマスクパターンを構成
することを特徴とする１チツプマイクロコンピユ
ータの製造方法。 ２ 前記第１、第２のボンデイングパツド間の接
続を形成するのに使用されるパターンと、前記外
部メモリインターフエイス用回路と前記第２のボ
ンデイングパツド間の接続を形成するのに使用さ
れるパターンとを、多層配線の最上層配線を形成
するのに使用されるパターンに追加することを特
徴とする特許請求の範囲第１項記載の１チツプマ
イクロコンピユータの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045808A JPS61222148A (ja) | 1985-03-08 | 1985-03-08 | １チツプマイクロコンピユ−タの製造方法 |
| US06/836,752 US4833620A (en) | 1985-03-08 | 1986-03-06 | Method for fabricating a 1-chip microcomputer |
| DE8686400480T DE3675038D1 (de) | 1985-03-08 | 1986-03-07 | Verfahren zum herstellen eines einzelchip-mikrocomputers. |
| EP86400480A EP0194205B1 (en) | 1985-03-08 | 1986-03-07 | A method for fabricating a 1-chip microcomputer |
| KR1019860001628A KR900008017B1 (ko) | 1985-03-08 | 1986-03-07 | 1칩 마이크로 컴퓨터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045808A JPS61222148A (ja) | 1985-03-08 | 1985-03-08 | １チツプマイクロコンピユ−タの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222148A JPS61222148A (ja) | 1986-10-02 |
| JPH0367342B2 true JPH0367342B2 (ja) | 1991-10-22 |
Family
ID=12729555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045808A Granted JPS61222148A (ja) | 1985-03-08 | 1985-03-08 | １チツプマイクロコンピユ−タの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4833620A (ja) |
| EP (1) | EP0194205B1 (ja) |
| JP (1) | JPS61222148A (ja) |
| KR (1) | KR900008017B1 (ja) |
| DE (1) | DE3675038D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2214334B (en) * | 1988-01-05 | 1992-05-06 | Texas Instruments Ltd | Integrated circuit |
| US5270944A (en) * | 1988-06-09 | 1993-12-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US5182719A (en) * | 1988-06-09 | 1993-01-26 | Hitachi, Ltd. | Method of fabricating a second semiconductor integrated circuit device from a first semiconductor integrated circuit device |
| JPH02197160A (ja) * | 1989-01-26 | 1990-08-03 | Nec Corp | Ｌｓｉ基板 |
| FR2649504B1 (fr) * | 1989-07-07 | 1991-09-27 | Sgs Thomson Microelectronics | Circuit integre a microprocesseur et horloge interne programmable |
| US4936334A (en) * | 1989-09-29 | 1990-06-26 | Allied-Signal Inc. | Differential pressure shuttle valve |
| US5119158A (en) * | 1989-11-21 | 1992-06-02 | Nec Corporation | Gate array semiconductor integrated circuit device |
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