JP2004119819A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004119819A JP2004119819A JP2002283280A JP2002283280A JP2004119819A JP 2004119819 A JP2004119819 A JP 2004119819A JP 2002283280 A JP2002283280 A JP 2002283280A JP 2002283280 A JP2002283280 A JP 2002283280A JP 2004119819 A JP2004119819 A JP 2004119819A
- Authority
- JP
- Japan
- Prior art keywords
- lsi chip
- semiconductor device
- support plate
- lead frame
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
【課題】高周波特性等のＲＦ特性を劣化させず、高周波特性プロセスの開発時間等を節減することができ、特性不良が発生した際の検査等を容易に行うことができ、製造コストが低く、パッケージの小型化が可能な半導体装置を提供する。
【解決手段】複数の半導体素子６、７を備え、複数の半導体素子６、７の表面を含む平面が互いに交差する半導体装置。複数の半導体素子６、７の各々を搭載する支持板４、５が互いに離間し、略々Ｖ字型をなすように構成したり、支持板４、５が、リードフレーム１の曲折部９を介してＶ字型またはＵ字型をなすように構成することができる。
【選択図】 図１
【解決手段】複数の半導体素子６、７を備え、複数の半導体素子６、７の表面を含む平面が互いに交差する半導体装置。複数の半導体素子６、７の各々を搭載する支持板４、５が互いに離間し、略々Ｖ字型をなすように構成したり、支持板４、５が、リードフレーム１の曲折部９を介してＶ字型またはＵ字型をなすように構成することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、マルチチップのリードフレームの形状によりパッケージの小型化を図るとともに、リードフレームによる電気的特性、特に高周波特性の向上を図った半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路のパッケージにＬＳＩチップを実装する場合に、ＬＳＩチップ単体の集積度や信号ピン数に限界があるため、例えば、特開平５−１３６３２３号公報に記載の集積回路装置では、図４に示すように、複数のＬＳＩチップ４６、４７を支持板４４、または接地可能な支持板を挟む形で上下に実装している。すなわち、ＬＳＩチップ４６、４７は、ボンディングワイヤ４３を介してリード端子４２またはリードフレーム４１に接続される。また、ＬＳＩチップ４６、４７をダイボンディングすることにより、リード端子４２またはリードフレーム４１と接続する。リードフレーム４１は、支持板４４を挟んで上下に分割され、各々のＬＳＩチップ４６、４７に接続されている。これにより、高集積で高密度な実装が可能となるとともに、ノイズの低減が図られている。
【０００３】
また、実開平４−５１１５３号公報に記載の半導体装置では、図５及び図６に示すように、所定の機能を有する第１ＬＳＩチップ５６が支持板５４上に実装され、第１ＬＳＩチップ５６上に、この第１ＬＳＩチップ５６と同一あるいは異なる機能を有する第２ＬＳＩチップ５７を実装するとともに、両ＬＩＳチップ５６、５７間を相互に信号の入出力が可能な端子６１で接続し、両ＬＳＩチップ５６、５７の全体を組み立てることで、同一の機能や新たな他の機能を簡単に追加することができ、基板面積や配線数の増大を抑え、高集積で高密度な実装を可能としている。
【０００４】
さらに、特許第２７８５３２４号にかかるマルチチップパッケージ構造は、図７及び図８に示すように、リードフレーム７２の一部からなる中継用リードフレーム７１と、リードフレーム７２とを補強樹脂フィルム７８で接着固定し、この中継用リードフレーム７１を使用して両ＬＳＩチップ７６、７７間を接続することにより、製造工程を簡素化してコストの低減を図っている。
【０００５】
また、特公平７−１０１７２９号公報に記載のマルチチップ半導体及びその製造法では、図９に示すように、ボンディングパッド９８同士を直接ボンディングワイヤ９３で接続することを避けて特性の不良の発生を防止すると同時に、リードフレーム９２の低価格化を図っている。
【０００６】
【発明が解決しようとする課題】
しかし、図４に示した上記従来の特開平５−１３６３２３号公報に記載の集積回路装置では、複数のＬＳＩチップ４６、４７を支持板４４を挟んで上下に実装し、第１ＬＳＩチップ４６のボンディングパッド４９とリード端子４２との間、または第２ＬＳＩチップ４７のボンディングパッド４８とリード端子４２との間をボンディングワイヤ４３で接続するため、ボンディングワイヤ４３の長さが長くなり、インダクタンスや抵抗等の影響により、高周波特性が劣化するおそれがあるという問題があった。
【０００７】
また、この公報に記載の集積回路装置では、２つのＬＳＩチップ４６、４７が共通の支持板４４に上下に実装されるため、一方のＬＳＩチップのＲＦ信号が他方のＬＳＩチップへ支持板４４を介して回り込み、ＲＦ特性が劣化するおそれがあるという問題点があった。
【０００８】
一方、図５及び図６に示した実開平４−５１１５３号公報に記載の半導体装置では、第１ＬＳＩチップ５６と第２ＬＳＩチップ５７との間で相互に信号の入出力可能な端子６１を設けたため、第１ＬＳＩチップ５６の信号入出力用ボンディングパッド５３と、第２ＬＳＩチップ５７の入出力信号用ボンディングパッド５４とを相対向させる必要があり、信号のパターン設計に制約を受ける。このため、専用ＬＳＩチップとしての設計を行う必要があり、高周波特性プロセスの開発時間及び開発経費を節減することができないおそれがあるという問題があった。
【０００９】
また、この公報に記載の半導体装置では、特性不良が発生した場合、第１ＬＳＩチップ５６の表面と、第２ＬＳＩチップ５７の表面とが相対向するため、ＬＳＩチップの表面傷等の外観検査や、プローブ針を使ったＬＳＩチップ内部の特性検査をすることができないという問題があった。
【００１０】
一方、図７及び図８に示した特許第２７８５３２４号にかかるマルチチップパッケージ構造では、リードフレーム７２と、中継用リードフレーム７１とを一体的に形成するリードフレーム作製工程、補強樹脂フィルム７８の貼着工程、及び中継用リードフレーム７１の切断分離工程等の工程を経て形成されるため、工数が多くなり、リードフレームの製造コスト、ひいてはマルチチップパッケージの製造コストが高くなるという問題があった。
【００１１】
また、図９に示した特公平７−１０１７２９号公報に記載のマルチチップ半導体及びその製造方法では、第１ＬＳＩチップ９６のボンディングパッド９８と、中継端子９１との間、または第２ＬＳＩチップ９７のボンディングパッド９８と、中継端子９１との間をボンディングワイヤ９３で接続するため、中継端子９１のインダクタンスや抵抗、容量等による影響によって高周波特性が劣化するおそれがあるという問題があった。これに加え、中継端子９１のためのリード端子が増加するため、パッケージが大きくなるという問題があった。
【００１２】
そこで、本発明は、上記従来の半導体装置等における問題点に鑑みてなされたものであって、高周波特性等のＲＦ特性を劣化させることなく、高周波特性プロセスの開発時間及び開発経費を節減することができ、特性不良が発生した場合におけるＬＳＩチップの表面傷等の外観検査等を容易に行うことができ、製造コストが低く、パッケージの小型化を図ることのできる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明は、半導体装置であって、複数の半導体素子を備え、該複数の半導体素子の表面を含む平面が互いに交差することを特徴とする。
【００１４】
そして、請求項１記載の発明によれば、該複数の半導体素子の表面が互いに交差するため、両者を接続するボンディングワイヤの長さを短くすることができ、インダクタンスや抵抗等による電気的影響を受けることが少なくなり、高周波特性を向上させることができる。
【００１５】
また、複数の半導体素子の相互に信号の入出力可能なボンディングパッドの位置を相対向させる必要がないため、汎用ＬＳＩチップ等を使ったマルチチップＩＣ等の設計が可能となり、高周波特性プロセスの開発時間及び開発経費を節減することができるとともに、組立工程を簡略化することができ、製造コストの低減を図ることができる。これに加え、複数の半導体素子の表面が相対向しないため、特性の不良が発生した場合でも、表面傷等の外観検査や、プローブ針を使った半導体素子内部の特性検査を容易に行うことができる。
【００１６】
さらに、従来のような中継端子付きリードフレームによる補強フィルム等を用いて補強する必要もないため、マルチチップの半導体装置を安価に提供することができる。
【００１７】
請求項２記載の発明は、請求項１記載の半導体装置において、前記複数の半導体素子の各々を搭載する支持板が互いに離間し、略々Ｖ字型をなすことを特徴とする。
【００１８】
請求項２記載の発明によれば、複数の半導体素子が各々別の支持板に搭載されているため、一方の半導体素子から支持板を介して他方の支持板へのＲＦ信号の回り込みが発生しにくくなり、ＲＦ特性の劣化を抑えることができる。
【００１９】
また、複数の支持板がＶ字型をなすため、支持板が占有する基板面積を縮小することができる。
【００２０】
さらに、複数の半導体素子のボンディングパッド間が中継端子を介さずに直接接続されるため、外部との電気的遮蔽度が増大し、外部からの電気的雑音妨害が少なくなると同時に、中継端子を用いることがないので、中継端子によるインダクタンスや抵抗等による影響で高周波特性が劣化することもない。
【００２１】
請求項３記載の発明は、請求項２記載の半導体装置において、前記支持板が、リードフレームの曲折部を介してＶ字型またはＵ字型をなすことを特徴とする。
【００２２】
請求項３記載の発明によれば、従来のような中継端子の補強フィルムの貼着工程、中継端子の切断分離工程等の工程を削除することができるため、リードフレームの製造コスト、ひいては半導体装置の製造コストを低減することができる。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。
【００２４】
図１は、本発明にかかる半導体装置の一実施の形態を示し、この半導体装置は、第１ＬＳＩチップ（半導体素子）６が搭載される第１支持板４と、リード端子２と、曲折部９と、第２ＬＳＩチップ７が搭載される第２支持板５とを有する。曲折部９は、Ｖ字型に曲折され、第１支持板４と第２支持板５とを結合する。
【００２５】
図２は、上記半導体装置の樹脂封止工程前の状態を示し、第１ＬＳＩチップ６と、第２ＬＳＩチップ７とがモールド樹脂のパッケージ１０に内蔵される。リードフレーム１は、第１支持板４に第１ＬＳＩチップ６を載置し、同様に、第２支持板５に第２ＬＳＩチップ７を載置した状態で固定される。
【００２６】
第１ＬＳＩチップ６のボンディングパッド８は、第２ＬＳＩチップ７のボンディングパッド８及びリード端子２に対して各々ボンディングワイヤ３で接続される。また、第２ＬＳＩチップ７のボンディングパッド８も同様に、リード端子２に対して各々ボンディングワイヤ３で接続される。第１ＬＳＩチップ６及び第２ＬＳＩチップ７を各々載置する第１支持板４及び第２支持板５は、曲折部９によりＶ字型に形成される。ボンディング工程終了後は、エポキシ系樹脂により樹脂封止を行い、各リード端子２からタイバー、フレームを切断・分離して本実施の形態にかかる半導体装置の製造が完了する。
【００２７】
図３は、上記半導体装置において、第１ＬＳＩチップ６及び第２ＬＳＩチップ７を搭載した直後のリードフレーム１を示し、同図においては、曲折部９が折り曲げられる前の状態であるため、リードフレーム１の中央部分のリード端子２の間隔が図２に比較して広くなっている。リードフレーム１のリード端子２の間隔は、曲折部９が折り曲げられることで第１支持板４と第２支持板５の間隔が狭くなるとともに、中央部分のリード端子２の間隔も狭くなる。
【００２８】
上記構成を有する半導体装置では、リードフレーム１のリード端子２及び曲折部９の成形後、第１支持板４に第１ＬＳＩチップ６を搭載し、第２支持板５に第２ＬＳＩチップ７を搭載し、さらにボンディングワイヤ３によってリード端子２の他端から第１ＬＳＩチップ６もしくは第２ＬＳＩチップ７のボンディングパッド８に接続し、同様に、第１ＬＳＩチップ６と第２ＬＳＩチップ７のボンディングパッド８間についても接続する。
【００２９】
以上のように、本発明では、第１ＬＳＩチップ６及び第２ＬＳＩチップ７を搭載した各々の第１支持板４と第２支持板５とをＶ字型構造にすることにより、第１ＬＳＩチップ６と第２ＬＳＩチップ７とのボンディングパッド８の間隔が狭くなり、これによって、ボンディングワイヤ３の長さが短くなり、電気的特性、特に高周波特性の劣化を防ぐことができる。
【００３０】
尚、上記実施の形態においては、第１支持板４と第２支持板５とをＶ字型構造としたが、Ｖ型構造のみならず、湾曲したＵ字型に折り曲げた構造や、逆Ｖ型または逆Ｕ型構造とすることもできる。これによって、リード端子２とＬＳＩチップ６（７）のボンディングパッド８との距離が短くなり、リード端子２からＬＳＩチップ６（７）への入出力の電気的特性、特に高周波特性の劣化を防ぐことができる。
【００３１】
また、本発明の特徴である第１ＬＳＩチップ６と第２ＬＳＩチップ７のボンディングパッド８の距離を短くするための構造については、曲折部９が存在しない場合でも、第１支持板４と第２支持板５について角度を持たせることによって可能となる。この場合には、第１支持板４と第２支持板５とが曲折部９により連続して形成されていないため、電気的に絶縁状態となる。従って、曲折部９のないＶ字型構造では、搭載されるＬＳＩチップ６、７の構造がＬＳＩチップ６、７のサブストレートと電極とが短絡した形となり、ＬＳＩチップ６、７の裏面とボンディングパッド８とを電気的に絶縁した状態に維持することができる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、高周波特性等のＲＦ特性を劣化させることなく、高周波特性プロセスの開発時間及び開発経費を節減することができ、特性不良が発生した場合におけるＬＳＩチップの表面傷等の外観検査等を容易に行うことができ、製造コストが低く、パッケージの小型化を図ることのできる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の一実施の形態を示す断面図である。
【図２】図１の半導体装置の上面図である。
【図３】図１の半導体装置のリードフレームの上面図である。
【図４】従来の集積回路装置の一例を示す概略断面図である。
【図５】従来の半導体装置の一例を示す上面図である。
【図６】図５の半導体装置の概略断面図である。
【図７】従来のマルチチップパッケージ構造の一例を示す上面図である。
【図８】図７のマルチチップパッケージ構造の概略断面図である。
【図９】従来のマルチチップ半導体の一例を示す上面図である。
【符号の説明】
１ リードフレーム
２ リード端子
３ ボンディングワイヤ
４ 第１支持板
５ 第２支持板
６ 第１ＬＳＩチップ
７ 第２ＬＳＩチップ
８ ボンディングパッド
９ 曲折部
１０ ＬＳＩパッケージ
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、マルチチップのリードフレームの形状によりパッケージの小型化を図るとともに、リードフレームによる電気的特性、特に高周波特性の向上を図った半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路のパッケージにＬＳＩチップを実装する場合に、ＬＳＩチップ単体の集積度や信号ピン数に限界があるため、例えば、特開平５−１３６３２３号公報に記載の集積回路装置では、図４に示すように、複数のＬＳＩチップ４６、４７を支持板４４、または接地可能な支持板を挟む形で上下に実装している。すなわち、ＬＳＩチップ４６、４７は、ボンディングワイヤ４３を介してリード端子４２またはリードフレーム４１に接続される。また、ＬＳＩチップ４６、４７をダイボンディングすることにより、リード端子４２またはリードフレーム４１と接続する。リードフレーム４１は、支持板４４を挟んで上下に分割され、各々のＬＳＩチップ４６、４７に接続されている。これにより、高集積で高密度な実装が可能となるとともに、ノイズの低減が図られている。
【０００３】
また、実開平４−５１１５３号公報に記載の半導体装置では、図５及び図６に示すように、所定の機能を有する第１ＬＳＩチップ５６が支持板５４上に実装され、第１ＬＳＩチップ５６上に、この第１ＬＳＩチップ５６と同一あるいは異なる機能を有する第２ＬＳＩチップ５７を実装するとともに、両ＬＩＳチップ５６、５７間を相互に信号の入出力が可能な端子６１で接続し、両ＬＳＩチップ５６、５７の全体を組み立てることで、同一の機能や新たな他の機能を簡単に追加することができ、基板面積や配線数の増大を抑え、高集積で高密度な実装を可能としている。
【０００４】
さらに、特許第２７８５３２４号にかかるマルチチップパッケージ構造は、図７及び図８に示すように、リードフレーム７２の一部からなる中継用リードフレーム７１と、リードフレーム７２とを補強樹脂フィルム７８で接着固定し、この中継用リードフレーム７１を使用して両ＬＳＩチップ７６、７７間を接続することにより、製造工程を簡素化してコストの低減を図っている。
【０００５】
また、特公平７−１０１７２９号公報に記載のマルチチップ半導体及びその製造法では、図９に示すように、ボンディングパッド９８同士を直接ボンディングワイヤ９３で接続することを避けて特性の不良の発生を防止すると同時に、リードフレーム９２の低価格化を図っている。
【０００６】
【発明が解決しようとする課題】
しかし、図４に示した上記従来の特開平５−１３６３２３号公報に記載の集積回路装置では、複数のＬＳＩチップ４６、４７を支持板４４を挟んで上下に実装し、第１ＬＳＩチップ４６のボンディングパッド４９とリード端子４２との間、または第２ＬＳＩチップ４７のボンディングパッド４８とリード端子４２との間をボンディングワイヤ４３で接続するため、ボンディングワイヤ４３の長さが長くなり、インダクタンスや抵抗等の影響により、高周波特性が劣化するおそれがあるという問題があった。
【０００７】
また、この公報に記載の集積回路装置では、２つのＬＳＩチップ４６、４７が共通の支持板４４に上下に実装されるため、一方のＬＳＩチップのＲＦ信号が他方のＬＳＩチップへ支持板４４を介して回り込み、ＲＦ特性が劣化するおそれがあるという問題点があった。
【０００８】
一方、図５及び図６に示した実開平４−５１１５３号公報に記載の半導体装置では、第１ＬＳＩチップ５６と第２ＬＳＩチップ５７との間で相互に信号の入出力可能な端子６１を設けたため、第１ＬＳＩチップ５６の信号入出力用ボンディングパッド５３と、第２ＬＳＩチップ５７の入出力信号用ボンディングパッド５４とを相対向させる必要があり、信号のパターン設計に制約を受ける。このため、専用ＬＳＩチップとしての設計を行う必要があり、高周波特性プロセスの開発時間及び開発経費を節減することができないおそれがあるという問題があった。
【０００９】
また、この公報に記載の半導体装置では、特性不良が発生した場合、第１ＬＳＩチップ５６の表面と、第２ＬＳＩチップ５７の表面とが相対向するため、ＬＳＩチップの表面傷等の外観検査や、プローブ針を使ったＬＳＩチップ内部の特性検査をすることができないという問題があった。
【００１０】
一方、図７及び図８に示した特許第２７８５３２４号にかかるマルチチップパッケージ構造では、リードフレーム７２と、中継用リードフレーム７１とを一体的に形成するリードフレーム作製工程、補強樹脂フィルム７８の貼着工程、及び中継用リードフレーム７１の切断分離工程等の工程を経て形成されるため、工数が多くなり、リードフレームの製造コスト、ひいてはマルチチップパッケージの製造コストが高くなるという問題があった。
【００１１】
また、図９に示した特公平７−１０１７２９号公報に記載のマルチチップ半導体及びその製造方法では、第１ＬＳＩチップ９６のボンディングパッド９８と、中継端子９１との間、または第２ＬＳＩチップ９７のボンディングパッド９８と、中継端子９１との間をボンディングワイヤ９３で接続するため、中継端子９１のインダクタンスや抵抗、容量等による影響によって高周波特性が劣化するおそれがあるという問題があった。これに加え、中継端子９１のためのリード端子が増加するため、パッケージが大きくなるという問題があった。
【００１２】
そこで、本発明は、上記従来の半導体装置等における問題点に鑑みてなされたものであって、高周波特性等のＲＦ特性を劣化させることなく、高周波特性プロセスの開発時間及び開発経費を節減することができ、特性不良が発生した場合におけるＬＳＩチップの表面傷等の外観検査等を容易に行うことができ、製造コストが低く、パッケージの小型化を図ることのできる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明は、半導体装置であって、複数の半導体素子を備え、該複数の半導体素子の表面を含む平面が互いに交差することを特徴とする。
【００１４】
そして、請求項１記載の発明によれば、該複数の半導体素子の表面が互いに交差するため、両者を接続するボンディングワイヤの長さを短くすることができ、インダクタンスや抵抗等による電気的影響を受けることが少なくなり、高周波特性を向上させることができる。
【００１５】
また、複数の半導体素子の相互に信号の入出力可能なボンディングパッドの位置を相対向させる必要がないため、汎用ＬＳＩチップ等を使ったマルチチップＩＣ等の設計が可能となり、高周波特性プロセスの開発時間及び開発経費を節減することができるとともに、組立工程を簡略化することができ、製造コストの低減を図ることができる。これに加え、複数の半導体素子の表面が相対向しないため、特性の不良が発生した場合でも、表面傷等の外観検査や、プローブ針を使った半導体素子内部の特性検査を容易に行うことができる。
【００１６】
さらに、従来のような中継端子付きリードフレームによる補強フィルム等を用いて補強する必要もないため、マルチチップの半導体装置を安価に提供することができる。
【００１７】
請求項２記載の発明は、請求項１記載の半導体装置において、前記複数の半導体素子の各々を搭載する支持板が互いに離間し、略々Ｖ字型をなすことを特徴とする。
【００１８】
請求項２記載の発明によれば、複数の半導体素子が各々別の支持板に搭載されているため、一方の半導体素子から支持板を介して他方の支持板へのＲＦ信号の回り込みが発生しにくくなり、ＲＦ特性の劣化を抑えることができる。
【００１９】
また、複数の支持板がＶ字型をなすため、支持板が占有する基板面積を縮小することができる。
【００２０】
さらに、複数の半導体素子のボンディングパッド間が中継端子を介さずに直接接続されるため、外部との電気的遮蔽度が増大し、外部からの電気的雑音妨害が少なくなると同時に、中継端子を用いることがないので、中継端子によるインダクタンスや抵抗等による影響で高周波特性が劣化することもない。
【００２１】
請求項３記載の発明は、請求項２記載の半導体装置において、前記支持板が、リードフレームの曲折部を介してＶ字型またはＵ字型をなすことを特徴とする。
【００２２】
請求項３記載の発明によれば、従来のような中継端子の補強フィルムの貼着工程、中継端子の切断分離工程等の工程を削除することができるため、リードフレームの製造コスト、ひいては半導体装置の製造コストを低減することができる。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。
【００２４】
図１は、本発明にかかる半導体装置の一実施の形態を示し、この半導体装置は、第１ＬＳＩチップ（半導体素子）６が搭載される第１支持板４と、リード端子２と、曲折部９と、第２ＬＳＩチップ７が搭載される第２支持板５とを有する。曲折部９は、Ｖ字型に曲折され、第１支持板４と第２支持板５とを結合する。
【００２５】
図２は、上記半導体装置の樹脂封止工程前の状態を示し、第１ＬＳＩチップ６と、第２ＬＳＩチップ７とがモールド樹脂のパッケージ１０に内蔵される。リードフレーム１は、第１支持板４に第１ＬＳＩチップ６を載置し、同様に、第２支持板５に第２ＬＳＩチップ７を載置した状態で固定される。
【００２６】
第１ＬＳＩチップ６のボンディングパッド８は、第２ＬＳＩチップ７のボンディングパッド８及びリード端子２に対して各々ボンディングワイヤ３で接続される。また、第２ＬＳＩチップ７のボンディングパッド８も同様に、リード端子２に対して各々ボンディングワイヤ３で接続される。第１ＬＳＩチップ６及び第２ＬＳＩチップ７を各々載置する第１支持板４及び第２支持板５は、曲折部９によりＶ字型に形成される。ボンディング工程終了後は、エポキシ系樹脂により樹脂封止を行い、各リード端子２からタイバー、フレームを切断・分離して本実施の形態にかかる半導体装置の製造が完了する。
【００２７】
図３は、上記半導体装置において、第１ＬＳＩチップ６及び第２ＬＳＩチップ７を搭載した直後のリードフレーム１を示し、同図においては、曲折部９が折り曲げられる前の状態であるため、リードフレーム１の中央部分のリード端子２の間隔が図２に比較して広くなっている。リードフレーム１のリード端子２の間隔は、曲折部９が折り曲げられることで第１支持板４と第２支持板５の間隔が狭くなるとともに、中央部分のリード端子２の間隔も狭くなる。
【００２８】
上記構成を有する半導体装置では、リードフレーム１のリード端子２及び曲折部９の成形後、第１支持板４に第１ＬＳＩチップ６を搭載し、第２支持板５に第２ＬＳＩチップ７を搭載し、さらにボンディングワイヤ３によってリード端子２の他端から第１ＬＳＩチップ６もしくは第２ＬＳＩチップ７のボンディングパッド８に接続し、同様に、第１ＬＳＩチップ６と第２ＬＳＩチップ７のボンディングパッド８間についても接続する。
【００２９】
以上のように、本発明では、第１ＬＳＩチップ６及び第２ＬＳＩチップ７を搭載した各々の第１支持板４と第２支持板５とをＶ字型構造にすることにより、第１ＬＳＩチップ６と第２ＬＳＩチップ７とのボンディングパッド８の間隔が狭くなり、これによって、ボンディングワイヤ３の長さが短くなり、電気的特性、特に高周波特性の劣化を防ぐことができる。
【００３０】
尚、上記実施の形態においては、第１支持板４と第２支持板５とをＶ字型構造としたが、Ｖ型構造のみならず、湾曲したＵ字型に折り曲げた構造や、逆Ｖ型または逆Ｕ型構造とすることもできる。これによって、リード端子２とＬＳＩチップ６（７）のボンディングパッド８との距離が短くなり、リード端子２からＬＳＩチップ６（７）への入出力の電気的特性、特に高周波特性の劣化を防ぐことができる。
【００３１】
また、本発明の特徴である第１ＬＳＩチップ６と第２ＬＳＩチップ７のボンディングパッド８の距離を短くするための構造については、曲折部９が存在しない場合でも、第１支持板４と第２支持板５について角度を持たせることによって可能となる。この場合には、第１支持板４と第２支持板５とが曲折部９により連続して形成されていないため、電気的に絶縁状態となる。従って、曲折部９のないＶ字型構造では、搭載されるＬＳＩチップ６、７の構造がＬＳＩチップ６、７のサブストレートと電極とが短絡した形となり、ＬＳＩチップ６、７の裏面とボンディングパッド８とを電気的に絶縁した状態に維持することができる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、高周波特性等のＲＦ特性を劣化させることなく、高周波特性プロセスの開発時間及び開発経費を節減することができ、特性不良が発生した場合におけるＬＳＩチップの表面傷等の外観検査等を容易に行うことができ、製造コストが低く、パッケージの小型化を図ることのできる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の一実施の形態を示す断面図である。
【図２】図１の半導体装置の上面図である。
【図３】図１の半導体装置のリードフレームの上面図である。
【図４】従来の集積回路装置の一例を示す概略断面図である。
【図５】従来の半導体装置の一例を示す上面図である。
【図６】図５の半導体装置の概略断面図である。
【図７】従来のマルチチップパッケージ構造の一例を示す上面図である。
【図８】図７のマルチチップパッケージ構造の概略断面図である。
【図９】従来のマルチチップ半導体の一例を示す上面図である。
【符号の説明】
１ リードフレーム
２ リード端子
３ ボンディングワイヤ
４ 第１支持板
５ 第２支持板
６ 第１ＬＳＩチップ
７ 第２ＬＳＩチップ
８ ボンディングパッド
９ 曲折部
１０ ＬＳＩパッケージ
Claims (3)
- 複数の半導体素子を備え、該複数の半導体素子の表面を含む平面が互いに交差することを特徴とする半導体装置。
- 前記複数の半導体素子の各々を搭載する支持板が互いに離間し、略々Ｖ字型をなすことを特徴とする請求項１記載の半導体装置。
- 前記支持板が、リードフレームの曲折部を介してＶ字型またはＵ字型をなすことを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002283280A JP2004119819A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002283280A JP2004119819A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004119819A true JP2004119819A (ja) | 2004-04-15 |
Family
ID=32277189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002283280A Withdrawn JP2004119819A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004119819A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006177901A (ja) * | 2004-12-24 | 2006-07-06 | Yamaha Corp | 物理量センサの製造方法及びリードフレーム |
| US7867827B2 (en) | 2004-09-10 | 2011-01-11 | Yamaha Corporation | Physical quantity sensor, lead frame, and manufacturing method therefor |
| JP2015192146A (ja) * | 2014-03-27 | 2015-11-02 | インテル コーポレイション | ワイヤボンドを備える柔軟な電子システム |
-
2002
- 2002-09-27 JP JP2002283280A patent/JP2004119819A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7867827B2 (en) | 2004-09-10 | 2011-01-11 | Yamaha Corporation | Physical quantity sensor, lead frame, and manufacturing method therefor |
| JP2006177901A (ja) * | 2004-12-24 | 2006-07-06 | Yamaha Corp | 物理量センサの製造方法及びリードフレーム |
| JP4622507B2 (ja) * | 2004-12-24 | 2011-02-02 | ヤマハ株式会社 | 物理量センサの製造方法及びリードフレーム |
| JP2015192146A (ja) * | 2014-03-27 | 2015-11-02 | インテル コーポレイション | ワイヤボンドを備える柔軟な電子システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5554886A (en) | Lead frame and semiconductor package with such lead frame | |
| US5646830A (en) | Semiconductor device having an interconnecting circuit board | |
| JP5001872B2 (ja) | 半導体装置 | |
| KR970006529B1 (ko) | 반도체 장치 | |
| JPH06151685A (ja) | Ｍｃｐ半導体装置 | |
| JPH0878605A (ja) | リードフレームおよびそれを用いた半導体集積回路装置 | |
| JP4146290B2 (ja) | 半導体装置 | |
| JP2004119819A (ja) | 半導体装置 | |
| JP4252563B2 (ja) | 半導体装置 | |
| JP2003258152A (ja) | 熱バイアを有するモノリシックマイクロ波集積回路パッケージ | |
| US11211349B2 (en) | Semiconductor device including a plurality of bonding pads | |
| JP4767115B2 (ja) | 半導体装置及びその製造方法 | |
| JP3090115B2 (ja) | 半導体装置およびその製造方法 | |
| JP3565454B2 (ja) | 樹脂封止型半導体装置 | |
| JPH0738051A (ja) | レジンモールド電子装置およびその製造方法 | |
| JPH11340405A (ja) | リードフレーム、半導体装置およびその製造方法 | |
| JP2002110889A (ja) | 半導体装置及びその製造方法 | |
| JP4651218B2 (ja) | 半導体装置の製造方法 | |
| JP3994084B2 (ja) | 半導体装置 | |
| US8957507B2 (en) | Technology of reducing radiation noise of semiconductor device | |
| JP2912767B2 (ja) | 電子部品のパッケージ構造及びその製造方法 | |
| KR100372117B1 (ko) | 다핀형 리드프레임 | |
| JP4056252B2 (ja) | 半導体装置の製造方法 | |
| JP3161447B2 (ja) | リードフレーム | |
| JPH0974167A (ja) | 半導体モジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |