JP2002190526A - フリップチップ型半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】フリップチップ型半導体装置の多層パッケージ
基板の層数を抑制し、チップサイズを縮減し、さらに電
気的特性の向上を図るフリップチップ型半導体装置の提
供。 【解決手段】チップ周辺部領域に、複数のＩ／Ｏセル２
１、２２、２３を並列配置してなるＩ／Ｏグループ２を
複数個配列してなるＩ／Ｏグループ配列を、前記チップ
の辺と直交する向きに配置し、最上層のパッド形成面の
チップ周辺部領域において、Ｉ／Ｏグループ配列の上、
及び、前記Ｉ／Ｏグループ配列の両側に、前記Ｉ／Ｏグ
ループを構成する各Ｉ／Ｏセルとそれぞれ電気的に接続
される信号パッド３１、３２、３３を備え、パッド形成
面において前記Ｉ／Ｏセルに電源を供給するためのＩ／
Ｏセル用電源パッド１２、１１が、前記Ｉ／Ｏグループ
配列の信号パッドの配置箇所よりも、チップ内側に設け
られている。
基板の層数を抑制し、チップサイズを縮減し、さらに電
気的特性の向上を図るフリップチップ型半導体装置の提
供。 【解決手段】チップ周辺部領域に、複数のＩ／Ｏセル２
１、２２、２３を並列配置してなるＩ／Ｏグループ２を
複数個配列してなるＩ／Ｏグループ配列を、前記チップ
の辺と直交する向きに配置し、最上層のパッド形成面の
チップ周辺部領域において、Ｉ／Ｏグループ配列の上、
及び、前記Ｉ／Ｏグループ配列の両側に、前記Ｉ／Ｏグ
ループを構成する各Ｉ／Ｏセルとそれぞれ電気的に接続
される信号パッド３１、３２、３３を備え、パッド形成
面において前記Ｉ／Ｏセルに電源を供給するためのＩ／
Ｏセル用電源パッド１２、１１が、前記Ｉ／Ｏグループ
配列の信号パッドの配置箇所よりも、チップ内側に設け
られている。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ型
半導体装置に関し、特に、チップがフェースダウンで接
続される多層配線板（「パッケージ基板」ともいう）の
層数低減に有効な半導体装置に関する。
半導体装置に関し、特に、チップがフェースダウンで接
続される多層配線板（「パッケージ基板」ともいう）の
層数低減に有効な半導体装置に関する。
【０００２】
【従来の技術】フリップチップ型半導体装置は、例え
ば、１０００ピン以上等多ピン化する半導体集積回路
や、消費電力の大きい半導体集積回路において、高速で
インターフェイスする応用（アプリケーション）に用い
られている。
ば、１０００ピン以上等多ピン化する半導体集積回路
や、消費電力の大きい半導体集積回路において、高速で
インターフェイスする応用（アプリケーション）に用い
られている。
【０００３】このような、フリップチップ型半導体装置
は、一般的に、特性を優先した上でコストの低減が図ら
れることになるが、他のタイプの半導体装置に比べ、こ
のフリップチップ型半導体装置を使ったシステムのトー
タルコストは、依然高価である。このコストは、フリッ
プチップ型半導体装置が持つ優れた電源供給能力やピン
数などの機能の代償ということもできる。
は、一般的に、特性を優先した上でコストの低減が図ら
れることになるが、他のタイプの半導体装置に比べ、こ
のフリップチップ型半導体装置を使ったシステムのトー
タルコストは、依然高価である。このコストは、フリッ
プチップ型半導体装置が持つ優れた電源供給能力やピン
数などの機能の代償ということもできる。
【０００４】しかしながら、近年、半導体集積回路に求
められる性能の向上や、システムの性能（高機能、動作
周波数の高速化）が急激に向上しており、このため、フ
リップチップ型半導体装置の需要件数が増加し、その生
産量（ボリューム）も増加している。
められる性能の向上や、システムの性能（高機能、動作
周波数の高速化）が急激に向上しており、このため、フ
リップチップ型半導体装置の需要件数が増加し、その生
産量（ボリューム）も増加している。
【０００５】また、システムの急激な性能向上にしたが
い、求められるトータルコストも急激に低下し、性能と
コストを両立させることが要求されている。
い、求められるトータルコストも急激に低下し、性能と
コストを両立させることが要求されている。
【０００６】かかる要請に応えるために、例えば、特開
平０５−２６７３０２号公報には、Ｉ／Ｏをチップ周辺
用と内部領域配置用で形状を工夫し、チップ内のレイア
ウトを効率よく行う装置として、図１７に示すようなレ
イアウトの半導体装置が提案されている。すなわち、エ
リア電極構成を有する半導体装置１７１において、大き
さの異なるＩ／Ｏセルを半導体装置に混在させて配置す
るに際し、寸法の大きなＩ／Ｏセル１７６を電極形成領
域１８０の周辺部に配置し、寸法の小さいＩ／Ｏセル１
７４をエリア電極内部１８１に配置することで、等間隔
で均一な電極配置を有するとともに多ピン化に対応して
いる。図１７において、１７３は、電極形成領域の外周
に配置されている電極、１８２はゲートアレイ、１７５
はロジックセルである。なお、図１７に示した従来の半
導体装置は、Ｉ／Ｏセル用電源パッドを信号用パッドよ
り内側に設ける構成は有していない。
平０５−２６７３０２号公報には、Ｉ／Ｏをチップ周辺
用と内部領域配置用で形状を工夫し、チップ内のレイア
ウトを効率よく行う装置として、図１７に示すようなレ
イアウトの半導体装置が提案されている。すなわち、エ
リア電極構成を有する半導体装置１７１において、大き
さの異なるＩ／Ｏセルを半導体装置に混在させて配置す
るに際し、寸法の大きなＩ／Ｏセル１７６を電極形成領
域１８０の周辺部に配置し、寸法の小さいＩ／Ｏセル１
７４をエリア電極内部１８１に配置することで、等間隔
で均一な電極配置を有するとともに多ピン化に対応して
いる。図１７において、１７３は、電極形成領域の外周
に配置されている電極、１８２はゲートアレイ、１７５
はロジックセルである。なお、図１７に示した従来の半
導体装置は、Ｉ／Ｏセル用電源パッドを信号用パッドよ
り内側に設ける構成は有していない。
【０００７】このため、フリップチップ型半導体装置を
実装するパッケージ基板（表面でＬＳＩチップのパッド
形成面の全面に形成されたパッドと接続し、裏面に電極
を有する多層基板）の配線層数を減少することはでき
ず、チップコストは同等であるが、システムのトータル
コストを低減することはできない。
実装するパッケージ基板（表面でＬＳＩチップのパッド
形成面の全面に形成されたパッドと接続し、裏面に電極
を有する多層基板）の配線層数を減少することはでき
ず、チップコストは同等であるが、システムのトータル
コストを低減することはできない。
【０００８】さらには、Ｉ／ＯセルとＩ／Ｏセル用電源
を接続する配線を引き回すための領域として、内部領域
用の配線領域を確保することが難しい場合もある。Ｉ／
ＯセルとＩ／Ｏ用電源との関係を考慮した配置構成を有
していないためである。
を接続する配線を引き回すための領域として、内部領域
用の配線領域を確保することが難しい場合もある。Ｉ／
ＯセルとＩ／Ｏ用電源との関係を考慮した配置構成を有
していないためである。
【０００９】また例えば、特開２０００−１００９５５
号公報には、Ｉ／Ｏセルとパッドの位置関係を工夫しチ
ップ内のレイアウトを効率よく行うために、図１８に示
すような半導体装置が提案されている。図１８におい
て、１９１はＬＳＩチップ、１９２はＩ／Ｏセル、１９
３は内部領域、１９４はコーナーセル、１９５はパッド
である。Ｉ／Ｏセルからパッドへの接続をＩ／Ｏセル複
数個１組の共通引き出しパタンを用いて行い、ＬＳＩチ
ップ上の各辺のＩ／Ｏセルアレイ数を、共通引出しパタ
ンで引き出されるＩ／Ｏセルの組の整数倍とした半導体
集積回路装置において、共通引出しパタンで引き出され
るＩ／Ｏセルアレイの長さを、フリップチップ用パッド
の配列ピッチと同一とし、共通引出しパタンで引き出し
対象となるＩ／Ｏセルアレイの中心線の交点、及び交点
の外側では引き出しに必要な数だけ等間隔のピッチ上に
パッドを配置し、共通引出しパタンで引き出されるＩ／
Ｏセルアレイの長さをフリップチップ用パッドの配列ピ
ッチと同一とした半導体集積回路装置が提案されてい
る。Ｉ／Ｏセル用電源パッドを信号用パッドよりも内側
に設ける構成を有していない。
号公報には、Ｉ／Ｏセルとパッドの位置関係を工夫しチ
ップ内のレイアウトを効率よく行うために、図１８に示
すような半導体装置が提案されている。図１８におい
て、１９１はＬＳＩチップ、１９２はＩ／Ｏセル、１９
３は内部領域、１９４はコーナーセル、１９５はパッド
である。Ｉ／Ｏセルからパッドへの接続をＩ／Ｏセル複
数個１組の共通引き出しパタンを用いて行い、ＬＳＩチ
ップ上の各辺のＩ／Ｏセルアレイ数を、共通引出しパタ
ンで引き出されるＩ／Ｏセルの組の整数倍とした半導体
集積回路装置において、共通引出しパタンで引き出され
るＩ／Ｏセルアレイの長さを、フリップチップ用パッド
の配列ピッチと同一とし、共通引出しパタンで引き出し
対象となるＩ／Ｏセルアレイの中心線の交点、及び交点
の外側では引き出しに必要な数だけ等間隔のピッチ上に
パッドを配置し、共通引出しパタンで引き出されるＩ／
Ｏセルアレイの長さをフリップチップ用パッドの配列ピ
ッチと同一とした半導体集積回路装置が提案されてい
る。Ｉ／Ｏセル用電源パッドを信号用パッドよりも内側
に設ける構成を有していない。
【００１０】このため、フリップチップ型半導体装置を
実装する基板の配線層数を減少出来ず、チップコストは
同等であるが、システムのトータルコストを抑制するこ
とはできない。またＩ／ＯセルとＩ／Ｏセル用電源との
関係を考慮した構成を有していないため、Ｉ／Ｏセルと
Ｉ／Ｏセル用電源を接続する配線が内部領域用の配線領
域を確保しづらい、という問題もある。
実装する基板の配線層数を減少出来ず、チップコストは
同等であるが、システムのトータルコストを抑制するこ
とはできない。またＩ／ＯセルとＩ／Ｏセル用電源との
関係を考慮した構成を有していないため、Ｉ／Ｏセルと
Ｉ／Ｏセル用電源を接続する配線が内部領域用の配線領
域を確保しづらい、という問題もある。
【００１１】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、性能の向上とシステムのトー
タルコストの低減を同時に達成するフリップチップ型半
導体装置を提供することにある。
解決しようとする課題は、性能の向上とシステムのトー
タルコストの低減を同時に達成するフリップチップ型半
導体装置を提供することにある。
【００１２】
【課題を解決するための手段】前記課題を解決するため
の手段を提供する本発明は、チップ周辺部領域に複数の
Ｉ／Ｏセルを並列配置して構成したＩ／Ｏグループを縦
積配置（Ｉ／Ｏセルを並列配置方向と直交する向きに配
置）してなるＩ／Ｏグループ列を、前記チップ周辺部外
縁のチップ辺と直交する向きに配置し、最上層のパッド
形成面の周辺部領域において、前記Ｉ／Ｏグループの列
の上、及び、前記Ｉ／Ｏグループの列の両側に、前記Ｉ
／Ｏグループを構成する各Ｉ／Ｏセルとそれぞれ電気的
に接続される信号パッドを備えている。
の手段を提供する本発明は、チップ周辺部領域に複数の
Ｉ／Ｏセルを並列配置して構成したＩ／Ｏグループを縦
積配置（Ｉ／Ｏセルを並列配置方向と直交する向きに配
置）してなるＩ／Ｏグループ列を、前記チップ周辺部外
縁のチップ辺と直交する向きに配置し、最上層のパッド
形成面の周辺部領域において、前記Ｉ／Ｏグループの列
の上、及び、前記Ｉ／Ｏグループの列の両側に、前記Ｉ
／Ｏグループを構成する各Ｉ／Ｏセルとそれぞれ電気的
に接続される信号パッドを備えている。
【００１３】本発明においては、前記パッド形成面にお
いて、前記Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセ
ル用電源パッドが、前記Ｉ／Ｏグループ列の前記信号パ
ッドの配置領域よりもチップ内側の領域に設けられてい
る。
いて、前記Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセ
ル用電源パッドが、前記Ｉ／Ｏグループ列の前記信号パ
ッドの配置領域よりもチップ内側の領域に設けられてい
る。
【００１４】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のフリップチップ型半導体装置は、その好
ましい一実施の形態において、図１を参照すると、チッ
プ周辺部領域に、複数のＩ／Ｏセル(Ｉ／Ｏ回路)２１、
２２、２３を並列配置してなるＩ／Ｏグループ２を、Ｉ
／Ｏセルの並列配置方向と直交する向きに（縦積み
に）、複数個配列してなるＩ／Ｏグループ列をチップの
辺と直交する向きに配置し、最上層のパッド形成面のチ
ップ周辺部領域において、Ｉ／ＯグループをなすＩ／Ｏ
セルの個数と配置に応じて、Ｉ／Ｏグループ列の上、及
び、前記Ｉ／Ｏグループ列の一側、又は両側に、前記Ｉ
／Ｏグループを構成する各Ｉ／Ｏセル２１、２２、２３
とそれぞれ電気的に接続される信号パッド３１、３２、
３３を備えている。
する。本発明のフリップチップ型半導体装置は、その好
ましい一実施の形態において、図１を参照すると、チッ
プ周辺部領域に、複数のＩ／Ｏセル(Ｉ／Ｏ回路)２１、
２２、２３を並列配置してなるＩ／Ｏグループ２を、Ｉ
／Ｏセルの並列配置方向と直交する向きに（縦積み
に）、複数個配列してなるＩ／Ｏグループ列をチップの
辺と直交する向きに配置し、最上層のパッド形成面のチ
ップ周辺部領域において、Ｉ／ＯグループをなすＩ／Ｏ
セルの個数と配置に応じて、Ｉ／Ｏグループ列の上、及
び、前記Ｉ／Ｏグループ列の一側、又は両側に、前記Ｉ
／Ｏグループを構成する各Ｉ／Ｏセル２１、２２、２３
とそれぞれ電気的に接続される信号パッド３１、３２、
３３を備えている。
【００１５】本発明は、その好ましい一実施の形態にお
いて、パッド形成面において、Ｉ／Ｏセルに電源を供給
するためのＩ／Ｏセル用電源（ＶＤＤ）パッド１２、Ｉ
／Ｏセル用電源（ＶＳＳ）パッド１１が、Ｉ／Ｏグルー
プ列の信号パッドの配置領域よりも、チップ内側の領域
に設けられている。
いて、パッド形成面において、Ｉ／Ｏセルに電源を供給
するためのＩ／Ｏセル用電源（ＶＤＤ）パッド１２、Ｉ
／Ｏセル用電源（ＶＳＳ）パッド１１が、Ｉ／Ｏグルー
プ列の信号パッドの配置領域よりも、チップ内側の領域
に設けられている。
【００１６】本発明は、その好ましい一実施の形態にお
いて、Ｉ／Ｏセル用電源（ＶＤＤ）パッド１２、Ｉ／Ｏ
セル用電源（ＶＳＳ）パッド１１のパッド形成面におけ
る配置形態は、チップ周辺部の信号パッドよりもチップ
内側において矩形の辺として配置される。あるいは、Ｉ
／Ｏセル用電源パッドのパッド形成面における配置形態
は、チップ周辺部、チップコーナー部に設けられる内部
領域のセル（図１２のコーナーセル２１５）を囲む形状
としてもよい。
いて、Ｉ／Ｏセル用電源（ＶＤＤ）パッド１２、Ｉ／Ｏ
セル用電源（ＶＳＳ）パッド１１のパッド形成面におけ
る配置形態は、チップ周辺部の信号パッドよりもチップ
内側において矩形の辺として配置される。あるいは、Ｉ
／Ｏセル用電源パッドのパッド形成面における配置形態
は、チップ周辺部、チップコーナー部に設けられる内部
領域のセル（図１２のコーナーセル２１５）を囲む形状
としてもよい。
【００１７】本発明の実施の形態においては各種変形が
可能である。Ｉ／Ｏグループをなす複数のＩ／Ｏセルの
個数は、チップ全体で同一の値に統一してもよいし、可
変としてもよい。
可能である。Ｉ／Ｏグループをなす複数のＩ／Ｏセルの
個数は、チップ全体で同一の値に統一してもよいし、可
変としてもよい。
【００１８】Ｉ／Ｏグループをなす複数のＩ／Ｏセルに
おいて、隣接させず、Ｉ／Ｏセル間に所定の間隔を設け
らるようにしてもよい。
おいて、隣接させず、Ｉ／Ｏセル間に所定の間隔を設け
らるようにしてもよい。
【００１９】Ｉ／Ｏグループが、前記Ｉ／Ｏグループ構
成する互いに並置される複数のＩ／Ｏセルの配置とし
て、配置の中心に対して左右の一側、両側対称、又は左
右非対称に配置されている構成としてもよい。
成する互いに並置される複数のＩ／Ｏセルの配置とし
て、配置の中心に対して左右の一側、両側対称、又は左
右非対称に配置されている構成としてもよい。
【００２０】Ｉ／Ｏグループ列をなす複数のＩ／Ｏグル
ープの個数は、チップ全体で同一としてもよいし、可変
としてもよい。
ープの個数は、チップ全体で同一としてもよいし、可変
としてもよい。
【００２１】さらに、一のＩ／Ｏグループと隣りのＩ／
Ｏグループの配置領域が隣接しているか、所定の間隔が
設けられており、前記間隔は、内部領域の配線領域とす
る構成としてもよい。
Ｏグループの配置領域が隣接しているか、所定の間隔が
設けられており、前記間隔は、内部領域の配線領域とす
る構成としてもよい。
【００２２】前記Ｉ／Ｏグループ列においてＩ／Ｏグル
ープを間引きし、間引きされた領域は、内部領域の配線
領域とする構成としてもよい。
ープを間引きし、間引きされた領域は、内部領域の配線
領域とする構成としてもよい。
【００２３】Ｉ／Ｏグループ列同士の間隔は、パッドピ
ッチ間隔に従って固定値に設定されている構成のほか、
隣のＩ／Ｏグループ列とは、所定個数のパッドピッチ以
上の間隔が設けられたＩ／Ｏグループ列を有する構成と
してもよい。
ッチ間隔に従って固定値に設定されている構成のほか、
隣のＩ／Ｏグループ列とは、所定個数のパッドピッチ以
上の間隔が設けられたＩ／Ｏグループ列を有する構成と
してもよい。
【００２４】さらに隣のＩ／Ｏグループ列との間隔とし
て、固定のパッドピッチ間隔よりも幅広の間隔が設けら
れているＩ／Ｏグループ列を有する構成としてもよい。
て、固定のパッドピッチ間隔よりも幅広の間隔が設けら
れているＩ／Ｏグループ列を有する構成としてもよい。
【００２５】また、Ｉ／Ｏグループ列の両側又は一側に
配置される前記信号パッドが前記Ｉ／Ｏグループ列の長
手方向に沿って間引きされている構成としてもよい。か
かる構成により、信号パッドの引き出し線を同一層で配
線することができ、パッケージ基板の層数の抑制に貢献
する。
配置される前記信号パッドが前記Ｉ／Ｏグループ列の長
手方向に沿って間引きされている構成としてもよい。か
かる構成により、信号パッドの引き出し線を同一層で配
線することができ、パッケージ基板の層数の抑制に貢献
する。
【００２６】本発明において、給電線の配線抵抗の低減
等を図る電源強化策として、前記Ｉ／Ｏセル用電源パッ
ドからＩ／Ｏセルへの給電線を幅広とする、Ｉ／Ｏセル
間に間隔を設けてその間に給電線を通す、前記Ｉ／Ｏグ
ループ列間の間隔を広げ前記Ｉ／Ｏグループ列の長手方
向と直交する方向からＩ／Ｏセルに給電する構成をとる
か、あるいは、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏ
セルへの給電線のパタンが、内部領域のセルへの給電線
のパタンが配線される層において混在して設けられてい
る構成とされる。
等を図る電源強化策として、前記Ｉ／Ｏセル用電源パッ
ドからＩ／Ｏセルへの給電線を幅広とする、Ｉ／Ｏセル
間に間隔を設けてその間に給電線を通す、前記Ｉ／Ｏグ
ループ列間の間隔を広げ前記Ｉ／Ｏグループ列の長手方
向と直交する方向からＩ／Ｏセルに給電する構成をとる
か、あるいは、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏ
セルへの給電線のパタンが、内部領域のセルへの給電線
のパタンが配線される層において混在して設けられてい
る構成とされる。
【００２７】チップ周辺部領域に、Ｉ／Ｏセルを配置し
てなるＩ／Ｏグループを、４段縦積みに配列してなるＩ
／Ｏグループ列を、チップ周辺部の外縁をなすチップ辺
と直交する向きに配置し、チップ辺側から、真中にＩ／
Ｏセル１個の１番目のＩ／Ｏグループ（図１３の２1）
と、両側にＩ／Ｏセル２個の２番目のＩ／Ｏグループ
（図１３の２2）と、真中と両側に計３個のＩ／Ｏセル
を有する第３、４番目のＩ／Ｏグループ（図１３の
２3、２4）と、を備え、最上層のパッド形成面のチップ
周辺部領域において、前記Ｉ／Ｏグループ列の上、及
び、前記Ｉ／Ｏグループ列の両側の計３列に、前記Ｉ／
Ｏグループを構成する、真中、両側の各Ｉ／Ｏセルとそ
れぞれ電気的に接続される信号パッド列を備え、前記Ｉ
／Ｏグループ列の上に対応する中央列の信号パッドは、
チップ辺側からチップ内側に、第１のパッド、空き、第
２のパッド、第３のパッドと配置され、Ｉ／Ｏグループ
列の両側の列に対応する信号パッドは、チップ辺側から
チップ内側に、前記２番目のＩ／Ｏグループ（図１３の
２2）に対応する位置から、第１、第２、第３のパッド
が配置されており、表面がチップのパッド形成面と対向
し、前記パッド形成面のパッドと接合されるパッドを有
し、裏面に電極を有するパッケージ基板は、前記パッド
形成面のＩ／Ｏグループの中央列に対応する信号パッド
列（図１３の４２3、４２2、４２1）と、Ｉ／Ｏグルー
プの両側列に対応する信号パッド列（図１３の４３3、
４３2、４３1と、４１3、４１2、４１1）を有し、前記
パッケージ基板の表面において、中央列及び両側列の第
１の信号パッド（図１３の４２3、４２2、４１3）は、
チップ辺側に引き出しパタン（図１３の５２3、５３3、
５１3）が配線接続され、中央列及び両側列の各列の第
２、第３の信号パッドの引き出しパタンは、前記第１の
信号パッドの引き出しパタン（図１３の５２3、５３3、
５１3）に対して、一方の側に、二本並列（図１３の５
２1と５２2、５３1と５３2、５１1と５１2）に引き出さ
れる。かかる構成により、パッケージ基板の層数の増加
を抑制することができる。
てなるＩ／Ｏグループを、４段縦積みに配列してなるＩ
／Ｏグループ列を、チップ周辺部の外縁をなすチップ辺
と直交する向きに配置し、チップ辺側から、真中にＩ／
Ｏセル１個の１番目のＩ／Ｏグループ（図１３の２1）
と、両側にＩ／Ｏセル２個の２番目のＩ／Ｏグループ
（図１３の２2）と、真中と両側に計３個のＩ／Ｏセル
を有する第３、４番目のＩ／Ｏグループ（図１３の
２3、２4）と、を備え、最上層のパッド形成面のチップ
周辺部領域において、前記Ｉ／Ｏグループ列の上、及
び、前記Ｉ／Ｏグループ列の両側の計３列に、前記Ｉ／
Ｏグループを構成する、真中、両側の各Ｉ／Ｏセルとそ
れぞれ電気的に接続される信号パッド列を備え、前記Ｉ
／Ｏグループ列の上に対応する中央列の信号パッドは、
チップ辺側からチップ内側に、第１のパッド、空き、第
２のパッド、第３のパッドと配置され、Ｉ／Ｏグループ
列の両側の列に対応する信号パッドは、チップ辺側から
チップ内側に、前記２番目のＩ／Ｏグループ（図１３の
２2）に対応する位置から、第１、第２、第３のパッド
が配置されており、表面がチップのパッド形成面と対向
し、前記パッド形成面のパッドと接合されるパッドを有
し、裏面に電極を有するパッケージ基板は、前記パッド
形成面のＩ／Ｏグループの中央列に対応する信号パッド
列（図１３の４２3、４２2、４２1）と、Ｉ／Ｏグルー
プの両側列に対応する信号パッド列（図１３の４３3、
４３2、４３1と、４１3、４１2、４１1）を有し、前記
パッケージ基板の表面において、中央列及び両側列の第
１の信号パッド（図１３の４２3、４２2、４１3）は、
チップ辺側に引き出しパタン（図１３の５２3、５３3、
５１3）が配線接続され、中央列及び両側列の各列の第
２、第３の信号パッドの引き出しパタンは、前記第１の
信号パッドの引き出しパタン（図１３の５２3、５３3、
５１3）に対して、一方の側に、二本並列（図１３の５
２1と５２2、５３1と５３2、５１1と５１2）に引き出さ
れる。かかる構成により、パッケージ基板の層数の増加
を抑制することができる。
【００２８】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【００２９】図１（ａ）は、本発明の一実施例をなすフ
リップチップ型半導体装置の最上層面のパタンを示す図
であり、図１（ｂ）は、その部分拡大図である。図１に
示すように、チップ上の最上位層に接続用パッドを有す
るフリップチップにおいて、複数のＩ／Ｏセル２１、２
２、２３を隣接させたＩ／Ｏグループ２を、複数個一列
に、チップの辺に対して垂直方向にチップ周辺に配置
し、最上層のパッド形成面には、各Ｉ／Ｏグループ２を
構成するＩ／Ｏセル２１、２２、２３と接続する信号用
パッド３１、３２、３３を、Ｉ／Ｏグループ２の右側、
Ｉ／Ｏグループ２の直上、Ｉ／Ｏグループ２の左側に配
置し、Ｉ／Ｏセル２１と、信号用パッド３１、Ｉ／Ｏセ
ル２２と信号用パッド３２、Ｉ／Ｏ２３セルと信号用パ
ッド３３がそれぞれ接続されている。なお、Ｉ／Ｏセル
は、出力ドライバ回路及び／又は入力バッファ回路(入
出力回路の場合には入出力制御回路)を備えてセルより
なり、Ｉ／Ｏ回路ともいう。
リップチップ型半導体装置の最上層面のパタンを示す図
であり、図１（ｂ）は、その部分拡大図である。図１に
示すように、チップ上の最上位層に接続用パッドを有す
るフリップチップにおいて、複数のＩ／Ｏセル２１、２
２、２３を隣接させたＩ／Ｏグループ２を、複数個一列
に、チップの辺に対して垂直方向にチップ周辺に配置
し、最上層のパッド形成面には、各Ｉ／Ｏグループ２を
構成するＩ／Ｏセル２１、２２、２３と接続する信号用
パッド３１、３２、３３を、Ｉ／Ｏグループ２の右側、
Ｉ／Ｏグループ２の直上、Ｉ／Ｏグループ２の左側に配
置し、Ｉ／Ｏセル２１と、信号用パッド３１、Ｉ／Ｏセ
ル２２と信号用パッド３２、Ｉ／Ｏ２３セルと信号用パ
ッド３３がそれぞれ接続されている。なお、Ｉ／Ｏセル
は、出力ドライバ回路及び／又は入力バッファ回路(入
出力回路の場合には入出力制御回路)を備えてセルより
なり、Ｉ／Ｏ回路ともいう。
【００３０】Ｉ／Ｏセルに電源を供給する電源用（ＶＤ
Ｄ、ＶＳＳ）パッド１２、１１は、信号用パッドより
も、チップの内側に配置されている。なお、電源用（Ｖ
ＤＤ）パッド１２は矩形形状（横２行、縦２列）に配置
されており、電源用（ＶＤＤ）パッド１２の内周に、電
源用ＶＳＳパッド１１が矩形形状に配置されている。ま
た電源用（ＶＳＳ）パッド１３と電源用（ＶＤＤ）パッ
ド１４とは、チップ内面（電源用ＶＳＳパッド１１の内
周）で、千鳥状のパタンで配置されている。なお、本発
明において、電源パッドの配置パタンはかかる構成にの
み限定されるものでないことは勿論である。
Ｄ、ＶＳＳ）パッド１２、１１は、信号用パッドより
も、チップの内側に配置されている。なお、電源用（Ｖ
ＤＤ）パッド１２は矩形形状（横２行、縦２列）に配置
されており、電源用（ＶＤＤ）パッド１２の内周に、電
源用ＶＳＳパッド１１が矩形形状に配置されている。ま
た電源用（ＶＳＳ）パッド１３と電源用（ＶＤＤ）パッ
ド１４とは、チップ内面（電源用ＶＳＳパッド１１の内
周）で、千鳥状のパタンで配置されている。なお、本発
明において、電源パッドの配置パタンはかかる構成にの
み限定されるものでないことは勿論である。
【００３１】図１に示したように、信号用パッドよりも
内側に電源用パッド１１、１２、１３、１４を設けると
いうパッド配置は、フリップチップ型半導体装置を実装
した際に、チップ周辺領域において信号配線の妨げにな
る電源接続のビア（Ｖｉａ）が無くなる。本実施例にお
けるＩ／Ｏセルの配置は、内部領域を、例えば内部領域
のマクロ等が内側の内部領域と孤立して配置されること
なく、チップ周辺領域においても、Ｉ／Ｏセル配置領域
以外の全てを、内部領域として確保することができる。
内側に電源用パッド１１、１２、１３、１４を設けると
いうパッド配置は、フリップチップ型半導体装置を実装
した際に、チップ周辺領域において信号配線の妨げにな
る電源接続のビア（Ｖｉａ）が無くなる。本実施例にお
けるＩ／Ｏセルの配置は、内部領域を、例えば内部領域
のマクロ等が内側の内部領域と孤立して配置されること
なく、チップ周辺領域においても、Ｉ／Ｏセル配置領域
以外の全てを、内部領域として確保することができる。
【００３２】本実施例のＩ／Ｏセルの配置構造は、 信
号用パッドよりもチップ内部に電源用パッド１１、１
２、１３、１４を設けるパッド配置構造に対応させる場
合、各Ｉ／Ｏから信号ＰＡＤまでの配線長や、各Ｉ／Ｏ
セルから電源パッドまでの配線長が短くなり、これらの
配線長による、デバイス特性（ＤＣ特性、ＡＣ特性）の
劣化を抑制することができる。
号用パッドよりもチップ内部に電源用パッド１１、１
２、１３、１４を設けるパッド配置構造に対応させる場
合、各Ｉ／Ｏから信号ＰＡＤまでの配線長や、各Ｉ／Ｏ
セルから電源パッドまでの配線長が短くなり、これらの
配線長による、デバイス特性（ＤＣ特性、ＡＣ特性）の
劣化を抑制することができる。
【００３３】このため、フリップチップ半導体装置のチ
ップを実装するパッケージ基板（多層基板）の信号配線
用の配線層数を減少させることができ、製造コストを抑
え、特性を劣化させる事なく、Ｉ／Ｏ配置部分以外の全
てを内部領域に出来るという効果が得られる。
ップを実装するパッケージ基板（多層基板）の信号配線
用の配線層数を減少させることができ、製造コストを抑
え、特性を劣化させる事なく、Ｉ／Ｏ配置部分以外の全
てを内部領域に出来るという効果が得られる。
【００３４】本実施例は、チップ周辺にＩ／Ｏグループ
の列を配置し、パッド形成面ではＩ／Ｏグループの列の
上、及び両側に信号パッドを配置し、電源用パッドが信
号用パッドより内側となり、電源ビアの影響による信号
配線の制約を解消し、チップのパッド形成面に一面で接
続され、信号、電源端子をパッケージ外部に引き出すた
めの電極を他面に有するパッケージ基板の配線層数を抑
制している。
の列を配置し、パッド形成面ではＩ／Ｏグループの列の
上、及び両側に信号パッドを配置し、電源用パッドが信
号用パッドより内側となり、電源ビアの影響による信号
配線の制約を解消し、チップのパッド形成面に一面で接
続され、信号、電源端子をパッケージ外部に引き出すた
めの電極を他面に有するパッケージ基板の配線層数を抑
制している。
【００３５】パッケージ基板の配線層数の抑制作用につ
いて以下に説明する。図２は、チップ周辺部に電源パッ
ドを備えた場合におけるパッケージ基板の配線層数の増
加を説明するための図であり、パッケージ基板のパタン
の一部を模式的に示す説明図である。４１、４２、４
３、４４は、信号パッドを示しており、４６は電源パッ
ドである。例えば、チップ最上層のパッド形成面の電源
パッドを、信号パッドと同様に、チップ周辺部に設けた
場合、表面でチップのパッド形成面のパッドに接続され
るパッドを有し、裏面に電極を有する多層のパッケージ
基板においては、図２に示すように、電源パッド４６の
パタンあるいはビアの存在等により信号パッド４４1の
引き出しパタンＡ−Ｂを、該信号パッド４４1が形成さ
れる最上層で配線することができず、これを迂回するた
めに、信号パッドの引き出しパタンをビアを介して例え
ば一層の下の層のパタンで引き回すことになり、基板表
面側の構成に対応して、基板裏面側でも、一層分、必要
となる。
いて以下に説明する。図２は、チップ周辺部に電源パッ
ドを備えた場合におけるパッケージ基板の配線層数の増
加を説明するための図であり、パッケージ基板のパタン
の一部を模式的に示す説明図である。４１、４２、４
３、４４は、信号パッドを示しており、４６は電源パッ
ドである。例えば、チップ最上層のパッド形成面の電源
パッドを、信号パッドと同様に、チップ周辺部に設けた
場合、表面でチップのパッド形成面のパッドに接続され
るパッドを有し、裏面に電極を有する多層のパッケージ
基板においては、図２に示すように、電源パッド４６の
パタンあるいはビアの存在等により信号パッド４４1の
引き出しパタンＡ−Ｂを、該信号パッド４４1が形成さ
れる最上層で配線することができず、これを迂回するた
めに、信号パッドの引き出しパタンをビアを介して例え
ば一層の下の層のパタンで引き回すことになり、基板表
面側の構成に対応して、基板裏面側でも、一層分、必要
となる。
【００３６】これに対して、本実施例によれば、チップ
周辺部に、Ｉ／Ｏセルに電源を供給するための電源パッ
ドは存在せず、パッケージ基板のチップ形成面のパッド
と接続するパッド及び引き出しパタンが形成される面に
おける信号パッドのパターニングの自由度が増加する。
周辺部に、Ｉ／Ｏセルに電源を供給するための電源パッ
ドは存在せず、パッケージ基板のチップ形成面のパッド
と接続するパッド及び引き出しパタンが形成される面に
おける信号パッドのパターニングの自由度が増加する。
【００３７】図１３（ｂ）は、図１３（ａ）のパッド形
成面と対向するパッケージ基板のチップ周辺部の部分拡
大図である。図１３（ｂ）に示したように、Ｉ／Ｏセル
真中１個のＩ／Ｏグループ２1、Ｉ／Ｏセル両側２個の
Ｉ／Ｏグループ２2、Ｉ／Ｏセル３個のＩ／Ｏグループ
２3、Ｉ／Ｏセル３個からなるＩ／Ｏグループ２4の４段
縦積み構成のＩ／Ｏグループ列に対して、Ｉ／Ｏグルー
プ列の上に対応する中央列（第２列）の信号パッド４２
1〜４２3は、チップ外側から、第１のパッド、空き、第
２のパッド、第３のパッドとパッドピッチ間隔で配置さ
れ、Ｉ／Ｏグループ列の両側に対応する両側列（第１、
第３列）の信号パッド４１1〜４４3、４３ 1〜４３3は、
チップ外側から内側に２番目のＩ／Ｏグループ２2に対
応する位置から、第１、第２、第３のパッドがパッドピ
ッチ間隔で配置され、第１乃至第３の各列の第１の信号
パッド４１3、４２3、４３3には引き出しパタン５１3、
５２ 3、５３3がそれぞれ配線接続され、第１乃至第３列
の各列の第２、第３の信号パッドの引き出しパタンは、
第１の信号パッド４１3、４２3、４３3の引き出し線５
１3、５２3、５３3に対して一方の側（図１３では上
側）に二本並列に取り出される（図１３の５１1と５
１2、５２1と５２2、５３1と５３2）。
成面と対向するパッケージ基板のチップ周辺部の部分拡
大図である。図１３（ｂ）に示したように、Ｉ／Ｏセル
真中１個のＩ／Ｏグループ２1、Ｉ／Ｏセル両側２個の
Ｉ／Ｏグループ２2、Ｉ／Ｏセル３個のＩ／Ｏグループ
２3、Ｉ／Ｏセル３個からなるＩ／Ｏグループ２4の４段
縦積み構成のＩ／Ｏグループ列に対して、Ｉ／Ｏグルー
プ列の上に対応する中央列（第２列）の信号パッド４２
1〜４２3は、チップ外側から、第１のパッド、空き、第
２のパッド、第３のパッドとパッドピッチ間隔で配置さ
れ、Ｉ／Ｏグループ列の両側に対応する両側列（第１、
第３列）の信号パッド４１1〜４４3、４３ 1〜４３3は、
チップ外側から内側に２番目のＩ／Ｏグループ２2に対
応する位置から、第１、第２、第３のパッドがパッドピ
ッチ間隔で配置され、第１乃至第３の各列の第１の信号
パッド４１3、４２3、４３3には引き出しパタン５１3、
５２ 3、５３3がそれぞれ配線接続され、第１乃至第３列
の各列の第２、第３の信号パッドの引き出しパタンは、
第１の信号パッド４１3、４２3、４３3の引き出し線５
１3、５２3、５３3に対して一方の側（図１３では上
側）に二本並列に取り出される（図１３の５１1と５
１2、５２1と５２2、５３1と５３2）。
【００３８】このように、チップ周辺部に電源パッド、
ビアが設けられていないため、パッケージ基板表面のパ
ッド４１1〜４４3、４２1〜４２3、４３1〜４３3等の引
き出しパタンパッド５１1〜５１3、５２1〜５２3、５３
1〜５３3は、迂回することなく並列に引き出されてお
り、それぞれ所定の位置のビアで下層に接続され、パッ
ケージ裏面の電極に接続される。信号パタンを電源ビア
迂回のための別の層で引き回して配線することが不要と
され、６層のパッケージ基板の層数を２層減少させて、
４層に低減することが出来る。
ビアが設けられていないため、パッケージ基板表面のパ
ッド４１1〜４４3、４２1〜４２3、４３1〜４３3等の引
き出しパタンパッド５１1〜５１3、５２1〜５２3、５３
1〜５３3は、迂回することなく並列に引き出されてお
り、それぞれ所定の位置のビアで下層に接続され、パッ
ケージ裏面の電極に接続される。信号パタンを電源ビア
迂回のための別の層で引き回して配線することが不要と
され、６層のパッケージ基板の層数を２層減少させて、
４層に低減することが出来る。
【００３９】また、図３に示すように、本発明の一実施
例においては、内部領域を分離することなく、かつＩ／
Ｏグループ配置領域２０１以外を全て内部領域として確
保することができる。チップ周辺部において、Ｉ／Ｏグ
ループ配置領域２０１の間の領域２０２等にマクロセル
等を配置することができる。
例においては、内部領域を分離することなく、かつＩ／
Ｏグループ配置領域２０１以外を全て内部領域として確
保することができる。チップ周辺部において、Ｉ／Ｏグ
ループ配置領域２０１の間の領域２０２等にマクロセル
等を配置することができる。
【００４０】本発明の一実施例の作用効果について説明
する。
する。
【００４１】実装するパッケージ基板の配線総数を減ら
すことが出来、基板の製造コストを低減することが出来
る。電源パッドが信号パッドよりもチップ内側に配置さ
れており、パッケージ基板の信号パッドに接続するパッ
ドからのパタンの引き出しの自由度が増加し、例えば６
層のパッケージ基板の層数を２層減少させて、４層に低
減することが出来る。
すことが出来、基板の製造コストを低減することが出来
る。電源パッドが信号パッドよりもチップ内側に配置さ
れており、パッケージ基板の信号パッドに接続するパッ
ドからのパタンの引き出しの自由度が増加し、例えば６
層のパッケージ基板の層数を２層減少させて、４層に低
減することが出来る。
【００４２】Ｉ／Ｏ配置領域以外の全てを内部領域に出
来、チップ内に無駄な領域が生じない。つまりチップサ
イズの増大を抑止し、チップの製造コストを抑止低減す
ることが出来る。
来、チップ内に無駄な領域が生じない。つまりチップサ
イズの増大を抑止し、チップの製造コストを抑止低減す
ることが出来る。
【００４３】例えば全体で９６１個のパッドが並ぶチッ
プ（図１ではパッド総数は９６１個）において、比較例
として、図１１に示すようにチップ周辺にＩＯセルを配
置し、内部領域２０２をチップ周辺のＩＯセルの内側に
設ける構成の場合、無駄な領域が４３２個分生じ、チッ
プ面積における内部領域の占める割合が半減する。この
ため、パッド総数を９６１個とした場合、チップサイズ
は本実施例のほぼ２倍となる。
プ（図１ではパッド総数は９６１個）において、比較例
として、図１１に示すようにチップ周辺にＩＯセルを配
置し、内部領域２０２をチップ周辺のＩＯセルの内側に
設ける構成の場合、無駄な領域が４３２個分生じ、チッ
プ面積における内部領域の占める割合が半減する。この
ため、パッド総数を９６１個とした場合、チップサイズ
は本実施例のほぼ２倍となる。
【００４４】パッケージ基板の層数の抑制と、チップサ
イズの縮減を実現した上で、信号パッドとＩ／Ｏセル間
の信号配線長（配線抵抗）の増大を抑止して、デバイス
の特性劣化を抑制しており、さらに、電源強化対策等
（給電線の抵抗成分の低減等）の特性劣化を無くす対策
も打ちやすく、コストと性能の両立が可能である。
イズの縮減を実現した上で、信号パッドとＩ／Ｏセル間
の信号配線長（配線抵抗）の増大を抑止して、デバイス
の特性劣化を抑制しており、さらに、電源強化対策等
（給電線の抵抗成分の低減等）の特性劣化を無くす対策
も打ちやすく、コストと性能の両立が可能である。
【００４５】チップ周辺部にＩ／Ｏセルを設けた比較例
として、チップ周辺にＩ／Ｏセルを並置したタイプ（比
較例１、図１０）、電源パッド下にＩ／Ｏセルを並べた
タイプ（比較例２）について、本実施例と比較して以下
に説明する。
として、チップ周辺にＩ／Ｏセルを並置したタイプ（比
較例１、図１０）、電源パッド下にＩ／Ｏセルを並べた
タイプ（比較例２）について、本実施例と比較して以下
に説明する。
【００４６】本実施例と比較例１、２とも、電源パッド
は、信号パッドよりもチップ内側に設ける構成とされて
いるため、パッケージ基板の層数の抑制が可能とされ、
製造コストの点では、いずれも良好である。
は、信号パッドよりもチップ内側に設ける構成とされて
いるため、パッケージ基板の層数の抑制が可能とされ、
製造コストの点では、いずれも良好である。
【００４７】［各Ｉ／Ｏセルから信号パッドまでの距
離］まず、各Ｉ／Ｏセルから信号パッドまでの距離につ
いて説明する。
離］まず、各Ｉ／Ｏセルから信号パッドまでの距離につ
いて説明する。
【００４８】本実施例では、図４に示すように、各Ｉ／
Ｏセルから信号パッドまでの距離は、０〜１パッドピッ
チ（パッド間のピッチ）である。０ピッチは、パッド３
２と直下のＩ／Ｏセル２２の配線（ビアホールで接続さ
れる）、１ピッチ以内は、パッド３１、３３と、両側の
Ｉ／Ｏセル２１、３３の配線である。なお、電源（ＶＤ
Ｄ）パッド１２は信号パッド列よりもチップ内側に配置
されており、電源（ＶＳＳ）パッド１１は電源（ＶＤ
Ｄ）パッド１２よりもチップ内側に配置されている。
Ｏセルから信号パッドまでの距離は、０〜１パッドピッ
チ（パッド間のピッチ）である。０ピッチは、パッド３
２と直下のＩ／Ｏセル２２の配線（ビアホールで接続さ
れる）、１ピッチ以内は、パッド３１、３３と、両側の
Ｉ／Ｏセル２１、３３の配線である。なお、電源（ＶＤ
Ｄ）パッド１２は信号パッド列よりもチップ内側に配置
されており、電源（ＶＳＳ）パッド１１は電源（ＶＤ
Ｄ）パッド１２よりもチップ内側に配置されている。
【００４９】チップ周辺にＩ／Ｏセルを一列に並置した
比較例１では、図５に示すように、各Ｉ／Ｏセルから信
号パッドまでの距離は、０．５〜２．５パッドピッチ
（パッド間のピッチ）である。
比較例１では、図５に示すように、各Ｉ／Ｏセルから信
号パッドまでの距離は、０．５〜２．５パッドピッチ
（パッド間のピッチ）である。
【００５０】電源パッド列の下にＩ／Ｏセルを一列（チ
ップ辺に平行）に並べた比較例２では、図６に示すよう
に、各Ｉ／Ｏセルから信号パッドまでの距離は、０．５
〜３．５パッドピッチ（パッド間のピッチ）である。
ップ辺に平行）に並べた比較例２では、図６に示すよう
に、各Ｉ／Ｏセルから信号パッドまでの距離は、０．５
〜３．５パッドピッチ（パッド間のピッチ）である。
【００５１】［各Ｉ／Ｏセルから電源パッドまでの距
離］次に、各Ｉ／Ｏセルから電源パッドまでの距離につ
いて説明する。
離］次に、各Ｉ／Ｏセルから電源パッドまでの距離につ
いて説明する。
【００５２】本実施例では、図７に示すように、各Ｉ／
Ｏセルから電源パッド１２までの距離は、０．５〜３．
５パッドピッチ（パッド間のピッチ）である。
Ｏセルから電源パッド１２までの距離は、０．５〜３．
５パッドピッチ（パッド間のピッチ）である。
【００５３】比較例１では、図８に示すように、各Ｉ／
Ｏセルから電源パッドまでの距離は３．５パッドピッチ
（パッド間のピッチ）である。
Ｏセルから電源パッドまでの距離は３．５パッドピッチ
（パッド間のピッチ）である。
【００５４】比較例２では、図９に示すように、各Ｉ／
Ｏセルから電源パッドまでの距離は、０．５パッドピッ
チ（パッド間のピッチ）である。
Ｏセルから電源パッドまでの距離は、０．５パッドピッ
チ（パッド間のピッチ）である。
【００５５】［チップ製造コスト（内部領域の大き
さ）］次にチップ製造コスト（内部領域の大きさ：チッ
プサイズの縮減）について説明する。
さ）］次にチップ製造コスト（内部領域の大きさ：チッ
プサイズの縮減）について説明する。
【００５６】本発明の実施例では、図３に示したよう
に、チップ周辺部においてもＩＯセル配置領域以外は、
内部領域として利用することができる。
に、チップ周辺部においてもＩＯセル配置領域以外は、
内部領域として利用することができる。
【００５７】比較例１では、図１０に示すように、チッ
プ周辺のＩ／Ｏ配置領域の内側が内部領域として利用さ
れる。
プ周辺のＩ／Ｏ配置領域の内側が内部領域として利用さ
れる。
【００５８】比較例２では、図１１に示すように、チッ
プ周辺の電源パッド配置領域の内側が内部領域として利
用されるが、その面積は、本発明のものに較べて小さ
い。
プ周辺の電源パッド配置領域の内側が内部領域として利
用されるが、その面積は、本発明のものに較べて小さ
い。
【００５９】本実施例と比較例１、２との比較結果を表
１にまとめておく。
１にまとめておく。
【００６０】
【表１】
【００６１】本発明の実施例は、上記した構成以外に
も、各種変形が可能である。図１、図１２乃至図１６を
参照して、変形例について以下に説明する。
も、各種変形が可能である。図１、図１２乃至図１６を
参照して、変形例について以下に説明する。
【００６２】［Ｉ／Ｏグループの構成方法］Ｉ／Ｏセル
のＩ／Ｏグループの構成方法について、前記実施例で
は、基本構成として、３つのＩ／Ｏセル２１、２２、２
３を隣接並置させる構成を例示したが、これ以外にもい
くつかの変形が実施可能である。
のＩ／Ｏグループの構成方法について、前記実施例で
は、基本構成として、３つのＩ／Ｏセル２１、２２、２
３を隣接並置させる構成を例示したが、これ以外にもい
くつかの変形が実施可能である。
【００６３】例えば、Ｉ／Ｏグループは１つのＩ／Ｏセ
ルよりなる構成を含んでもよい（図１３の１１１参
照）。例えばシリアルビット入出力等、高速信号の入出
力を行うＩ／Ｏセルは一つとし、これにより、隣接セル
との間の容量結合等による、クロックトーク等を回避す
ることができる。
ルよりなる構成を含んでもよい（図１３の１１１参
照）。例えばシリアルビット入出力等、高速信号の入出
力を行うＩ／Ｏセルは一つとし、これにより、隣接セル
との間の容量結合等による、クロックトーク等を回避す
ることができる。
【００６４】またＩ／Ｏグループを、複数のＩ／Ｏセル
を並列配置して構成する場合、Ｉ／Ｏセルの個数は奇数
（例えば１つ、３つ）以外に、偶数であってもよい。図
１３の１１２は、Ｉ／Ｏグループは、４つのＩ／Ｏセル
からなるものを示している。
を並列配置して構成する場合、Ｉ／Ｏセルの個数は奇数
（例えば１つ、３つ）以外に、偶数であってもよい。図
１３の１１２は、Ｉ／Ｏグループは、４つのＩ／Ｏセル
からなるものを示している。
【００６５】Ｉ／Ｏグループを構成するＩ／Ｏセルの隣
接数は、チップ全体で共通とした場合、構成が容易化す
る。図１では、全てのＩ／Ｏグループは、３つのＩ／Ｏ
セルよりなり統一されている。あるいは、Ｉ／Ｏグルー
プを構成するＩ／Ｏセルの隣接数を、チップ上で不統一
であり、多様な要求に対応可能としてもよい。図１３で
は、Ｉ／Ｏグループを構成するＩ／Ｏセルの数は、１１
１では１つ、１１４では２つ、１１３では３つ、１１２
では４つと不統一である。
接数は、チップ全体で共通とした場合、構成が容易化す
る。図１では、全てのＩ／Ｏグループは、３つのＩ／Ｏ
セルよりなり統一されている。あるいは、Ｉ／Ｏグルー
プを構成するＩ／Ｏセルの隣接数を、チップ上で不統一
であり、多様な要求に対応可能としてもよい。図１３で
は、Ｉ／Ｏグループを構成するＩ／Ｏセルの数は、１１
１では１つ、１１４では２つ、１１３では３つ、１１２
では４つと不統一である。
【００６６】またＩ／Ｏグループを構成するＩ／Ｏセル
の隣接間隔がない構成(図１、図１３の１２１)としても
よいし、Ｉ／Ｏセルの間に隣接間隔を設けてもよい。例
えば図１４に示すように、Ｉ／Ｏセル２１と２２、Ｉ／
Ｏセル２２と２３の間に隣接間隔６１、６２を設け、電
源配線領域としてもよい。
の隣接間隔がない構成(図１、図１３の１２１)としても
よいし、Ｉ／Ｏセルの間に隣接間隔を設けてもよい。例
えば図１４に示すように、Ｉ／Ｏセル２１と２２、Ｉ／
Ｏセル２２と２３の間に隣接間隔６１、６２を設け、電
源配線領域としてもよい。
【００６７】Ｉ／Ｏグループを構成するＩ／Ｏセルの数
として、中心（Ｉ／Ｏグループ列が配置される列方向の
中心）を基準に右側だけ（図１３の１３１）、あるいは
左側（図１３の１３２）だけに設ける構成としてもよい
し、左右の隣接数が異なる構成であってもよい（図１３
の１１２）。
として、中心（Ｉ／Ｏグループ列が配置される列方向の
中心）を基準に右側だけ（図１３の１３１）、あるいは
左側（図１３の１３２）だけに設ける構成としてもよい
し、左右の隣接数が異なる構成であってもよい（図１３
の１１２）。
【００６８】［Ｉ／Ｏグループの配置方法］本発明の実
施例におけるＩ／Ｏグループの配置方法の各種変形例に
ついて説明する。
施例におけるＩ／Ｏグループの配置方法の各種変形例に
ついて説明する。
【００６９】［Ｉ／Ｏグループの数］チップ周辺部にチ
ップの辺と直交する向きに一列に配置されている複数の
Ｉ／Ｏグループ（図１２の２１２）のほかに、単数（孤
立）したものを含んでもよい（図１２の２１１）。
ップの辺と直交する向きに一列に配置されている複数の
Ｉ／Ｏグループ（図１２の２１２）のほかに、単数（孤
立）したものを含んでもよい（図１２の２１１）。
【００７０】Ｉ／Ｏグループ列を構成するＩ／Ｏグルー
プ２の個数は、図１に示したように、チップ上で統一
（図１では４個）としてもよいし、あるいは、１列を構
成するＩ／Ｏグループの個数不統一であってもよい。１
列あたりのＩ／Ｏグループの数は、図１２の２１１はＩ
／Ｏグループ１個、２１２は４個であり、大規模マクロ
ブロック２１５が、パッド形成面の下層に配置される。
大規模マクロを配置する際に内部領域の形状を変更する
ことが可能となる。
プ２の個数は、図１に示したように、チップ上で統一
（図１では４個）としてもよいし、あるいは、１列を構
成するＩ／Ｏグループの個数不統一であってもよい。１
列あたりのＩ／Ｏグループの数は、図１２の２１１はＩ
／Ｏグループ１個、２１２は４個であり、大規模マクロ
ブロック２１５が、パッド形成面の下層に配置される。
大規模マクロを配置する際に内部領域の形状を変更する
ことが可能となる。
【００７１】［Ｉ／Ｏグループの間隔］Ｉ／Ｏグループ
の配列においてＩ／Ｏグループの間隔を設けない場合、
Ｉ／Ｏ配置領域を小さくすることができる。図１５のＩ
／ＯグループのＩ／Ｏセル２２と１段上のＩ／Ｏグルー
プ２２２は、Ｉ／Ｏグループの配列の長手方向に間隔が
設けられていない。図１５のＩ／Ｏグループ２２４と２
２５は、Ｉ／Ｏグループの配列の長手方向に間隔が設け
られいる。Ｉ／Ｏグループ２２４と２２５の間は、内部
領域を接続する通過配線領域として用いることができ
る。
の配列においてＩ／Ｏグループの間隔を設けない場合、
Ｉ／Ｏ配置領域を小さくすることができる。図１５のＩ
／ＯグループのＩ／Ｏセル２２と１段上のＩ／Ｏグルー
プ２２２は、Ｉ／Ｏグループの配列の長手方向に間隔が
設けられていない。図１５のＩ／Ｏグループ２２４と２
２５は、Ｉ／Ｏグループの配列の長手方向に間隔が設け
られいる。Ｉ／Ｏグループ２２４と２２５の間は、内部
領域を接続する通過配線領域として用いることができ
る。
【００７２】図１２の２２３に示したように、Ｉ／Ｏグ
ループ列は、配列方向（チップ辺と直交する方向）にお
いて、その間隔を間引く構成としてもよい。この場合
も、間引きされた領域は、内部領域を接続する配線領域
として用いることができる。
ループ列は、配列方向（チップ辺と直交する方向）にお
いて、その間隔を間引く構成としてもよい。この場合
も、間引きされた領域は、内部領域を接続する配線領域
として用いることができる。
【００７３】［Ｉ／Ｏグループの位置］本発明の実施例
においては、チップ周辺部に配置されるＩ／Ｏグループ
を、図１に示したように、Ｉ／Ｏセル用電源パッド１２
よりも外側（チップ辺側）に配置することで、パッケー
ジ基板の層数の抑制を図ることができる。
においては、チップ周辺部に配置されるＩ／Ｏグループ
を、図１に示したように、Ｉ／Ｏセル用電源パッド１２
よりも外側（チップ辺側）に配置することで、パッケー
ジ基板の層数の抑制を図ることができる。
【００７４】しかしながら、図１３の３０１に示したよ
うに、Ｉ／Ｏグループは、Ｉ／Ｏセル用電源パッド１
２、１１よりチップ内側に配置する含む構成としてもよ
い。パッケージ基板の配線層数は少し増えるが信号数を
増やすことができる。またチップ中央に配置されるＩ／
Ｏグループを含んでもよい。
うに、Ｉ／Ｏグループは、Ｉ／Ｏセル用電源パッド１
２、１１よりチップ内側に配置する含む構成としてもよ
い。パッケージ基板の配線層数は少し増えるが信号数を
増やすことができる。またチップ中央に配置されるＩ／
Ｏグループを含んでもよい。
【００７５】Ｉ／Ｏグループはチップ周辺に配置される
が、チップの四辺の周辺に配置する構成に限定されず、
いずれか一辺に沿ったチップ周辺に配置する構成として
もよい。
が、チップの四辺の周辺に配置する構成に限定されず、
いずれか一辺に沿ったチップ周辺に配置する構成として
もよい。
【００７６】［Ｉ／Ｏグループ列の配置］Ｉ／Ｏグルー
プ列の配置間隔は、図１に示したように、パッドピッチ
に依存した位置で規定される固定間隔であってもよい
し、固定パッドピッチで、Ｉ／Ｏセル用の電源が多電源
（３．３Ｖ系、２．５Ｖ系等）の場合、その分離部分
で、１パッド列分間を空ける構成としてもよい。
プ列の配置間隔は、図１に示したように、パッドピッチ
に依存した位置で規定される固定間隔であってもよい
し、固定パッドピッチで、Ｉ／Ｏセル用の電源が多電源
（３．３Ｖ系、２．５Ｖ系等）の場合、その分離部分
で、１パッド列分間を空ける構成としてもよい。
【００７７】例えば図１２のＩ／Ｏグループ列２１２間
は間隔４１２あけられている。Ｉ／Ｏグループ列２１２
間の間隔を利用して、Ｉ／Ｏグループ列２１２のＩ／Ｏ
セルへの電源供給を横方向から供給する構成としてもよ
い。こうすることで、給電パタンの長さを減少させるこ
とができる。あるいは、給電パタン（図１６の４１４）
通過用にＩ／Ｏグループ列間の配置間隔を広げる構成と
してもよい（図１６の４１３）。
は間隔４１２あけられている。Ｉ／Ｏグループ列２１２
間の間隔を利用して、Ｉ／Ｏグループ列２１２のＩ／Ｏ
セルへの電源供給を横方向から供給する構成としてもよ
い。こうすることで、給電パタンの長さを減少させるこ
とができる。あるいは、給電パタン（図１６の４１４）
通過用にＩ／Ｏグループ列間の配置間隔を広げる構成と
してもよい（図１６の４１３）。
【００７８】［信号パッド］信号パッドは、Ｉ／Ｏセル
に対応して設けられており、図１２、図１３の５１１に
示すように、対応するＩ／Ｏセルが存在しない場合、信
号パッドを間引く構成としてもよい。Ｉ／Ｏグループ列
の両側又は一側に配置される信号パッドが、Ｉ／Ｏグル
ープ列の長手方向に沿って間引きされることで、パタン
基板の層数を抑制することができる。すなわち、信号パ
ッドの間引きに対応したパッケージ基板の表面の信号引
出しパタンは、図１３に示したように、下層に迂回させ
ることなく、同一層（最上層）から全ての引き出し配線
を引き出すことができる。
に対応して設けられており、図１２、図１３の５１１に
示すように、対応するＩ／Ｏセルが存在しない場合、信
号パッドを間引く構成としてもよい。Ｉ／Ｏグループ列
の両側又は一側に配置される信号パッドが、Ｉ／Ｏグル
ープ列の長手方向に沿って間引きされることで、パタン
基板の層数を抑制することができる。すなわち、信号パ
ッドの間引きに対応したパッケージ基板の表面の信号引
出しパタンは、図１３に示したように、下層に迂回させ
ることなく、同一層（最上層）から全ての引き出し配線
を引き出すことができる。
【００７９】パッド形成面における電源パッドの配置の
全体の形状は、図１に示したように矩形（四角形）とさ
れているが、図１２に示すように、チップのコーナーな
どにマクロ２１５を配置しそれを囲む形（図１２の電源
パッド５１２）とする場合など、多角形としてしてもよ
い。
全体の形状は、図１に示したように矩形（四角形）とさ
れているが、図１２に示すように、チップのコーナーな
どにマクロ２１５を配置しそれを囲む形（図１２の電源
パッド５１２）とする場合など、多角形としてしてもよ
い。
【００８０】［Ｉ／Ｏセルのサイズ］Ｉ／Ｏセルのサイ
ズは、図１、図１３、図１４に示したように、信号パッ
ド以下であっても、図１５の２２に示したように、信号
パッド以上のサイズ（高さ、幅）であってもよい。Ｉ／
Ｏセルに要求される駆動能力に応じたマクロが適宜選択
され、Ｉ／Ｏセルのサイズが決定される。
ズは、図１、図１３、図１４に示したように、信号パッ
ド以下であっても、図１５の２２に示したように、信号
パッド以上のサイズ（高さ、幅）であってもよい。Ｉ／
Ｏセルに要求される駆動能力に応じたマクロが適宜選択
され、Ｉ／Ｏセルのサイズが決定される。
【００８１】[Ｉ／Ｏセルの給電方法]Ｉ／Ｏセルに電源
を供給する給電方法として、図１４に示したように、Ｉ
／Ｏセル間に間隔６１、６２を設けて、給電パタン配線
領域とするというように、最上位層のパッド形成面で給
電パタンの強化を行う構成としてもよいし、図１６に示
したように、Ｉ／Ｏグループ列間の幅を広げて電源強化
領域４１３を設け、その間に給電パタン４１４を配置す
る構成とすることで、電源強化を行ってもよい。Ｉ／Ｏ
セルのＣＭＯＳインバータのＰチャネルＭＯＳトランジ
スタのソースと電源ＶＤＤ間の配線抵抗(インピーダン
ス成分)、ＮチャネルＭＯＳトランジスタのソースと電
源ＶＳＳ間の配線抵抗を小さくすることができる。
を供給する給電方法として、図１４に示したように、Ｉ
／Ｏセル間に間隔６１、６２を設けて、給電パタン配線
領域とするというように、最上位層のパッド形成面で給
電パタンの強化を行う構成としてもよいし、図１６に示
したように、Ｉ／Ｏグループ列間の幅を広げて電源強化
領域４１３を設け、その間に給電パタン４１４を配置す
る構成とすることで、電源強化を行ってもよい。Ｉ／Ｏ
セルのＣＭＯＳインバータのＰチャネルＭＯＳトランジ
スタのソースと電源ＶＤＤ間の配線抵抗(インピーダン
ス成分)、ＮチャネルＭＯＳトランジスタのソースと電
源ＶＳＳ間の配線抵抗を小さくすることができる。
【００８２】あるいは、Ｉ／Ｏセルに電源を供給する給
電パタンを、パッド形成面の下位層で、内部領域のマク
ロセルに電源を供給するための給電パタンと同一層で共
存した形で配線する構成としてもよい。
電パタンを、パッド形成面の下位層で、内部領域のマク
ロセルに電源を供給するための給電パタンと同一層で共
存した形で配線する構成としてもよい。
【００８３】さらに、図１等に示した構成は、Ｉ／Ｏグ
ループの列の端部からチップ内側に離間した位置に電源
パッド１２、１１が設けられているが、電源パッドから
の給電を、図１２の領域４１２（Ｉ／Ｏグループ列が間
引かれた領域）等において、Ｉ／Ｏグループ列２１２の
横方向から供給するようにしてもよい。この場合、給電
線の長さが減少し電源強化を図ることができる。
ループの列の端部からチップ内側に離間した位置に電源
パッド１２、１１が設けられているが、電源パッドから
の給電を、図１２の領域４１２（Ｉ／Ｏグループ列が間
引かれた領域）等において、Ｉ／Ｏグループ列２１２の
横方向から供給するようにしてもよい。この場合、給電
線の長さが減少し電源強化を図ることができる。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
Ｉ／Ｏセル用電源パッドをチップ周辺の信号パッドより
もチップ内側に設ける構成としたことにより、パッケー
ジ基板の層数を減らすことが可能とされており、コスト
を低減することができるという効果を奏する。
Ｉ／Ｏセル用電源パッドをチップ周辺の信号パッドより
もチップ内側に設ける構成としたことにより、パッケー
ジ基板の層数を減らすことが可能とされており、コスト
を低減することができるという効果を奏する。
【００８５】また本発明によれば、Ｉ／Ｏグループ列以
外の領域を内部領域として利用することができ、デッド
スペースを縮減し、チップサイズの縮減を図ることがで
きる。
外の領域を内部領域として利用することができ、デッド
スペースを縮減し、チップサイズの縮減を図ることがで
きる。
【図１】本発明の一実施例のチップのパッド形成面（図
１（ａ））とその部分拡大図（図１（ｂ））を示す図で
ある。
１（ａ））とその部分拡大図（図１（ｂ））を示す図で
ある。
【図２】本発明の一実施例を説明するための図であり、
パッケージ基板のパタンを示す図である。
パッケージ基板のパタンを示す図である。
【図３】本発明の一実施例におけるチップサイズと内部
領域の関係を示す図である。
領域の関係を示す図である。
【図４】本発明の一実施例におけるＩＯセルと信号パッ
ドの距離を説明する図である。
ドの距離を説明する図である。
【図５】比較例１におけるＩＯセルと信号パッドの距離
を説明する図である。
を説明する図である。
【図６】比較例２におけるＩＯセルと信号パッドの距離
を説明する図である。
を説明する図である。
【図７】本発明の一実施例におけるＩＯセルと電源パッ
ドの距離を説明する図である。
ドの距離を説明する図である。
【図８】比較例１におけるＩＯセルと電源パッドの距離
を説明する図である。
を説明する図である。
【図９】比較例２におけるＩＯセルと電源パッドの距離
を説明する図である。
を説明する図である。
【図１０】比較例１におけるチップサイズと内部領域の
関係を示す図である。
関係を示す図である。
【図１１】比較例２におけるチップサイズと内部領域の
関係を示す図である。
関係を示す図である。
【図１２】本発明の一実施例の変形例を示す図である。
【図１３】本発明の一実施例のチップのパッド形成面
（図１３（ａ））と対応するパッケージ基板のパタン
（図１３（ｂ））を示す図である。
（図１３（ａ））と対応するパッケージ基板のパタン
（図１３（ｂ））を示す図である。
【図１４】本発明の一実施例の変形例を示す図である。
【図１５】本発明の一実施例の変形例を示す図である。
【図１６】本発明の一実施例の変形例を示す図である。
【図１７】従来の半導体装置の構成を示す図である。
【図１８】従来の半導体装置の構成を示す図である。
１ フリップチップ型半導体装置 ２ Ｉ／Ｏグループ １１ Ｉ／Ｏ用電源（ＶＳＳ）パッド １２ Ｉ／Ｏ用電源（ＶＤＤ）パッド １３ 内部用電源（ＶＳＳ）パッド １４ 内部用電源（ＶＤＤ）パッド ２０ Ｉ／Ｏセル ２１、２２、２３ Ｉ／Ｏセル ３１、３２、３３ 信号パッド ４１〜４３ 信号パッド ５１〜５３ 引き出しパタン ６１、６２ 間隔 １１１〜１１４ Ｉ／Ｏグループ １２１、１３１、１３２ Ｉ／Ｏグループ列 １７１ 半導体装置 １７３ 電極形成領域の外周に配置されている電極 １７４ 寸法の小さいＩ／Ｏセル １７５ ロジックセル １７６ 寸法の大きなＩ／Ｏセル １８０ 電極形成領域 １８１ エリア電極内部 １８２ ゲートアレイ １９１ ＬＳＩチップ １９２ Ｉ／Ｏセル １９３ 内部領域 １９４ コーナーセル １９５ パッド ２０１ Ｉ／Ｏグループ領域 ２０２ 内部領域 ２１１ Ｉ／Ｏグループ ２１２ Ｉ／Ｏグループ列 ２１５ 大規模マクロ ２２３ Ｉ／Ｏグループ ２２５ Ｉ／Ｏグループ ３０１ 電源パッド ４１２ Ｉ／Ｏグループ列の間引き領域 ４１３ 間隔 ４１４、４１５ 給電パタン ５１１ 間隔 ５１２ 電源パッド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 BB11 BB16 HH01 HH22 5F038 BE07 BH19 CA05 CA06 CA07 CA10 CD02 CD12 EZ20 5F064 BB07 BB27 BB28 CC12 DD07 DD12 DD13 DD14 DD15 DD24 DD32 DD34 DD43 DD50 EE08 EE10 EE14 EE16 EE27 EE42 EE52 EE60
Claims (29)
- 【請求項１】複数のＩ／Ｏセルを並列配置してなるＩ／
Ｏグループを複数個、前記Ｉ／Ｏセルの並列配置方向と
直交する向きに、一列に配置してなるＩ／Ｏグループ列
をチップ周辺部領域に備え、 最上層のパッド形成面のチップ周辺部領域において、前
記Ｉ／Ｏグループを構成するＩ／Ｏの個数及び配置に応
じて、前記Ｉ／Ｏグループ列の真上、及び、前記Ｉ／Ｏ
グループ列の一側もしくは両側に、前記Ｉ／Ｏグループ
を構成する各Ｉ／Ｏセルとそれぞれ電気的に接続される
信号パッドを備えている、ことを特徴とするフリップチ
ップ型半導体装置。 - 【請求項２】前記パッド形成面において、前記Ｉ／Ｏセ
ルに電源を供給するためのＩ／Ｏセル用電源パッドが、
前記Ｉ／Ｏグループ列の前記信号パッドの配置領域より
もチップ内側の領域に設けられている、ことを特徴とす
る請求項１記載のフリップチップ型半導体装置。 - 【請求項３】前記Ｉ／Ｏセルの並列配置方向と直交する
向きが、前記チップ周辺部の外縁のチップ辺と直交する
向きと一致している、ことを特徴とする請求項１又は２
記載のフリップチップ型半導体装置。 - 【請求項４】チップ周辺部領域に、１個のＩ／Ｏセル、
又は、複数個のＩ／Ｏセルを並列配置してなるＩ／Ｏグ
ループを、１つ又は複数個配列してなるＩ／Ｏセル配列
（「Ｉ／Ｏグループ列」という）を備え、前記Ｉ／Ｏグ
ループ列は、チップの一辺と直交する方向に配置されて
おり、 最上層のパッド形成面のチップ周辺部領域において、前
記Ｉ／Ｏグループ列の各Ｉ／Ｏセルとそれぞれ電気的に
接続される信号パッドを備え、 前記パッド形成面において前記Ｉ／Ｏセルに電源を供給
するためのＩ／Ｏセル用電源パッドが、前記Ｉ／Ｏセル
配列の信号パッドの配置領域よりも、チップ内側の領域
に設けられている、 ことを特徴とするフリップチップ型半導体装置。 - 【請求項５】前記信号パッドが、前記パッド形成面のチ
ップ周辺部において、前記Ｉ／Ｏグループを構成するＩ
／Ｏの個数及び配置に応じて、前記Ｉ／Ｏグループ列の
真上と、前記Ｉ／Ｏグループの一側又は両側に配置れて
いる、ことを特徴とする請求項４記載のフリップチップ
型半導体装置。 - 【請求項６】前記チップ周辺部領域において前記Ｉ／Ｏ
グループ列の間の領域が、内部領域として利用可能とさ
れている、ことを特徴とする請求項１乃至５のいずれか
一に記載のフリップチップ型半導体装置。 - 【請求項７】前記Ｉ／Ｏグループに含まれる複数のＩ／
Ｏセルの個数が、チップ全体のＩ／Ｏグループについ
て、同一とされている、ことを特徴とする請求項１乃至
４のいずれか一に記載のフリップチップ型半導体装置。 - 【請求項８】前記Ｉ／Ｏグループに含まれる複数のＩ／
Ｏセルの個数が互いに異なるＩ／Ｏグループを有する、
ことを特徴とする請求項１乃至４のいずれか一に記載の
フリップチップ型半導体装置。 - 【請求項９】前記Ｉ／Ｏグループを構成する互いに並置
される複数のＩ／Ｏセルの配置において、隣り合うＩ／
Ｏセル間に所定の間隔が設けられている少なくとも二つ
のＩ／Ｏセルを含むＩ／Ｏグループを有する、ことを特
徴とする請求項１乃至４のいずれか一に記載のフリップ
チップ型半導体装置。 - 【請求項１０】前記Ｉ／Ｏグループを構成する互いに並
置される複数のＩ／Ｏセルの配置において、配置の中心
に対して左右の一側、両側対称、又は左右非対称に配置
されているＩ／Ｏセルを含むＩ／Ｏグループを有する、
ことを特徴とする請求項１乃至４のいずれか一に記載の
フリップチップ型半導体装置。 - 【請求項１１】前記Ｉ／Ｏグループ列を構成する複数の
Ｉ／Ｏグループの個数が、チップ全体で同一とされてい
る、ことを特徴とする請求項１乃至４のいずれか一に記
載のフリップチップ型半導体装置。 - 【請求項１２】前記Ｉ／Ｏグループ列に含まれる複数の
Ｉ／Ｏグループの個数が互いに異なるＩ／Ｏグループ列
を有する、ことを特徴とする請求項１乃至４のいずれか
一に記載のフリップチップ型半導体装置。 - 【請求項１３】前記Ｉ／Ｏグループ列において、列方向
に沿って、一のＩ／Ｏグループと隣りのＩ／Ｏグループ
の配置領域が隣接している、ことを特徴とする請求項１
乃至４のいずれか一に記載のフリップチップ型半導体装
置。 - 【請求項１４】前記Ｉ／Ｏグループ列において、列方向
に沿って、一のＩ／Ｏグループと隣りのＩ／Ｏグループ
の配置領域の間に、所定の間隔が設けられており、前記
間隔は、内部領域の通過配線領域とされる、ことを特徴
とする請求項１乃至４のいずれか一に記載のフリップチ
ップ型半導体装置。 - 【請求項１５】前記Ｉ／Ｏグループ列において、Ｉ／Ｏ
グループが、間引きされており、間引きされた領域は、
内部領域又はその配線領域とされる、ことを特徴とする
請求項１乃至４のいずれか一に記載のフリップチップ型
半導体装置。 - 【請求項１６】前記Ｉ／Ｏセル用電源パッドの配置位置
よりもチップ内側の領域に、１個のＩ／Ｏセル、又は、
複数のＩ／ＯセルよりなるＩ／Ｏグループを１つ又は複
数個配列してなるＩ／Ｏセル配列（「Ｉ／Ｏグループ
列」という）を備えた、ことを特徴とする請求項２又は
４記載のフリップチップ型半導体装置。 - 【請求項１７】前記Ｉ／Ｏグループ列同士の間隔が、パ
ッドピッチ間隔に従って、固定値に設定されている、こ
とを特徴とする請求項１乃至４のいずれか一に記載のフ
リップチップ型半導体装置。 - 【請求項１８】隣のＩ／Ｏグループ列との間に、少なく
とも１つのＩ／Ｏグループ列が間引きされた間隔に相当
する分の間隔が設けられているＩ／Ｏグループ列を有す
る、ことを特徴とする請求項１乃至４のいずれか一に記
載のフリップチップ型半導体装置。 - 【請求項１９】前記間隔には、前記Ｉ／Ｏグループ列の
Ｉ／Ｏセルへの電源を、前記Ｉ／Ｏグループ列の長手方
向から直交する方向から給電する配線が設けられること
を特徴とする請求項１８記載のフリップチップ型半導体
装置。 - 【請求項２０】前記Ｉ／Ｏグループ列同士の間隔とし
て、固定のパッドピッチ間隔よりも幅広の間隔が設けら
れているＩ／Ｏグループ列を有する、ことを特徴とする
請求項１乃至４のいずれか一に記載のフリップチップ型
半導体装置。 - 【請求項２１】前記Ｉ／Ｏグループ列の長手方向に沿っ
た前記間隔には前記I／Ｏセル用電源パッドにビアを介
して接続される幅広の給電配線が設けられる、ことを特
徴とする請求項２０記載のフリップチップ型半導体装
置。 - 【請求項２２】前記パッド形成面において、前記Ｉ／Ｏ
グループ列の両側又は一側に配置される信号パッドが前
記Ｉ／Ｏグループ列の長手方向に間引きされている信号
パッド列を有する、ことを特徴とする請求項１乃至４の
いずれか一に記載のフリップチップ型半導体装置。 - 【請求項２３】複数の前記Ｉ／Ｏセル用電源パッドが、
前記パッド形成面において、前記チップ周辺部の信号パ
ッドよりもチップ内側領域において矩形をなす辺上に配
置される、ことを特徴とする請求項１乃至４のいずれか
一に記載のフリップチップ型半導体装置。 - 【請求項２４】複数の前記Ｉ／Ｏセル用電源パッドが、
前記パッド形成面において、チップ周辺部やチップコー
ナー部に設けられる内部領域のセルを囲む形状に配置さ
れる、ことを特徴とする請求項１乃至４のいずれか一に
記載のフリップチップ型半導体装置。 - 【請求項２５】前記Ｉ／Ｏセル用電源パッドからＩ／Ｏ
セルへの給電線のパタンが、内部領域の内部セルへの給
電線のパタンが配線される層において、前記内部セルへ
の給電線のパタンと混在して設けられている、ことを特
徴とする請求項１乃至４のいずれか一に記載のフリップ
チップ型半導体装置。 - 【請求項２６】電源強化構成として、前記Ｉ／Ｏセル用
電源パッドからＩ／Ｏセルへの給電線を幅広とする構
成、Ｉ／Ｏセル間に間隔を設けてその間に給電線パタン
を通す構成、前記Ｉ／Ｏグループ列間の間隔を広げ前記
Ｉ／Ｏグループ列の長手方向と直交する方向からＩ／Ｏ
セルに給電する構成の少なくともいずれか一つの構成を
とり、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏセルへ給
電線の配線抵抗の縮減する、ことを特徴とする請求項１
乃至４のいずれか一記載のフリップチップ型半導体装
置。 - 【請求項２７】チップ周辺部領域に、Ｉ／Ｏセルを配置
してなるＩ／Ｏグループを、４段縦積みに配列してなる
Ｉ／Ｏグループ列を、チップ周辺部の外縁をなすチップ
辺と直交する向きに配置し、チップ辺側から、真中にＩ
／Ｏセル１個の１番目のＩ／Ｏグループと、両側にＩ／
Ｏセル２個の２番目のＩ／Ｏグループと、真中と両側に
計３個のＩ／Ｏセルを有する第３、４番目のＩ／Ｏグル
ープと、を備え、 最上層のパッド形成面のチップ周辺部領域において、前
記Ｉ／Ｏグループ列の上、及び、前記Ｉ／Ｏグループ列
の両側の計３列に、前記Ｉ／Ｏグループを構成する、真
中、両側の各Ｉ／Ｏセルとそれぞれ電気的に接続される
信号パッド列を備え、 前記Ｉ／Ｏグループ列の上に対応する中央列の信号パッ
ドは、チップ辺側からチップ内側に、第１のパッド、空
き、第２のパッド、第３のパッドと配置され、Ｉ／Ｏグ
ループ列の両側の列に対応する信号パッドは、チップ辺
側からチップ内側に、前記２番目のＩ／Ｏグループに対
応する位置から、第１、第２、第３のパッドが配置され
ている、ことを特徴とするフリップチップ型半導体装
置。 - 【請求項２８】前記Ｉ／Ｏセルに電源を供給するための
Ｉ／Ｏセル用電源パッドが、前記パッド形成面におい
て、信号パッドよりもチップ内側に設けられている、こ
とを特徴とする請求項２７記載のフリップチップ型半導
体装置。 - 【請求項２９】表面が、前記チップのパッド形成面と対
向し、前記パッド形成面のパッドと接合されるパッドを
有し、裏面に電極を有する、パッケージ基板が、前記パ
ッド形成面の信号パッド列に対応する信号パッド列を有
し、 前記パッケージ基板の表面において、中央列及び両側列
の第１の信号パッドには、チップ辺側に引き出しパタン
が配線接続され、 中央列及び両側列の各列の第２、第３の信号パッドの引
き出しパタンは、前記第１の信号パッドの引き出しパタ
ンに対して、一方の側に、二本並列に引き出される、こ
とを特徴とする請求項２７又は２８記載のフリップチッ
プ型半導体装置。
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