JP7323830B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、チップにパッドとＩＯセルが配置された構成を有する半導体集積回路装置に関する。
半導体製造プロセスの微細化の進展とともに、半導体チップに搭載される回路規模が増大しており、また、その回路動作が高速化している。このため、半導体チップと外部との間のＩＯ端子数が増加しており、また、インターフェース（信号のやりとり）が高速化している。
特許文献１では、チップの周辺に２列のＩＯセル列が配置された構成の半導体集積回路装置の例が開示されている。この例では、外列のＩＯセルは外側に配置されたパッドと接続されており、内列のＩＯセルは内側に配置されたパッドと接続されている。
特開２００３－１００８９１号公報
インターフェースのさらなる高速化に対応するためには、半導体チップにおいて、高速信号を伝搬する配線をできる限り短くする必要がある。ところが、特許文献１の構成では、高速信号の伝搬については何ら考慮されておらず、インターフェースの高速化に対応することは困難である。すなわち、特許文献１の構成では、高速信号用ＩＯセルを外列に配置したときは、ＩＯセルとコア領域との距離が長くなってしまい、高速信号の伝搬が困難になる。一方、高速信号用ＩＯセルを内列に配置したときは、ＩＯセルとパッドとの距離が長くなってしまい、高速信号の伝搬が困難になる。
本開示は、複数列のＩＯセル列が配置された半導体集積回路装置において、高速信号用ＩＯセルによる高速信号の伝搬を容易にすることを目的とする。
本開示の一態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域と前記チップの外辺との間に設けられたＩＯ領域と、前記ＩＯ領域に配置されており、前記外辺に沿う方向である第１方向に並ぶ少なくとも２つのＩＯセルを含む、第１ＩＯセル列と、前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第１ＩＯセル列と前記外辺との間に配置された第２ＩＯセル列と、前記チップの表面に形成されており、前記第１および第２ＩＯセル列のＩＯセルとそれぞれ接続されており、前記半導体集積回路装置の外部と電気的に接続される複数のパッドとを備え、前記第１ＩＯセル列のＩＯセルは、前記第２ＩＯセル列のＩＯセルよりも、平面積が大きく、前記第１ＩＯセル列のＩＯセルと接続された各パッドは、前記第２ＩＯセル列のＩＯセルと接続されたいずれのパッドよりも、前記外辺に近い。
この態様によると、半導体集積回路装置において、チップ上のＩＯ領域に第１および第２ＩＯセル列が配置されている。第２ＩＯセル列は、第１ＩＯセル列とチップの外辺との間に配置されている。第１ＩＯセル列のＩＯセルは、第２ＩＯセル列のＩＯセルよりも平面積が大きい。すなわち、第１ＩＯセル列のＩＯセルは、サイズの大きいトランジスタを設けることができ、高速信号を伝搬するための回路を構成するのに適している。そして、第１ＩＯセル列のＩＯセルと接続された各パッドは、第２ＩＯセル列のＩＯセルと接続されたいずれのパッドよりも、チップの外辺に近い。これにより、第１ＩＯセル列に配置された高速信号用のＩＯセルは、コア領域に設けられた内部回路との間の配線長が短くなり、かつ、パッドとの配線長を短くすることができる。したがって、信号遅延が低減されるので、高速信号の伝搬が可能となる。
本開示の他の態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域と前記チップの外辺との間に設けられたＩＯ領域と、前記ＩＯ領域に配置されており、前記外辺に沿う方向である第１方向に並ぶ少なくとも２つのＩＯセルを含む、第１ＩＯセル列と、前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第１ＩＯセル列と前記外辺との間に配置された第２ＩＯセル列と、前記チップの表面に形成されており、前記第１および第２ＩＯセル列のＩＯセルとそれぞれ接続されており、前記半導体集積回路装置の外部と電気的に接続される複数のパッドとを備え、前記第１ＩＯセル列のＩＯセルは、前記第２ＩＯセル列のＩＯセルよりも、平面積が大きく、前記複数のパッドを、第１パッド群と、前記第１パッド群よりも前記外辺に近い第２パッド群とに分けたとき、前記第１パッド群は、前記第２ＩＯセル列のＩＯセルに接続されたパッドを、前記第１ＩＯセル列のＩＯセルに接続されたパッドよりも多く含み、前記第２パッド群は、前記第１ＩＯセル列のＩＯセルに接続されたパッドを、前記第２ＩＯセル列のＩＯセルに接続されたパッドよりも多く含む。
この態様によると、半導体集積回路装置において、チップ上のＩＯ領域に第１および第２ＩＯセル列が配置されている。第２ＩＯセル列は、第１ＩＯセル列とチップの外辺との間に配置されている。第１ＩＯセル列のＩＯセルは、第２ＩＯセル列のＩＯセルよりも平面積が大きい。すなわち、第１ＩＯセル列のＩＯセルは、サイズの大きいトランジスタを設けることができ、高速信号を伝搬するための回路を構成するのに適している。そして、第１および第２ＩＯセル列の各ＩＯセルと接続された複数のパッドを、第１パッド群と、第１パッド群よりもチップ外辺に近い第２パッド群とに分けたとき、第１パッド群は、第２ＩＯセル列のＩＯセルに接続されたパッドが、第１ＩＯセル列のＩＯセルに接続されたパッドよりも多く含み、第２パッド群は、第１ＩＯセル列のＩＯセルに接続されたパッドが、第２ＩＯセル列のＩＯセルに接続されたパッドよりも多く含む。これにより、第１ＩＯセル列に配置された高速信号用のＩＯセルは、コア領域に設けられた内部回路との間の配線長が短くなり、かつ、パッドとの配線長を短くすることができる。したがって、信号遅延が低減されるので、高速信号の伝搬が可能となる。
本開示の他の態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域と前記チップの外辺との間に設けられたＩＯ領域と、前記ＩＯ領域に配置されており、前記外辺に沿う方向である第１方向に並ぶ少なくとも２つのＩＯセルを含む、第１ＩＯセル列と、前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第１ＩＯセル列と前記外辺との間に配置された第２ＩＯセル列と、前記チップの表面に形成されており、前記第１および第２ＩＯセル列のＩＯセルとそれぞれ接続されており、前記半導体集積回路装置の外部と電気的に接続される複数のパッドとを備え、前記第１ＩＯセル列のＩＯセルは、前記第２ＩＯセル列のＩＯセルよりも、平面積が大きく、前記第１ＩＯセル列の少なくとも１つのＩＯセルは、当該ＩＯセルよりも前記外辺に近いパッドと接続されており、前記第２ＩＯセル列の少なくとも１つのＩＯセルは、当該ＩＯセルよりも前記外辺から遠いパッドと接続されている。
この態様によると、半導体集積回路装置において、チップ上のＩＯ領域に第１および第２ＩＯセル列が配置されている。第２ＩＯセル列は、第１ＩＯセル列とチップの外辺との間に配置されている。第１ＩＯセル列のＩＯセルは、第２ＩＯセル列のＩＯセルよりも平面積が大きい。すなわち、第１ＩＯセル列のＩＯセルは、サイズの大きいトランジスタを設けることができ、高速信号を伝搬するための回路を構成するのに適している。そして、前記第１ＩＯセル列の少なくとも１つのＩＯセルは、当該ＩＯセルよりも前記外辺側にあるパッドと接続されており、前記第２ＩＯセル列の少なくとも１つのＩＯセルは、当該ＩＯセルよりも前記外辺から遠いパッドと接続されている。これにより、第１ＩＯセル列に配置された高速信号用のＩＯセルは、コア領域に設けられた内部回路との間の配線長が短くなり、かつ、パッドとの配線長を短くすることができる。したがって、信号遅延が低減されるので、高速信号の伝搬が可能となる。
本開示に係る半導体集積回路装置によると、複数列のＩＯセル列が配置された構成において、高速信号用ＩＯセルによる高速信号の伝搬を容易にすることができる。
実施形態に係る半導体集積回路装置の構成を示す模式平面図 第１実施形態に係る半導体集積回路装置の部分拡大図 第１実施形態の変形例１に係る半導体集積回路装置の部分拡大図 第１実施形態の変形例２に係る半導体集積回路装置の部分拡大図 第１実施形態の変形例３に係る半導体集積回路装置の部分拡大図 第２実施形態に係る半導体集積回路装置の部分拡大図 第２実施形態の変形例１に係る半導体集積回路装置の部分拡大図 第２実施形態の変形例２に係る半導体集積回路装置の部分拡大図
以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１００は、チップ１上に、内部コア回路が形成されたコア領域２と、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とが設けられている。ＩＯ領域３は、コア領域２とチップ１の外辺との間に設けられている。図１では、ＩＯ領域３は、コア領域２の周囲に設けられている。
ＩＯ領域３には、チップ１の外辺に沿うように、第１および第２ＩＯセル列１１、１２が設けられている。第１ＩＯセル列１１はコア領域２に近い側にあり、第２ＩＯセル列１２は、第１ＩＯセル列１１とチップ１の外辺との間にある。図１では図示を簡略化しているが、第１ＩＯセル列１１には、インターフェース回路を構成する複数のＩＯセル１０が並んでおり、第２ＩＯセル列１２には、インターフェース回路を構成する複数のＩＯセル２０が並んでいる。図１では、ＩＯセル１０は、ＩＯセル２０よりも縦長になっており、ＩＯセル２０よりも平面積が大きい。
ＩＯセル１０，２０は、信号の入力、出力または入出力を行う信号ＩＯセルを含む。また、ＩＯセル１０，２０は、主にＩＯ領域３に向けて電源を供給するためのＩＯ電源ＩＯセル、接地電位を供給するためのＶＳＳＩＯセル、主にコア領域２に向けて電源を供給するためのコア電源ＩＯセルを含む。ＩＯ電源セル、ＶＳＳＩＯセルおよびコア電源ＩＯセルをまとめて、適宜、電源ＩＯセルと呼ぶ。
チップ１の表面に、複数のパッド（バンプともいう）６が形成されている。パッド６は、半導体集積回路装置１００の外部と電気的に接続されるものであり、信号入出力や電源供給のために用いられる。図１では、パッド６はアレイ状に配置されている。ＩＯセル１０，２０は、いずれかのパッド６と接続される。例えば、信号ＩＯセルは、接続されたパッド６を介して、半導体集積回路装置１００の外部との間で信号のやりとりを行う。また、電源ＩＯセルは、接続されたパッド６を介して、半導体集積回路装置１００の外部から電源の供給を受ける。
なお、図１の構成では、コア領域２の周囲全体にわたって、２列のＩＯセル列が設けられているが、これに限られるものではない。例えば、コア領域２の周囲の一部にのみ、ＩＯセル列が設けられていてもよい。また、コア領域２の周囲の一部において、ＩＯセル列が１列であってもよいし、あるいは、ＩＯセル列が３列以上であってもよい。
図２は本実施形態に係る半導体集積回路装置１００の部分拡大図である。図２は、図１におけるチップ１の下側の外辺１ａ近傍における、第１および第２ＩＯセル列１１，１２およびパッド６の配置を示している。図２では、各ＩＯセル１０，２０とパッド６とを接続する接続配線７についても図示している。図２および以降の部分拡大図において、Ｘ方向（図面横方向）は、チップ１の外辺１ａに沿う方向であり、Ｙ方向は、チップ１の外辺１ａからコア領域２に向かう方向である。なお、図２および以降の部分拡大図において、ＩＯセルおよびパッドの配置位置やサイズは、図１とは必ずしも整合していない。
図２において、第１ＩＯセル列１１に含まれるＩＯセル１０は、第２ＩＯセル列１２に含まれるＩＯセル２０よりも、平面積が大きい。図２では、ＩＯセル１０は、Ｘ方向およびＹ方向の両方のサイズが、ＩＯセル２０よりも大きい。平面積が大きいＩＯセル１０は、回路を構成するトランジスタとしてサイズが大きいトランジスタを設けることができる。このため、ＩＯセル１０は、主として、高速信号を伝搬するためのＩＯセルとして用いられる。一方、平面積が小さいＩＯセル２０は、主として、低速信号のためのＩＯセルや電源ＩＯセルとして用いられる。
そして、第１ＩＯセル列１１に含まれるＩＯセル１０（図２では９個並んでいる）は、チップ１の外辺１ａに近いパッド６（図２ではアレイ状に（３×３）個並んでいる）にそれぞれ接続されている。一方、第２ＩＯセル列１２に含まれるＩＯセル２０（図２では９個並んでいる）は、チップ１の外辺１ａから遠い、コア領域２側のパッド６（図２ではアレイ状に（３×３）個並んでいる）にそれぞれ接続されている。
言い換えると、第１ＩＯセル列１１のＩＯセル１０と接続された各パッド６は、第２ＩＯセル列１２のＩＯセル２０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い位置にある。このため、第１ＩＯセル列１１のＩＯセル１０とパッド６とを接続する接続配線７は、第２ＩＯセル列１２のＩＯセル２０とパッド６とを接続する接続配線７よりも、短くなっている。
また、複数のパッド６を、第１パッド群６１と、第１パッド群よりもチップ１の外辺１ａに近い第２パッド群６２とに分けたとき、第１パッド群６１の各パッド６は第２ＩＯセル列１２のＩＯセル２０に接続されており、第２パッド群６２の各パッド６は第１ＩＯセル列１１のＩＯセル１０に接続されている。
また、例えば第１ＩＯセル列１１に含まれるＩＯセル１０Ａは、当該ＩＯセル１０Ａよりもチップ１の外辺１ａに近いパッド６Ａと接続されている。また、例えば第２ＩＯセル列１２に含まれるＩＯセル２０Ａは、当該ＩＯセル２０Ａよりもチップ１の外辺１ａから遠いパッド６Ｂと接続されている。また、例えばパッド６Ａのように、第２ＩＯセル列１２と平面視で重なりを有するパッドが、第２ＩＯセル列１２のＩＯセル２０ではなく、第１ＩＯセル列１１のＩＯセル１０と接続されている。
本実施形態によると、半導体集積回路装置１００において、チップ１上のＩＯ領域３に第１および第２ＩＯセル列１１，１２が配置されている。第２ＩＯセル列１２は、第１ＩＯセル列１１とチップ１の外辺１ａとの間に配置されている。第１ＩＯセル列１１のＩＯセル１０は、第２ＩＯセル列１２のＩＯセル２０よりも平面積が大きい。すなわち、第１ＩＯセル列１１のＩＯセル１０は、サイズが大きいトランジスタを設けることができ、高速信号を伝搬するための回路を構成するのに適している。そして、第１ＩＯセル列１１のＩＯセル１０と接続された各パッド６は、第２ＩＯセル列１２のＩＯセル２０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い。これにより、第１ＩＯセル列１１に配置された高速信号用のＩＯセル１０は、コア領域２に設けられた内部回路との間の配線長が短くなり、かつ、パッド６との配線長を短くすることができる。したがって、信号遅延が低減されるので、高速信号の伝搬が容易になる。
（変形例１）
図３は第１実施形態の変形例１を示す部分拡大図である。図３の構成は、図２の構成とほぼ同様である。ただし、第１ＩＯセル列１１に含まれるＩＯセル１０Ｂと、第２ＩＯセル列１２に含まれるＩＯセル２０Ｂとで、接続されるパッド６が入れ替わっている。すなわち、ＩＯセル１０Ｂは、チップ１の外辺１ａから４列目のパッド６Ｃと、接続配線７Ａを介して接続されており、ＩＯセル２０Ｂは、チップ１の外辺１ａに最も近い列のパッド６Ｄと、接続配線７Ｂを介して接続されている。これにより、図２と比べて、配線の混雑度合いが緩和されており、したがって、配線容易性が向上する。
図３の構成でも、概ね、図２の構成と同様の特徴が表されている。例えば、第１パッド群６１の各パッド６は、ＩＯセル１０Ｂに接続されたパッド６Ｃ以外は、第２ＩＯセル列１２のＩＯセル２０に接続されている。第２パッド群６２の各パッド６は、ＩＯセル２０Ｂに接続されたパッド６Ｄ以外は、第１ＩＯセル列１１のＩＯセル１０に接続されている。すなわち、第１パッド群６１は、第２ＩＯセル列１２のＩＯセル２０に接続されたパッド６を、第１ＩＯセル列１１のＩＯセル１０に接続されたパッド６よりも多く含む。第２パッド群６２は、第１ＩＯセル列１１のＩＯセル１０に接続されたパッド６を、第２ＩＯセル列１２のＩＯセル２０に接続されたパッド６よりも多く含む。
また、例えば、第１ＩＯセル列１１の図面右側から３個のＩＯセル１０と、第２ＩＯセル列１２の図面右側から３個のＩＯセル２０とに着目する。これは、図３の構成において、第１および第２ＩＯセル列１１，１２を、それぞれ、図面右側から３個のＩＯセルからなるものとしてとらえたことに相当する。この場合、図２の構成と同様に、第１ＩＯセル列１１のＩＯセル１０と接続された各パッド６は、第２ＩＯセル列１２のＩＯセル２０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い位置にある。このため、第１ＩＯセル列１１のＩＯセル１０とパッド６とを接続する接続配線７は、第２ＩＯセル列１２のＩＯセル２０とパッド６とを接続する接続配線７よりも、短くなっている。
したがって、本変形例１によっても、図２の構成と同様に、第１ＩＯセル列１１に配置された高速信号用のＩＯセル１０は、信号遅延が低減されるので、高速信号の伝搬が容易になる。
（変形例２）
図４は第１実施形態の変形例２を示す部分拡大図である。図４の構成は、図２の構成とほぼ同様である。ただし、第１ＩＯセル列１１において、図面右端にあるＩＯセル１０Ｃの面積が他のＩＯセル１０よりも小さくなっており、また、第２ＩＯセル列１２において、図面右端にあるＩＯセル２０Ｃの面積が他のＩＯセル２０よりも大きくなっている。図４の例のように、各ＩＯセル列におけるＩＯセルの面積は、その一部が異なっていてもかまわない。
（変形例３）
図５は第１実施形態の変形例３を示す部分拡大図である。図５の構成は、図２の構成とほぼ同様である。ただし、第１ＩＯセル列１１に含まれるＩＯセル１０は、図２の構成と比較すると、Ｘ方向におけるサイズが大きくなり、Ｙ方向におけるサイズが小さくなっている。ただし、平面積は、図２の構成と同様に、第１ＩＯセル列１１に含まれるＩＯセル１０の方が、第２ＩＯセル列１２に含まれるＩＯセル２０よりも大きい。
そして、第１ＩＯセル列１１に含まれるＩＯセル１０（図５では５個並んでいる）は、チップ１の外辺１ａに近いパッド６（図５では、外辺１ａに最も近い列の２個と、２列目の３個）にそれぞれ接続されている。一方、第２ＩＯセル列１２に含まれるＩＯセル２０（図５では９個並んでいる）は、ＩＯセル２０Ｂ以外は、チップ１の外辺１ａから遠いパッド６（図５では、外辺１ａから３列目の３個と、４列目の３個と、５列目の２個）にそれぞれ接続されている。ＩＯセル２０Ｂは、外辺１ａに最も近い列にあるパッド６Ｄと接続されている。
したがって、ＩＯセル２０Ｂを除いて見ると、第１ＩＯセル列１１のＩＯセル１０と接続された各パッド６は、第２ＩＯセル列１２のＩＯセル２０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い位置にある。このため、第１ＩＯセル列１１のＩＯセル１０とパッド６とを接続する接続配線７は、第２ＩＯセル列１２のＩＯセル２０とパッド６とを接続する接続配線７よりも、短くなっている。
また、第１パッド群６１は、第２ＩＯセル列１２のＩＯセル２０に接続されたパッド６を含むが、第１ＩＯセル列１１のＩＯセル１０に接続されたパッド６を含まない。第２パッド群６２は、第１ＩＯセル列１１のＩＯセル１０に接続されたパッド６を、第２ＩＯセル列１２のＩＯセル２０に接続されたパッド６よりも多く含む。
したがって、本変形例３によっても、図２の構成と同様に、第１ＩＯセル列１１に配置された高速信号用のＩＯセルは、信号遅延が低減されるので、高速信号の伝搬が容易になる。
（第２実施形態）
第２実施形態では、ＩＯ領域に３列のＩＯセル列が配置された構成について説明する。
図６は本実施形態に係る半導体集積回路装置１００の部分拡大図である。図６において、図２～図５と同様に、図１におけるチップ１の下側の外辺１ａ近傍における配置を示している。ただし、図１では２列のＩＯセル列しか示していないが、本実施形態では、３列のＩＯセル列が配置されているものとする。図６の構成では、コア領域２に近い側から順に、第１ＩＯセル列１３、第２ＩＯセル列１４および第３ＩＯセル列１５が、配置されている。
図６において、第１ＩＯセル列１３に含まれるＩＯセル３０は、第２ＩＯセル列１４に含まれるＩＯセル４０、および、第３ＩＯセル列１５に含まれるＩＯセル５０よりも、平面積が大きい。図６では、ＩＯセル３０は、Ｘ方向およびＹ方向の両方のサイズが、ＩＯセル４０，５０よりも大きくなっている。平面積が大きいＩＯセル３０は、回路を構成するトランジスタとしてサイズが大きいトランジスタを設けることができる。このため、ＩＯセル３０は、主として、高速信号を伝搬するためのＩＯセルとして用いられる。一方、平面積が小さいＩＯセル４０，５０は、主として、低速信号のためのＩＯセルや電源ＩＯセルとして用いられる。
そして、第１ＩＯセル列１３に含まれるＩＯセル３０（図６では５個並んでいる）は、その近傍のパッド６（図６では、チップ１の外辺１ａから２列目の２個のパッド６と、３列目の３個のパッド６）にそれぞれ接続されている。一方、第２ＩＯセル列１４に含まれるＩＯセル４０（図６では５個並んでいる）は、ＩＯセル４０Ａを除くと、チップ１の外辺１ａから遠い、コア領域２側のパッド６（図６では、チップ１の外辺１ａから４列目の３個のパッド６と、５列目の１個のパッド６）にそれぞれ接続されている。ただし、ＩＯセル４０Ａは、チップ１の外辺１ａから２列目のパッド６に接続されている。また、第３ＩＯセル列１５に含まれるＩＯセル５０（図６では５個並んでいる）は、チップ１の外辺１ａに最も近い列の３個のパッド６と、５列目の２個のパッド６とに接続されている。
ここで、第１ＩＯセル列１３および第２ＩＯセル列１４に着目すると、第１実施形態と同様の特徴が表されている。すなわち、ＩＯセル４０Ａを除外すると、第１ＩＯセル列１３のＩＯセル３０と接続された各パッド６は、第２ＩＯセル列１４のＩＯセル４０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い位置にある。このため、第１ＩＯセル列１３のＩＯセル３０とパッド６とを接続する接続配線７は、第２ＩＯセル列１４のＩＯセル４０とパッド６とを接続する接続配線７よりも、短くなっている。
また、第１パッド群６１は、第２ＩＯセル列１４のＩＯセル４０に接続されたパッド６を含むが、第１ＩＯセル列１３のＩＯセル３０に接続されたパッド６を含まない。第２パッド群６２は、第１ＩＯセル列１３のＩＯセル３０に接続されたパッド６を、第２ＩＯセル列１４のＩＯセル４０に接続されたパッド６よりも多く含む。
本実施形態によると、第１実施形態と同様の作用効果が得られる。すなわち、第１ＩＯセル列１３に配置された高速信号用のＩＯセルは、コア領域２に設けられた内部回路との間の配線長が短くなり、かつ、パッド６との配線長を短くすることができる。したがって、信号遅延が低減されるので、高速信号の伝搬が容易になる。
（変形例１）
図７は第２実施形態の変形例１を示す部分拡大図である。図７では、第１ＩＯセル列１３に含まれるＩＯセル３０、および、第２ＩＯセル列１４に含まれるＩＯセル４０は、第３ＩＯセル列１５に含まれるＩＯセル５０よりも、平面積が大きい。平面積が大きいＩＯセル３０，４０は、回路を構成するトランジスタのサイズとしてサイズが大きいトランジスタを設けることができる。このため、ＩＯセル３０，４０は、主として、高速信号を伝搬するためのＩＯセルとして用いられる。一方、平面積が小さいＩＯセル５０は、主として、低速信号のためのＩＯセルや電源ＩＯセルとして用いられる。
ここで、第２ＩＯセル列１４および第３ＩＯセル列１５に着目すると、第１実施形態と同様の特徴が表されている。すなわち、第２ＩＯセル列１４のＩＯセル４０は、チップ１の外辺１ａに近いパッド６に接続されており、第３ＩＯセル列１５のＩＯセル５０は、チップ１の外辺１ａから遠い、コア領域２側のパッド６に接続されている。言い換えると、第２ＩＯセル列１４のＩＯセル４０と接続された各パッド６は、第３ＩＯセル列１５のＩＯセル５０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い位置にある。このため、第２ＩＯセル列１４のＩＯセル４０とパッド６とを接続する接続配線７は、第３ＩＯセル列１５のＩＯセル５０とパッド６とを接続する接続配線７よりも、短くなっている。
また、第１パッド群６１は、第３ＩＯセル列１５のＩＯセル５０に接続されたパッド６を含むが、第２ＩＯセル列１４のＩＯセル４０に接続されたパッド６を含まない。第２パッド群６２は、第２ＩＯセル列１４のＩＯセル４０に接続されたパッド６を含むが、第３ＩＯセル列１５のＩＯセル５０に接続されたパッド６を含まない。
したがって、本変形例１によっても、図６の構成と同様に、第２ＩＯセル列１４に配置された高速信号用のＩＯセル４０は、信号遅延が低減されるので、高速信号の伝搬が容易になる。
なお、第１ＩＯセル列１３と第２ＩＯセル列１４との間にコア領域を設けて、ＩＯセル４０との間で信号の入出力を行う内部回路を配置してもよい。これにより、第２ＩＯセル列１４に配置された高速信号用のＩＯセル４０は、内部回路との間の信号遅延がさらに低減される。
（変形例２）
図８は第２実施形態の変形例２を示す部分拡大図である。図８では、第１ＩＯセル列１３に含まれるＩＯセル３０、および、第３ＩＯセル列１５に含まれるＩＯセル５０は、第２ＩＯセル列１４に含まれるＩＯセル４０よりも、平面積が大きい。平面積が大きいＩＯセル３０，５０は、回路を構成するトランジスタとしてサイズが大きいトランジスタを設けることができる。このため、ＩＯセル３０，５０は、主として、高速信号を伝搬するためのＩＯセルとして用いられる。一方、平面積が小さいＩＯセル４０は、主として、低速信号のためのＩＯセルや電源ＩＯセルとして用いられる。
ここで、第１ＩＯセル列１３および第２ＩＯセル列１４に着目すると、第１実施形態と同様の特徴が表されている。すなわち、ＩＯセル３０Ａを除外すると、第１ＩＯセル列１３のＩＯセル３０は、チップ１の外辺１ａに近いパッド６に接続されており、第２ＩＯセル列１４のＩＯセル４０は、チップ１の外辺１ａから遠い、コア領域２側のパッド６に接続されている。言い換えると、第１ＩＯセル列１３のＩＯセル３０と接続された各パッド６は、ＩＯセル３０Ａに接続されたパッド６Ｅ以外は、第２ＩＯセル列１４のＩＯセル４０と接続されたいずれのパッド６よりも、チップ１の外辺１ａに近い位置にある。このため、第１ＩＯセル列１３のＩＯセル３０とパッド６とを接続する接続配線７は、第２ＩＯセル列１４のＩＯセル４０とパッド６とを接続する接続配線７よりも、短くなっている。
また、第１パッド群６１は、第２ＩＯセル列１４のＩＯセル４０に接続されたパッド６を、第１ＩＯセル列１３のＩＯセル３０に接続されたパッド６よりも多く含む。第２パッド群６２は、第１ＩＯセル列１３のＩＯセル３０に接続されたパッド６を、第２ＩＯセル列１４のＩＯセル４０に接続されたパッド６よりも多く含む。
したがって、本変形例２によっても、図６の構成と同様に、第１ＩＯセル列１３に配置された高速信号用のＩＯセル３０は、信号遅延が低減されるので、高速信号の伝搬が容易になる。
なお、上述した各実施形態および各変形例では，ＩＯセル列において、各ＩＯセルの高さ（Ｙ方向のサイズ）は均一であるものとして図示したが、これに限られるものではなく、ＩＯセル列は、異なる高さのＩＯセルを含んでいてもかまわない。
本開示によると、複数列のＩＯセル列が配置された半導体集積回路装置において、高速信号の伝搬が容易になるので、例えば、半導体集積回路装置の性能向上に有用である。
１ チップ
１ａ チップの外辺
２ コア領域
３ ＩＯ領域
６，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ パッド
７，７Ａ，７Ｂ 接続配線
１１～１５ ＩＯセル列
１０，１０Ａ，１０Ｂ，１０Ｃ ＩＯセル
２０，２０Ａ，２０Ｂ，２０Ｃ ＩＯセル
３０，３０Ａ ＩＯセル
４０，４０Ａ ＩＯセル
５０ ＩＯセル
１００ 半導体集積回路装置

Claims (6)

  1. 半導体集積回路装置であって、
    チップと、
    前記チップ上に設けられたコア領域と、
    前記チップ上の、前記コア領域と前記チップの外辺との間に設けられたＩＯ領域と、
    前記ＩＯ領域に配置されており、前記外辺に沿う方向である第１方向に並ぶ少なくとも２つのＩＯセルを含む、第１ＩＯセル列と、
    前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第１ＩＯセル列と前記外辺との間に配置された第２ＩＯセル列と、
    前記チップの表面に形成されており、前記第１および第２ＩＯセル列のＩＯセルとそれぞれ接続されており、前記半導体集積回路装置の外部と電気的に接続される複数のパッドとを備え、
    前記第１ＩＯセル列のＩＯセルは、前記第２ＩＯセル列のＩＯセルよりも、平面積が大きく、
    前記第１ＩＯセル列のＩＯセルと接続された各パッドは、前記第２ＩＯセル列のＩＯセルと接続されたいずれのパッドよりも、前記外辺に近い
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第２ＩＯセル列と前記外辺との間に配置された、または、前記第１ＩＯセル列より前記コア領域の側に配置された、第３ＩＯセル列を備える
    ことを特徴とする半導体集積回路装置。
  3. 半導体集積回路装置であって、
    チップと、
    前記チップ上に設けられたコア領域と、
    前記チップ上の、前記コア領域と前記チップの外辺との間に設けられたＩＯ領域と、
    前記ＩＯ領域に配置されており、前記外辺に沿う方向である第１方向に並ぶ少なくとも２つのＩＯセルを含む、第１ＩＯセル列と、
    前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第１ＩＯセル列と前記外辺との間に配置された第２ＩＯセル列と、
    前記チップの表面に形成されており、前記第１および第２ＩＯセル列のＩＯセルとそれぞれ接続されており、前記半導体集積回路装置の外部と電気的に接続される複数のパッドとを備え、
    前記第１ＩＯセル列のＩＯセルは、前記第２ＩＯセル列のＩＯセルよりも、平面積が大きく、
    前記複数のパッドを、第１パッド群と、前記第１パッド群よりも前記外辺に近い第２パッド群とに分けたとき、前記第１パッド群は、前記第２ＩＯセル列のＩＯセルに接続されたパッドを、前記第１ＩＯセル列のＩＯセルに接続されたパッドよりも多く含み、前記第２パッド群は、前記第１ＩＯセル列のＩＯセルに接続されたパッドを、前記第２ＩＯセル列のＩＯセルに接続されたパッドよりも多く含む
    ことを特徴とする半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第２ＩＯセル列と前記外辺との間に配置された、または、前記第１ＩＯセル列より前記コア領域の側に配置された、第３ＩＯセル列を備える
    ことを特徴とする半導体集積回路装置。
  5. 半導体集積回路装置であって、
    チップと、
    前記チップ上に設けられたコア領域と、
    前記チップ上の、前記コア領域と前記チップの外辺との間に設けられたＩＯ領域と、
    前記ＩＯ領域に配置されており、前記外辺に沿う方向である第１方向に並ぶ少なくとも２つのＩＯセルを含む、第１ＩＯセル列と、
    前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第１ＩＯセル列と前記外辺との間に配置された第２ＩＯセル列と、
    前記チップの表面に形成されており、前記第１および第２ＩＯセル列のＩＯセルとそれぞれ接続されており、前記半導体集積回路装置の外部と電気的に接続される複数のパッドとを備え、
    前記第１ＩＯセル列のＩＯセルは、前記第２ＩＯセル列のＩＯセルよりも、平面積が大きく、
    前記第１ＩＯセル列の少なくとも１つのＩＯセルは、当該ＩＯセルよりも前記外辺に近いパッドと接続されており、前記第２ＩＯセル列の少なくとも１つのＩＯセルは、当該ＩＯセルよりも前記外辺から遠いパッドと接続されている
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記ＩＯ領域に配置されており、前記第１方向に並ぶ少なくとも２つのＩＯセルを含み、前記第２ＩＯセル列と前記外辺との間に配置された、または、前記第１ＩＯセル列より前記コア領域の側に配置された、第３ＩＯセル列を備える
    ことを特徴とする半導体集積回路装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190526A (ja) 2000-12-21 2002-07-05 Nec Microsystems Ltd フリップチップ型半導体装置
JP2010161158A (ja) 2009-01-07 2010-07-22 Renesas Technology Corp 半導体集積回路装置
WO2010125619A1 (ja) 2009-04-27 2010-11-04 パナソニック株式会社 半導体集積回路チップおよびそのレイアウト方法
JP2012235048A (ja) 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置
WO2016063458A1 (ja) 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261718A (ja) * 1997-03-19 1998-09-29 Hitachi Ltd 半導体素子および設計支援装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190526A (ja) 2000-12-21 2002-07-05 Nec Microsystems Ltd フリップチップ型半導体装置
JP2010161158A (ja) 2009-01-07 2010-07-22 Renesas Technology Corp 半導体集積回路装置
WO2010125619A1 (ja) 2009-04-27 2010-11-04 パナソニック株式会社 半導体集積回路チップおよびそのレイアウト方法
US20120025272A1 (en) 2009-04-27 2012-02-02 Panasonic Corporation Semiconductor integrated circuit chip and layout method for the same
JP2012235048A (ja) 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置
WO2016063458A1 (ja) 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置

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