JP5254569B2 - 半導体装置および半導体装置のヒューズ溶断方法 - Google Patents

半導体装置および半導体装置のヒューズ溶断方法 Download PDF

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Description

本発明は半導体装置に関し、特にヒューズ素子によってメモリの冗長救済を行う半導体装置およびそのヒューズ溶断方法に関する。
半導体回路のメモリ設計などにおいて、特性不良となったセルを冗長セルで代替することが一般的に行われている。この不良セルを冗長セルに代替する作業は、一般的に半導体回路内に形成されたヒューズ素子を切断することで行われる。
一方、近年では半導体回路の設計は、マクロと呼ばれる機能回路単位で設計され、半導体回路形成領域内にこのマクロを配置していくことで回路設計が行われる。特許文献１には、論理回路とメモリマクロを同一基板上に配置した際に、ヒューズ素子群を、パッド列の外側に形成する例が開示されている。
このようなヒューズ素子も回路設計上は一般的にマクロとして用意され、ヒューズ素子マクロとして半導体基板上に配置される。
特開２００３−７８３６号公報
しかしながら、このようなヒューズ素子マクロも、回路形成領域内、あるいはパッド外側等に配置されるため、半導体チップとしての面積の増大を招いていた。
本発明の１実施形態による半導体装置は、コア回路形成領域およびバッファ形成領域を含む活性領域と、活性領域の角部に配置された電気的に溶断可能なヒューズ素子形成領域とを有する。
活性領域角部にヒューズ素子形成領域を配置することにより、コア回路形成領域にヒューズを形成することなく、ヒューズ素子を配置することが可能となる。
また、本発明の１実施形態による半導体装置のヒューズ溶断方法は、半導体チップの角部にヒューズ素子形成領域を配置し、半導体チップの角部近傍に形成された複数のパッドと、ヒューズ素子形成領域のヒューズとを電気的に接続し、複数のパッドにプロービングによって電圧を与えることにより、ヒューズを溶断する。
プロービング時にチップ角部のパッドを介してヒューズを溶断することにより、実装時にボンディングされないパッドも利用して、確実にヒューズを溶断することが可能となる。
半導体チップの縮小化を図ることが可能である。
以下、図面を用いて本発明について詳細に説明する。図１は、本発明の実施の形態１に関する半導体チップ１００の構成を示した平面図である。図１に示すように、本実施の形態の半導体チップを示す。図に示すように、本実施の形態の半導体チップ１００は、コア回路形成領域１、バッファ領域２、パッド形成領域３、ヒューズマクロ４、ヒューズ部５、パッド列６、ヒューズ用パッド７を有している。
コア回路形成領域１は、半導体チップ１００が有する機能を実行する機能回路が形成される領域である、なお、このコア回路形成領域１内には、記憶素子領域としてＳＲＡＭ１〜ＳＲＡＭ４が含まれている。バッファ形成領域２は、入出力バッファが形成される領域である。このコア回路形成領域１、バッファ形成領域２までが、半導体基板上に回路を形成する上での活性領域１０（図１、破線参照）に相当する。パッド形成領域３は、例えばワイアボンディングなどにより外部に接続されるパッドが形成される領域である。
ヒューズマクロ４は、活性領域１０のそれぞれの角部に配置されたヒューズ素子を含むマクロである。本実施の形態では、このヒューズマクロ４は、バッファ領域２における活性領域１０の角部近辺の一部を含み、この角部近辺のバッファ領域に配置されるヒューズ素子に対する配線も含んだヒューズマクロ４として配置されている。このヒューズマクロはそれぞれ、ＳＲＡＭ１〜ＳＲＡＭ４に接続されている。
ヒューズ部５は、電気的に溶断することが可能なヒューズが配置された領域である。パッド列６は、パッド形成領域３上に形成された複数のパッドから構成されている。ヒューズ用パッド７は、パッド列６に含まれる複数のパッドのうち、ヒューズマクロ４内のヒューズに接続されるパッドである。このヒューズ用パッド７は、例えば、チップの辺に沿って直線状に配置されているパッドであれば、その両端および端部近傍のパッドが好ましく、ヒューズマクロ４近傍に形成されていることが好ましい。
このように、本実施の形態では活性領域１０の角部にヒューズマクロ４を配置している。つまり活性領域の角部がヒューズ素子形成領域として用いられている。以下、このヒューズマクロ４の配置について詳細に説明する。
図２は、本実施の形態にかかるヒューズマクロ４を詳細に示した図である。本実施の形態のヒューズマクロ４は、上記したヒューズ部５およびヒューズ断線用配線２１を含んでいる。ヒューズ部５は、上記したとおり、電気的に溶断することが可能なヒューズであり、ヒューズ用配線２１は、活性領域１０の角部上層に形成された配線層で形成されている。本実施の形態のようなヒューズマクロ４を用いることで半導体チップの小面積化を図れる詳細について以下に説明する。
図２には、上記したヒューズ用パッド７も示されている。図２に示すヒューズ用パッド７には、半導体装置が実装された場合に、外部端子との接続が不可能なボンディングパッド７Ａおよび外部端子と接続することが可能なボンディングパッド７Ｂが存在する。このボンディング不可なヒューズ用パッド７Ａおよびボンディング可能なパッド７Ｂに関して図３を用いて説明する。
図３は、チップを実装した後の、パッド列６のパッドと、パッドに接続される外部端子ＯＵＴ、および外部端子とパッドを接続するワイアＷＩＲＥの様子を模式的に示した図である。図３に示すように、ワイアボンディングなどでパッド列６端部の端子と外部端子ＯＵＴを接続しようとする場合、パッド列６の端部に近づくほど、ワイアのチップの辺に対する角度が急峻になる。このようなパッド列端部のパッドに接続するワイアは、ワイアショートなどを引き起こすおそれが生じる。したがってこのようなパッドには、半導体チップ実装時にはボンディングが行われない。通常チップの角部付近のパッド、およびそのパッドに接続されるバッファは、コア回路とは接続されない状態とされる。そのため、従来の半導体装置では、チップ角部、つまり活性領域角部近傍のパッド、およびバッファ領域は空き領域となり、チップ角部近傍に無駄な領域を形成していた。
しかしながら、本実施の形態では、活性領域１０の角部近傍にヒューズマクロ４を配置している。また、ヒューズマクロ４に配置されるヒューズ部５は、電気的に溶断可能なヒューズとしている。このヒューズの溶断は、メモリ素子の不良を冗長素子で救済する為に行われるため、実装前のプロービングの段階で行われる。
つまり、本実施の形態では、活性領域１０の角部近傍にヒューズマクロ４を配置し、パッド列６の端部および端部近傍のヒューズ用パッドを用いて、プロービングの段階でヒューズを溶断することにより、従来、無駄な領域として形成されていたパッドおよびバッファ領域を利用し、ヒューズを溶断することが可能となる。
また、本実施の形態のヒューズマクロ４によれば、活性領域角部上層に配置される配線を複数層利用したより高密度なヒューズ溶断用の配線層を形成することが可能となる。ヒューズマクロ４が、活性領域１０の角部に配置されない場合、活性領域角部上層には、電源配線以外の配線が形成されることは極めて少ない。それに対し、本実施の形態によればヒューズマクロ４上層の複数の配線を用いることで、コア回路形成領域１上の配線に影響を与えることなく、高密度なヒューズ溶断用の配線を形成することが可能となる。また、活性領域１０の角部における電源配線などは、仮に取り除いたとしても一般的に電源配線は、電源メッシュなどの構成で形成されるため、バッファ回路に影響を与えることなくヒューズ溶断用の配線を形成することが可能となる。
また、ヒューズマクロ４自体もコア回路形成領域１あるいはパッド形成領域３の外側などに配置を行う必要がなく、活性領域１０の角部に配置を行うことが可能となる。したがって、全体としての半導体チップの面積を増加させることなく、ヒューズ素子を配置することが可能になる。
また、本実施の形態のヒューズマクロに含まれるヒューズ５に対し、ヒューズ溶断時には、例えば、図２に示すボンディング不可能なパッド７Ａおよびボンディング可能なパッド７Ｂを含めて３箇所のパッドにプローブ針を押し当てて、電圧を印加する。その後、ヒューズを溶断し、半導体チップが実装される時には、ボンディング可能なパッド７Ｂのみは電源ＶＤＤなどにワイアボンディングされヒューズ素子の一端の電位を確保する。実装時には、ボンディングパッド７Ａにはボンディングされず、隣接するワイア間のショートなどの可能性を引き起こさない状態とする。本実施の形態によれば、このように複数の端子をヒューズ用端子として用いることで、ヒューズ溶断時の電流量を増加させ、確実にヒューズを溶断することが可能である。
以上、本実施の形態にしたがって詳細に説明したが、本発明は本実施の形態に限定されず、種々の変形が可能である。例えば、実施の形態では活性領域の４つの角部それぞれにヒューズマクロが配置されている例を説明したが、コア回路のメモリ容量、メモリの配置などに応じて４つの角部それぞれにヒューズマクロを配置せず、任意の角部に１〜３つのヒューズマクロを配置するような構成としても良い。
本発明の実施の形態の半導体チップを示す平面図である。 実施の形態のヒューズマクロを示す図である。 ボンディング不可能なパッドを説明する模式図である。
符号の説明

１ コア回路形成領域
２ バッファ形成領域
３ パッド形成領域
４ ヒューズマクロ
５ ヒューズ
６ パッド列
７ ヒューズ用パッド
１０ 活性領域
２１ ヒューズ断線用配線
１００ 半導体チップ

Claims (5)

  1. コア回路形成領域およびバッファ形成領域を含む活性領域と、
    前記活性領域の角部に配置された電気的に溶断可能なヒューズ素子形成領域と、
    前記ヒューズ素子形成領域のヒューズに接続され、前記角部の上層における複数の配線層に形成されたヒューズ溶断用配線を有する
    半導体装置。
  2. 前記半導体装置は、さらに、
    前記バッファ形成領域の周辺に配置されたパッド形成領域を有し、
    前記活性領域の角部近傍に形成されたパッドが前記ヒューズ素子形成領域に形成されたヒューズに電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記ヒューズに電気的に接続されるパッドのうち、少なくとも１つのパッドが外部端子に電気的に接続されることを特徴とする請求項２記載の半導体装置。
  4. 前記半導体装置は、さらに、
    前記バッファ形成領域の周辺に配置されたパッド形成領域を有し、
    前記パッド形成領域には、同一のヒューズに対して電圧を印加可能な３以上のパッドが設けられている、
    請求項１記載の半導体装置。
  5. 半導体装置における、コア回路形成領域およびバッファ形成領域を含む活性領域の角部にヒューズ素子形成領域を配置し、
    前記活性領域の角部近傍に形成された複数のパッドと、前記ヒューズ素子形成領域のヒューズとを、前記角部の上層における複数の配線層に形成されたヒューズ溶断用配線によって電気的に接続し、
    前記複数のパッドにプロービングによって電圧を与えることにより、前記ヒューズを溶断する半導体装置のヒューズ溶断方法。
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US13/296,443 US8455976B2 (en) 2007-05-22 2011-11-15 Semiconductor device and method of blowing fuse thereof
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208776B2 (en) * 2004-01-30 2007-04-24 Broadcom Corporation Fuse corner pad for an integrated circuit
JP5254569B2 (ja) * 2007-05-22 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置のヒューズ溶断方法
US9527723B2 (en) 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3367101A (en) * 1959-05-22 1968-02-06 Spunize Co Of America Inc Crimped roving or sliver
US3435826A (en) * 1964-05-27 1969-04-01 Edwards Lab Inc Embolectomy catheter
US4030503A (en) * 1975-11-05 1977-06-21 Clark Iii William T Embolectomy catheter
US4403612A (en) * 1980-10-20 1983-09-13 Fogarty Thomas J Dilatation method
US4706671A (en) * 1985-05-02 1987-11-17 Weinrib Harry P Catheter with coiled tip
US4762130A (en) * 1987-01-15 1988-08-09 Thomas J. Fogarty Catheter with corkscrew-like balloon
US4890611A (en) * 1988-04-05 1990-01-02 Thomas J. Fogarty Endarterectomy apparatus and method
JPH024245A (ja) 1988-06-21 1990-01-09 Teijin Ltd 記録・再生方法及びそれに用いる記録媒体
US5011488A (en) * 1988-12-07 1991-04-30 Robert Ginsburg Thrombus extraction system
US5192290A (en) * 1990-08-29 1993-03-09 Applied Medical Resources, Inc. Embolectomy catheter
US5112347A (en) * 1991-05-14 1992-05-12 Taheri Syde A Embolectomy catheter, and method of operating same
US5192286A (en) * 1991-07-26 1993-03-09 Regents Of The University Of California Method and device for retrieving materials from body lumens
JPH0547896A (ja) 1991-08-12 1993-02-26 Mitsubishi Electric Corp ウエハカセツトストツカ
US5490859A (en) * 1992-11-13 1996-02-13 Scimed Life Systems, Inc. Expandable intravascular occlusion material removal devices and methods of use
JPH06239422A (ja) 1992-12-24 1994-08-30 Toshiba Corp 自動倉庫管理装置
JPH07196108A (ja) 1994-01-10 1995-08-01 Kawasaki Steel Corp 入出庫制御方法
JP3495835B2 (ja) * 1996-01-23 2004-02-09 松下電器産業株式会社 半導体集積回路装置及びその検査方法
US5888837A (en) * 1996-04-16 1999-03-30 General Electric Company Chip burn-in and test structure and method
US5772674A (en) * 1997-03-31 1998-06-30 Nakhjavan; Fred K. Catheter for removal of clots in blood vessels
US5908435A (en) * 1997-10-23 1999-06-01 Samuels; Shaun L. W. Expandable lumen device and method of use
US6008523A (en) 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
JP4234244B2 (ja) * 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
JP3914353B2 (ja) 1999-06-21 2007-05-16 シャープ株式会社 自動倉庫の入出庫制御システム
JP2001085526A (ja) 1999-09-10 2001-03-30 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6740094B2 (en) * 2000-11-06 2004-05-25 The Regents Of The University Of California Shape memory polymer actuator and catheter
JP3971601B2 (ja) 2000-11-28 2007-09-05 大日本スクリーン製造株式会社 基板受渡装置および基板処理装置
JP4217388B2 (ja) * 2001-06-26 2009-01-28 株式会社東芝 半導体チップ及び半導体モジュール
US7208776B2 (en) * 2004-01-30 2007-04-24 Broadcom Corporation Fuse corner pad for an integrated circuit
US20050228417A1 (en) * 2004-03-26 2005-10-13 Teitelbaum George P Devices and methods for removing a matter from a body cavity of a patient
JP2006040916A (ja) 2004-07-22 2006-02-09 Seiko Epson Corp 半導体装置及びその製造方法
JP2006286723A (ja) * 2005-03-31 2006-10-19 Yamaha Corp 半導体装置および同装置におけるヒューズ素子の切断方法
US20070007621A1 (en) 2005-03-30 2007-01-11 Yamaha Corporation Fuse breakdown method adapted to semiconductor device
JP2007022677A (ja) 2005-07-12 2007-02-01 Asyst Shinko Inc ストッカ装置
JP4407833B2 (ja) 2006-01-16 2010-02-03 村田機械株式会社 自動倉庫
US7999363B2 (en) * 2007-01-25 2011-08-16 Alpha & Omega Semiconductor, Ltd Structure and method for self protection of power device
JP5254569B2 (ja) * 2007-05-22 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置のヒューズ溶断方法

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