KR100418538B1 - 반도체 메모리 장치 및 반도체 메모리 장치 탑재 시스템 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치 탑재 시스템 Download PDF

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Abstract

본 발명은, 불휘발성 메모리를 포함하는 퓨즈를 사용하지 않고 용장 구제를 가능하게 하고, 및 불휘발성 메모리를 포함하지 않고 회로 형성 영역 이외에 형성된 퓨즈에 의해 용장 구제를 가능하게 한 반도체 메모리 장치 및 반도체 메모리 탑재 시스템을 제공하는 것을 과제로 한다.
본 발명은 불휘발성의 정규의 메모리 어레이(1)에서의 불량 메모리셀의 불량 정보를 불휘발성의 메모리셀로 이루어지는 프로그램 어레이(7)에 불휘발성으로 기억하여 구성된다.

Description

반도체 메모리 장치 및 반도체 메모리 장치 탑재 시스템{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE LOADING SYSTEM}
본 발명은, 불량 비트를 구제하기 위한 구성을 구비한 반도체 메모리 장치 및 이 장치를 포함하는 반도체 메모리 장치 탑재 시스템에 관한 것이다.
최근 LSI의 대규모화에 따라, SRAM을 위시하여 DRAM이나 플래시 메모리 등의 대용량 메모리를 탑재한 시스템 LSI가 등장하고 있다. 이들 메모리셀은, 고집적화를 위해 그 밖의 논리 영역보다 엄격한 가공 룰을 사용하거나, 크리티컬 영역(최소의 가공 룰로 설계된 영역)이 커지는 것이 일반적이다. 따라서, 메모리셀 영역의 수율은, 그 밖의 논리 부분에 비교하여 낮게 되어 있었다.
이 문제를 해결하기 위해, 시스템의 조립 메모리에 있어서도, 범용 메모리와 동일하게 불량 메모리의 구제 수단(용장 회로, 리던던시 회로)을 구비하고, 시스템 LSI의 수율을 높이는 수법이 취해지고 있다.
도 10에 메모리의 리던던시의 일 구성예를 도시한다. 도 10에 있어서, 정규 메모리 어레이(100)는 m행×n열로 구성되고, 행 디코더(101)에 의해 원하는 행(제i행)이 선택된다. 이에 따라, 제i행에 접속된 모든 메모리셀이 활성화된다. 각 열은, n개의 판독 회로(102), 기록 회로(103)을 통해, n비트의 버스 라인에 접속되어 있다. 선택된 제1행에 접속된 메모리셀의 판독 회로(102) 또는 기록 회로(103)에 의해 액세스된다.
이러한 구성에 있어서, 예를 들면 1비트의 불량 비트 구제를 가능하게 하기 위해서, 하나의 용장 비트열(104)이 정규 메모리 어레이(100)에 근접하여 배치되어 있다. 통상, 이 용장 비트열(104)에는 정규 메모리 어레이(100)의 판독 회로(102), 기록 회로(103)와 마찬가지의 판독 회로, 기록 회로도 용장으로 접속되어 있다. 여기서, 불량 비트가 제j행, 제k열에 존재하는 경우에는, 제k열의 모든 메모리셀을 판독 회로/기록 회로를 포함해서 사용 불가로 한다. 그 대신, 제(k+1)열의 메모리셀열 및 판독 회로(102), 기록 회로(103)를 제k 비트의 버스 라인에 접속한다. 제(k+1) 비트의 버스 라인에는 제(k+2)열의 메모리셀열 및 판독 회로, 기록 회로를 접속하는 방식으로 버스 라인과의 접속을 1비트씩 시프트한다. 제 n비트의 버스 라인에는, 용장 비트열(104)의 메모리셀열 및 판독 회로, 기록 회로가 접속된다. 이러한 용장 구제법을 시프트 리던던시라 부르고, 시스템 LSI에 조립되는 메모리와 같이 버스폭이 큰 메모리에는, 매우 유효한 수법이다. 이에 따라, 1비트의 불량 비트가 존재하여도 원래의 기능을 손상시키는 일이 없다. 따라서 불량 비트가 있어도 양품으로 할 수 있으므로, 수율은 비약적으로 향상한다.
이러한 비트 시프트를 실현하는 프로그램 회로(105)의 실시 형태를 도 11에 도시한다. 도 11에 있어서, 이 프로그램 회로(105)는 각 비트열에 배치되고, 통상은, 논리곱(AND) 게이트(106)의 양 입력이 하이 레벨로 되어 멀티플렉서(MUX: 107)에 의해 정규 메모리 어레이(100)의 비트열과 버스 라인은 동일한 비트에 각각 대응하여 접속되어 있고, 한편, k열째의 메모리셀열의 리던던시를 행하는 경우에는, k열째에 대응한 금속 배선층 혹은 폴리실리콘 배선층으로 구성되어 k열째에 대응한 퓨즈(108)가 레이저 등에 의해 용단되어 AND 게이트(106)의 한쪽의 입력이 로우 레벨로 됨으로써 MUX(107)는 제k 비트의 버스 라인에 정규 메모리 어레이의 제(k+1)열을 접속하고, 또한 제k열의 AND 게이트(106)의 출력은 상위측의 모든 AND 게이트(106)에 전파되어 제k 비트 이후의 상위 비트의 MUX(107)는 전부 상위측의 비트열을 선택하고, 불량 비트를 포함하는 제k열로부터 이웃하는 제(k+1)열로 접속을 시프트시킨다. 이 시프트 정보는 AND 게이트(106)를 통해 제k 비트로부터 제n 비트의 프로그램 회로(105)에 전파되기 때문에, 하나의 불량 비트를 복원하는데 필요한 퓨즈(108)의 용단은 하나로 된다.
그러나, 이러한 퓨즈를 이용하는 수법에서는, 퓨즈를 용단하기 쉽게 하기 위해서, 퓨즈 상의 보호막을 얇게 하는 등의 프로세스 공정이 필요하다. 또한, 레이저에 의해 용단하기 때문에, 퓨즈의 레이아웃 패턴을 작게 할 수 없고 또한, 어떠한 능동 소자 및 배선층도 퓨즈 영역에 배치할 수 없기 때문에, 면적면에서의 오버헤드가 크다고 하는 문제가 있었다. 이에 따라, 도 12의 BIST(Built-In Self-Test)에 의한 용장 회로를 포함하는 시스템 LSI의 테스트 공정의 플로우차트에 도시한 바와 같이, 퓨즈 용단을 위한 후속 공정이나 퓨즈 용단 후의 재차의 메모리 테스트가 필요하다고 하는 문제가 생기고 있었다. 또한, 당초부터 메모리셀에 불량 비트가 포함되는 경우에는, 최초의 메모리 테스트로 용장 수단을 갖지 않는 논리 회로 부분의 테스트를 충분히 할 수 없고, 용장 처리 후에 재 테스트를 행해야만 하기 때문에, 테스트 비용이 증대한다고 하는 문제가 있었다.
이러한 문제를 해결하기 위해, BIST의 수법을 이용하여 불량 비트를 추출하고, 이 정보를 레지스터에 기억시켜 퓨즈 용단을 실현하는 BISR(Built-In Self-Repair)이 고안되어 있다. 도 13에 BIST를 사용한 메모리의 셀프 테스트의 일 구성예를 도시한다. 도 13에 있어서, BIST는 테스트 대상 메모리(110)에 대해 어드레스 패턴 발생기(111), 데이터 패턴 발생기(112), 기대치 발생기 및 각 비트의 버스에 부가한 기대치와 판독해온 데이터를 비교하는 비교 회로(113)를 구비하여 구성되며, 메모리 테스터의 기능을 LSI칩 내에 실현하고, 메모리셀 어레이의 양부 판정을 하는 것이다. BISR에서는, 상술한 비교 회로(113)의 출력에 레지스터를 접속하고, 이 레지스터에 비트의 양부 판정 결과를 저장한다. 이 레지스터는 상술한 퓨즈와 동일 역할을 완수하고, 불량 셀이 존재하는 메모리셀열을 사용하지 않고, 이웃하는 메모리셀열에 접속을 시프트시킨다.
도 14에 메모리셀로부터 판독해온 데이터와 기대치를 비교하여 비교 결과를 레지스터에 저장하고, 저장 내용에 따라서 불량 비트의 구제를 위한 비트 시프트를 실시하는 BISR의 구성예를 나타낸다. 도 14에 있어서, 감지 증폭기(S/A: 114)로 증폭된 판독 데이터는, 배타적 부정 논리합(EX-NOR) 게이트(115)에서 기대치와 비교되어 비교 결과가 레지스터(116)에 보유된다. 비교 결과가 불일치한 경우에는, 레지스터(116)에는 "0"이 보유되고, 이 정보가 AND 게이트(117, 118)를 통해 상위 비트측에 전파되고, 전파된 정보에 따라서 MUX(119)에 의해 상술한 바와 같이 상위측의 비트에 시프트되고 불량 비트열이 용장 비트열로 치환된다. 그러나, 레지스터(116)에 불량 셀의 정보를 보유한다고 하는 BISR은 퓨즈 용단과는 달리, 일시적으로 밖에 불량 정보를 보유할 수 없다. 따라서, 레지스터를 사용한 BISR에서도 퓨즈를 병용할 필요가 있어, 상술한 문제점 중, 메모리부가 구제 가능한 칩에 대해 퓨즈 용단의 공정 전에 다른 논리 회로 부분의 양부 판단을 할수 있게 되는 것에 지나지 않았다. 이 때문에, BISR을 채용한 경우에서도, 퓨즈 도입을 위한 프로세스 공정 증가나 칩 면적에의 오버헤드는 개선되지 않고, 또한 도 15의 BISR에 의한 테스트플로우에 도시한 바와 같이, 퓨즈 용단 공정 및 그 후의 테스트는 필요로 되어 있었다.
한편, 완전히 퓨즈를 불필요로 하기 위해서는, 시스템의 기동 시마다 상술한 BISR에 의한 테스트를 실시하는 것이 생각된다. 그러나, 시스템 기동 시와 실제로 시스템 가동 시의 환경이 완전히 변화하지 않는다고 하는 보증이 없다. 예를 들면, 시스템 기동 시에는 케이싱 내의 온도가 낮고, 시스템 가동 시에는 온도가 상승되는 점도 고려된다. 장기간 시스템이 가동하고 있는 경우에는, 케이싱 밖의 외기온 변동의 영향도 받는다. 또한, 시스템의 전원에 대해서도, 주위 온도나 경시 변화나 다른 시스템 가동 상황에 의해 변동을 받는 경우도 있을 수 있다. 따라서, 메모리셀의 마진이 작고, 시스템 기동 시의 조건으로 겨우 테스트를 패스한 것은, 전압/온도 변동에 따라 시스템 가동 시에 불량을 야기할 가능성이 있다. 이에 의하면, 시스템의 신뢰성을 현저히 떨어뜨리게 된다. 통상, LSI의 출하 테스트에서는, 고온/저온, 고전압/저전압 등의 동작 환경의 마진 테스트를 행한다. 이들을 행한 상태에서 양부 판정하여 리던던시를 행하고 있으므로, 원래 동작 마진이 없는 메모리셀은 출하 시에 스크리닝되고 있다. 이 때문에, 단순히 시스템의 기동 시에 BISR에 의한 테스트를 실시하는 것만으로는, 실용성이 없다.
이상 설명한 바와 같이, 퓨즈를 사용한 종래의 용장 구제법에 있어서는, 퓨즈의 전유 면적이 커져 면적면에서 오버 헤드가 커져, 집적화의 장해가 된다고 하는 문제점을 초래하고 있었다. 또한, 퓨즈의 용단을 위한 공정이나 퓨즈 용단 후의 재차의 테스트 공정이 필요해져, 많은 시간과 수고를 요하고 있었다.
한편, 퓨즈를 사용한 종래의 용장 구제법을 채용한 메모리를 포함하는 시스템의 기동 시마다 상술한 BISR에 의한 테스트를 실시하여 불량 정보를 레지스터에 보유함으로써 퓨즈를 불필요화하는 것이 생각되지만, 시스템의 기동 시와 가동 시에서는 시스템 환경이 변화할 우려가 있고, 단순히 시스템의 기동 시에 BISR에 의한 테스트를 실시하는 것만으로는, 동작 환경에 의한 경시 변화를 고려할 수 없다고 하는 문제점을 초래하고 있었다.
그래서, 본 발명은, 상기에 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 불휘발성 메모리를 포함함으로써 퓨즈를 사용하지 않고 용장 구제를 가능하게 한 반도체 메모리 장치 및 반도체 메모리 탑재 시스템을 제공하는 것에 있으며, 또한 불휘발성 메모리를 포함하지 않고 회로 형성 영역 외에 형성된 퓨즈에 의해 용장 구제를 가능하게 한 반도체 메모리 장치 및 반도체 메모리 탑재 시스템을 제공하는 것이다.
상기 목적을 달성하기 위해, 과제를 해결하는 제1의 수단은, 불휘발성의 정규의 메모리셀 어레이 중의 불량한 메모리셀의 불량 정보를 일시적으로 보유하는 레지스터와, 상기 불량한 메모리셀과 치환되는 용장 메모리셀과, 상기 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 메모리셀을 상기 용장 메모리셀로 치환 제어하는 제어 회로와, 상기 정규의 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 레지스터에 보유된 불량 정보를 상기 불량한 메모리셀과 동일한 컬럼에 기억하는 프로그램 어레이와, 상기 레지스터에 보유된 불량 정보를 상기 프로그램 어레이에 기록하는 기록 회로와, 상기 프로그램 어레이에 기억된 불량 정보를 상기 레지스터로 판독하는 판독 회로를 포함하는 것을 특징으로 한다.
제2의 수단은, 정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보를 일시적으로 보유하고, 보유 내용이 스캔 입출력되는 제1의 스캔 레지스터와, 상기 불량한 휘발성 메모리셀과 치환되는 휘발성의 용장 메모리셀과, 상기 제1의 스캔 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 휘발성 메모리셀을 상기 휘발성의 용장 메모리셀로 치환 제어하는 제1의 제어 회로를 포함하여 이루어지는 휘발성의 반도체 메모리 장치와, 보유 내용이 스캔 입출력되고, 상기 제1의 스캔 레지스터에 접속되어 보유 내용이 상호 스캔 전송되고, 상기 제1의 스캔 레지스터에 보유되어 스캔 전송된 상기 정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보를 일시적으로 보유하는 제2의 스캔 레지스터와, 정규의 불휘발성 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 불휘발성 메모리셀 어레이와 동일한 메모리셀이 확장되고 상기 제2의 스캔 레지스터에 보유된 불량 정보를 기억하는 프로그램 어레이와, 상기 제2의 스캔 레지스터에 보유된 불량 정보를 상기 프로그램 어레이에 기록하는 기록 회로와, 상기 프로그램 어레이에 기억된 불량 정보를 상기 제2의 스캔 레지스터에 판독하는 판독 회로를 포함하여 이루어지는 불휘발성의 반도체 메모리 장치를 포함하는 것을 특징으로 한다.
제3의 수단은, 정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보를 일시적으로 보유하고, 보유 내용이 스캔 입출력되는 제1의 스캔 레지스터와, 상기 불량한 휘발성 메모리셀과 치환되는 휘발성의 용장 메모리셀과, 상기 제1의 스캔 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 휘발성 메모리셀을 상기 휘발성의 용장 메모리셀로 치환 제어하는 제1의 제어 회로를 구비하여 이루어지는 휘발성의 반도체 메모리 장치와, 보유 내용이 스캔 입출력되고, 상기 제1의 스캔 레지스터에 접속되어 보유 내용이 상호 스캔 전송되고, 상기 제1의 스캔 레지스터에 보유되어 스캔 전송된 상기 정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보, 또는 정규의 불휘발성 메모리셀 어레이 중의 불량한 불휘발성 메모리셀의 불량 정보를 일시적으로 보유하는 제2의 스캔 레지스터와, 상기 불량한 불휘발성 메모리셀과 치환되는 불휘발성의 용장 메모리셀과, 상기 제2의 스캔 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 불휘발성의 메모리셀을 상기 불휘발성의 용장 메모리셀과 치환 제어하는 제2의 제어 회로와, 상기 정규의 불휘발성의 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 불휘발성의 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 제1의 스캔 레지스터에 보유되어 상기 제2의 스캔 레지스터에 스캔 전송된 불량 정보를 기억하는 제1의 프로그램 어레이와, 상기 정규의 불휘발성의 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 불휘발성의 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 제2의 스캔 레지스터에 보유된 상기 불휘발성 메모리셀의 불량 정보를 기억하는 제2의 프로그램 어레이와, 상기 제2의 스캔 레지스터에 보유된 불량 정보를 상기 제1 또는 제2의 프로그램 어레이에 기록하는 기록 회로와, 상기 제1 또는 제2의 프로그램 어레이에 기억된 불량 정보를 상기 제2의 레지스터에 판독하는 판독 회로를 포함하여 이루어지는 불휘발성의 반도체 메모리 장치를 포함하는 것을 특징으로 한다.
제4의 수단은, 정규의 메모리셀 어레이 중의 불량한 메모리셀이, 불량 정보에 기초하여 미리 설치된 용장 메모리셀로 치환되어 불량한 메모리셀이 구제되게 되는 반도체 메모리 장치에 있어서, 불량 메모리셀의 불량 정보를 기억하고, 회로 형성 영역 외의 패드 형성 영역에 배치 형성되게 되는 퓨즈와, 상기 퓨즈에 기억된 불량 메모리셀의 불량 정보를 회로 형성 영역의 메모리 본체에 전송하는 전송 수단을 포함하는 것을 특징으로 한다.
제5의 수단은, 메모리셀의 양부(良否)의 테스트를 장치가 기동될 때마다 실시하고, 상기 메모리셀의 양부를 판별하는 테스트 수단과, 상기 테스트 수단에 의해 테스트된 메모리셀 중의 불량한 메모리셀의 불량 정보를 일시적으로 보유하는 레지스터와, 상기 불량한 메모리셀과 치환되는 용장 메모리셀과, 상기 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 메모리셀을 상기 용장 메모리셀로 치환 제어하는 제어 회로와, 상기 메모리셀을 액세스하는 복수의 다른 액세스 전압을 생성하고, 생성한 액세스 전압을 상기 메모리셀에 공급하는 제어형 전압원을 구비하고, 상기 테스트 수단은, 상기 제어형 전압원으로부터 상기 메모리셀에 공급되는 복수의 다른 액세스 전압에 기초하여 상기 메모리셀의 테스트를 실시하고, 실시 결과에 따라서 상기 메모리셀의 양부를 판별하게 되는 것을 특징으로 한다.
제6의 수단은, 상기 제5의 수단의 반도체 메모리 장치에 있어서, 상기 메모리셀은 스태틱 랜덤 액세스 메모리셀로 이루어지고, 상기 액세스 전압은 상기 메모리셀의 워드선의 활성화 전압인 것을 특징으로 한다.
제7의 수단은, 상기 제5의 수단의 반도체 메모리 장치에 있어서, 상기 메모리셀은 다이내믹 랜덤 액세스 메모리셀로 이루어지고, 상기 액세스 전압은 상기 메모리셀의 워드선 및 상기 메모리셀을 구성하는 캐패시터 플레이트의 활성화 전압으로 하는 것을 특징으로 한다.
제8의 수단은, 상기 제5의 수단의 반도체 메모리 장치에 있어서, 상기 메모리셀은 불휘발성 메모리셀로 이루어지고, 상기 액세스 전압은 기록 워드선 및 판독 워드선의 활성화 전압인 것을 특징으로 한다.
제9의 수단은, 상기 제1, 2, 3, 4, 5, 6, 7 및 8 수단들 중의 어느 하나의 수단의 반도체 메모리 장치와, 상기 반도체 메모리 장치를 사용하여 원하는 처리를 행하는 처리 수단을 포함하는 것을 특징으로 한다.
도 1은 청구항1 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면.
도 2는 청구항2 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면.
도 3은 도 2에 도시한 BISR 회로의 구성을 나타낸 도면.
도 4는 청구항4 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면.
도 5는 청구항5 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면.
도 6은 도 5에 도시한 장치에 있어서의 테스트 플로우를 나타낸 도면.
도 7은 스태틱 랜덤 액세스 메모리셀의 구성을 나타낸 도면.
도 8은 다이내믹 랜덤 액세스 메모리셀의 구성을 나타낸 도면.
도 9는 불휘발성 메모리셀의 구성을 나타낸 도면이다.
도 10은 메모리셀의 리던던시를 행하는 종래의 반도체 메모리 장치의 구성을 나타낸 도면.
도 11은 도 10에 도시한 프로그램 회로의 구성을 나타낸 도면.
도 12는 메모리셀의 리던던시를 행하는 종래의 반도체 메모리 장치의 테스트 공정을 나타낸 플로우차트.
도 13은 BIST를 실시하는 종래의 반도체 메모리 장치의 구성을 나타낸 도면.
도 14는 종래의 BISR 회로의 구성을 나타낸 도면.
도 15는 종래의 BISR 회로를 이용한 테스트 공정을 나타낸 플로우차트이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 정규의 메모리 (ROM) 어레이
2, 12 : 행 디코더
3, 13 : 판독 회로
4, 14 : 기록 회로
5, 9, 15 : BISR 회로
6, 16 : 용장 비트열
7 : 프로그램 어레이
8 : RAM용 프로그램 어레이
9 : BISR 회로
11 : 정규의 메모리(RAM) 어레이
17 : 퓨즈
18 : 레지스터
19 : 회로 형성 영역
20 : 패드
21 : 제어형 전압원
22 : 테스트 컨트롤러
이하, 도면을 이용하여 각각의 발명의 실시 형태를 설명한다.
도 1은 청구항1 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면이다.
도 1에 있어서, 이 실시 형태의 특징으로 하는 바는, 플래시 메모리 등의 불휘발성의 반도체 메모리 장치에 있어서, 불량 비트의 정보를 메모리 자신에게 불휘발로 기억하도록 한 것에 있다. 여기서, 불휘발성 메모리는, 기록에 전자 사태(avalanche) 현상을 이용하고 있기 때문에, 차지 펌프 회로 등의 승압 회로가 필요하고, 기록/판독에도 특수한 회로가 필요하다. 따라서, 단순히 리던던시 퓨즈의 대용을 불휘발성 메모리로 만들어버린다고 하면, 면적면에서의 오버헤드가 상당히 나오게 된다. 그래서, 이 실시 형태에서는, 정규의 불휘발성 메모리 어레이에 용장 어레이(프로그램 어레이)를 추가하고, 그 영역을 리던던시 정보(불량 비트의 정보)의 프로그램에 사용하는 것을 특징으로 한다. 이 방법이면, 기록/판독 회로 등의 액세스 회로는 전부 정규의 불휘발성 메모리 어레이에 부속의 것이 사용되므로, 면적의 오버헤드는 작다. 프로그램 어레이의 행 디코더는, 통상으로는 개방되어 있지 않고, 출하 시 및 시스템 기동 시에만 액세스 가능하도록 설계되어 있다.
구체적으로는, 도 1에 있어서, 불휘발성의 반도체 메모리 장치는, 정규의 메모리(ROM) 어레이(1)와, 정규의 메모리 어레이(1)의 임의의 행을 선택하는 행 디코더(2)와, 행 디코더(2)에서 선택된 행의 메모리셀의 기억 데이터를 판독하는 판독 회로(3)와, 행 디코더(2)에서 선택된 행의 메모리셀에 데이터를 기록하는 기록 회로(4)와, 도 14에 도시한 구성으로부터 퓨즈를 제외하고 구성된 BISR 회로(5)와, 정규의 메모리 어레이(1)의 1비트의 불량 비트와 치환되는 용장 비트열(6)과, 프로그램 인에이블(PE) 신호에 의해 선택되고, BISR 회로(5)의 레지스터(116)의 보유 내용의 리던던시 정보가 기록되어(프로그램되어) 리던던시 정보를 불휘발로 기억하고, 기억된 리던던시 정보가 레지스터(116)에 판독되는 프로그램 어레이(7)를 구비하여 구성되어 있다.
판독 회로(3)는, 통상의 판독 동작 시에 정규의 메모리 어레이(1)로부터 판독된 기억 데이터 또는 프로그램 어레이(7)로부터 판독된 리던던시 정보를 받아, PE 신호에 기초하여 판독 버퍼 또는 BISR 회로(5)의 대응하는 비트의 레지스터(116)에 제공하는 디멀티플렉서를 구비하고, 통상의 판독 동작 시에는, 예를 들면 로우 레벨의 PE 신호에 의해 판독 데이터를 선택하여 판독 버퍼에 제공하며, 한편, 프로그램 어레이(7)로부터의 리던던시 정보의 출력 시에는, 하이 레벨의 PE 신호에 의해 프로그램 어레이(7)로부터 판독된 리던던시 정보를 대응하는 비트의 레지스터(116)에 제공한다.
기록 회로(4)는, BISR 회로(5)의 대응하는 비트의 레지스터(116)의 보유 출력 또는 통상 동작 시의 기록 데이터를 PE 신호에 기초하여 선택하는 멀티플렉서(MUX)를 구비하고, 통상의 기록 동작 시에는, 예를 들면 로우 레벨의 PE 신호에 의해 기록 데이터를 선택하여 선택한 기록 데이터를 기록 버퍼를 통해 선택된 행의 메모리셀에 기록하고, 한편, 리던던시 정보의 프로그램 어레이(7)에의 기록 (프로그램) 시에는, 하이 레벨의 PE 신호에 의해 대응하는 비트의 레지스터(116)에 보유된 내용을 선택하여 선택한 내용을 기록 버퍼를 통해 선택된 프로그램 어레이(7)의 메모리셀에 기록한다.
이러한 구성에 있어서, 출하시의 테스트에서 BIST 회로(5)를 기동하여, 불량 비트의 테스트가 행해지고, 불량 비트가 있는 경우에는, 이 리던던시 정보가 레지스터(116)에 보유 저장된다. 레지스터(16)에 보유된 리던던시 정보는 대응하는 비트의 기록 회로(3)의 MUX에 의해 선택되고, 기록 버퍼 및 비트선을 통해 프로그램 어레이(7)의 메모리셀에 기록되어 프로그램된다. 출하 후, 시스템 기동 시에 프로그램 어레이(7)에 불휘발로 기억된 리던던시 정보는 판독 회로(3)에 의해 판독되어 대응하는 비트의 BISR 회로(5)의 레지스터(116)에 저장되고, 레지스터에 저장된 리던던시 정보에 따라서 불량 비트는 용장 비트열(6)로 치환된다.
따라서, 이 실시 형태에 있어서는, 퓨즈를 사용하지 않고 용장 구제가 가능해져, 퓨즈를 사용했을 때의 상술한 문제점을 전부 해소할 수가 있다.
도 2는 청구항2 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면이다.
도 2에 있어서, 이 실시 형태의 특징으로 하는 바는, 도 1에 도시한 바와 같은 불휘발성의 반도체 메모리 장치(ROM)와 휘발성의 반도체 메모리 장치(RAM)을 포함하는 시스템에 있어서, 불휘발성의 메모리 장치에 자신의 리던던시 정보 외에 휘발성의 반도체 메모리 장치의 리던던시 정보를 기억시키고, 휘발성의 반도체 메모리 장치의 기동 시에 리던던시 정보를 불휘발성의 반도체 메모리 장치로부터 휘발성의 반도체 메모리 장치로 판독하고, 이 판독된 리던던시 정보에 의해 휘발성의 반도체 메모리 장치의 리던던시를 행하도록 한 것이다. 또, 불휘발성의 반도체 메모리 장치에 휘발성의 반도체 메모리 장치의 리던던시 정보만을 기억하도록 하여도 좋다.
상기 특징을 실시하기 위해, 이 실시 형태의 불휘발성의 반도체 메모리 장치는, 도 1에 도시한 실시 형태의 불휘발성의 반도체 메모리 장치에 대해 휘발성의 반도체 메모리 장치의 불량 정보를 프로그램하는 RAM용 프로그램 어레이(8)를 설치하고, 도 1에 도시한 BISR 회로(5)의 레지스터(116)를 도 3에 도시한 바와 같이 보유 내용이 스캔 가능해지도록 구성하여 BISR 회로(9)로 하고, 정규의 메모리(RAM) 어레이(11)와, 정규의 메모리 어레이(11)의 임의의 행을 선택하는 행 디코더(12)와, 행 디코더(12)에서 선택된 행의 메모리셀의 기억 데이터를 판독하는 판독 회로(13)와, 행 디코더(12)에서 선택된 행의 메모리셀에 데이터를 기록하는 기록 회로(14)와, BISR 회로(9)와 마찬가지로 레지스터(116)가 스캔 가능하게 구성되어 불휘발성의 반도체 메모리 장치의 BISR 회로(9)의 스캔 가능한 레지스터(116)와 접속되어 각각의 메모리 장치의 레지스터(116)의 보유 내용이 상호 스캔 전송되는 BISR 회로(15)와, 정규의 메모리 어레이(11)의 1비트의 불량 비트와 치환되는 용장 비트열(16)을 구비하여 이루어지는 휘발성의 반도체 메모리 장치를 갖고 구성된다. RAM용 프로그램 어레이(8)는, 휘발성의 반도체 메모리 장치의 1행의 비트수(컬럼수)를 N으로 하고, 불휘발성의 반도체 메모리 장치의 1행의 비트수(컬럼수)를 M이라고 하면, Int(N/M)행의 프로그램행을 준비하면 된다. 또한, ROM용의 프로그램 어레이(7)와 RAM용의 프로그램 어레이(8)는, ROM용의 프로그램 인에이블 신호와 RAM용의 프로그램 인에이블 신호에 의해 선택된다.
이러한 구성에 있어서, 휘발성의 반도체 메모리 장치의 BIST에 의해 추출된 불량 비트의 리던던시 정보는 BISR 회로(15)의 레지스터(116)에 저장되고, 출하 시 테스트에서는, 휘발성의 반도체 메모리 장치의 BISR 회로(15)의 레지스터(116)에저장된 리던던시 정보가 불휘발성의 반도체 메모리 장치의 BISR 회로(9)의 레지스터(116)에 전송되고, 기록 회로(4)를 통해 RAM용의 프로그램 어레이(8)에 기록된다. 기록된 리던던시 정보는, 출하 후의 시스템 기동 시에 판독되고, 불휘발성의 반도체 메모리 장치의 BISR 회로(9)의 레지스터(116)로부터 휘발성의 반도체 메모리 장치의 BISR 회로(15)의 레지스터(116)에 스캔 전송되고, 휘발성의 반도체 메모리 장치에 있어서의 리던던시 정보의 프로그램이 완료한다.
따라서, 이 실시 형태에 있어서는, 퓨즈를 사용하지 않고 불휘발성 및 휘발성의 양 반도체 메모리 장치의 용장 구제가 가능해져, 퓨즈를 사용했을 때의 상술한 문제점을 전부 해소할 수가 있다.
도 4는 청구항4 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면이다.
도 4에 있어서, 이 실시 형태의 특징으로 하는 바는, 휘발성의 반도체 메모리 장치 단체(單體), 혹은 불휘발성의 반도체 메모리 장치를 포함하지 않고 휘발성의 반도체 메모리 장치를 구비한 시스템에 있어서, 리던던시 정보를 기억하는 컬럼수에 대응한 퓨즈(17)와 퓨즈(17)의 용단의 유무를 전기적으로 판별하여 보유하는 스캔 가능한 레지스터(18)를 회로의 형성 영역(19) 외의 패드(20)의 형성 영역에 설치하고, 레지스터(18)에 보유된 리던던시 정보를 회로 형성 영역의 메모리 본체에 스캔 전송시키도록 한 것에 있다. 이러한 실시 형태에 있어서는, 종래에 비교하여 퓨즈의 회로 형성 영역의 전유 면적에의 오버헤드를 적게 하는 것이 가능해진다. 또, 컬럼의 비트수가 다비트인 경우, 예를 들면 128(=27) 비트인 경우에는, 7비트의 퓨즈와 레지스터에 의해 1비트의 리던던시 정보를 표현하고, 이것을 카운터에 의해 카운트업하는 카운트 동작에 의해 리던던시 정보를 BISR 회로의 레지스터에 스캔 전송하여 셋트하는 바와 같은 구성을 채용하여도 좋다. 이러한 구성에 따르면, 컬럼수와 동수의 퓨즈 및 레지스터를 설치하는 구성에 비교하여 구성의 소형화를 도모할 수 있다.
도 5는 청구항5 기재의 발명의 일 실시 형태에 따른 반도체 메모리 장치의 구성을 나타낸 도면이다.
도 5에 있어서, 이 실시 형태의 특징으로 하는 바는, 퓨즈를 탑재하지 않고서 리던던시를 실현하기 위해 시스템 기동 시에 BISR 회로를 행하여 일시적으로 리던던시를 프로그램하는 수법을 개선하고, 시스템 기동 시에 메모리셀의 동작 마진을 체크하고, 그 체크 결과에 따라서 불량 셀을 용장 셀로 치환하기 위해서, 상술한 BIST/BISR의 구성 요소 외에, 도 13에 도시한 구성 외에 제어형 전압원(21)을 더 설치하고, 이 제어 전압원(21)으로부터 동작 마진을 체크하기 위한 액세스 전압을 반도체 메모리 장치에 공급하여 동작 마진의 체크를 행하도록 한 것이다.
이 제어형 전압원(21)은, BIST/BISR의 테스트 컨트롤러(22)로부터 제어되고 있고, 출력 전압은 메모리셀의 액세스 전압으로 된다. 최근의 반도체 메모리 장치에 있어서는, 복수의 다른 전원 전압을 사용하고 있는 경우가 많고, 이러한 반도체 메모리 장치의 경우에는 복수의 다른 전원 전압을 생성하는 예를 들면 차지 펌프 및 이 차지 펌프의 출력 전압을 제어하는 리미터 회로를 구비하고 있고, 리미터 회로를 조정함으로써 차지 펌프로 상기 동작 마진을 체크하는 액세스 전압을 용이하게 생성하는 것이 가능해진다.
이 실시 형태에 있어서의 BIST/BISR의 테스트 플로우는, 도 6을 도시한 바와 같이, 우선 최초에 테스트 컨트롤러(22)는 액세스 전압을 공칭 전압(nominal voltage)으로 설정하고, 여러가지의 테스트 패턴과 기대치를 생성하고, 메모리 블럭에 보내어 양부 판정을 행한다. 마찬가지로, 공칭 전압의 예를 들면 10% 정도 높은 고전압 및 10% 정도 낮은 저전압에서도 테스트를 행하여, 동작 마진이 작은 메모리셀을 제거한다. 고전압/저전압에 의해 충분히 큰 마진을 취하면, 연속 동작 등에 의한 온도 변화에 대한 마진도 확보할 수 있다. 또한, 시스템 기동 시에 매회 테스트되므로, 신뢰성 수명 등에 의한 메모리셀의 동작 마진 열화가 원인으로 불량되었다고 해도 수복 가능해져, 시스템 레벨에서의 신뢰성을 비약적으로 향상시킬 수 있다. 또한, 실제로 동작하는 스피드에서의 체크도 그 때마다 가능하게 되어, 퍼포먼스 열화에 의해 불량되는 것도 사전에 검지하여, 용장 메모리셀로 치환할 수가 있다.
도 7에 SRAM의 메모리셀의 구성을 나타낸다. 도 7에 있어서, 기본적으로 SRAM의 경우에는, 메모리셀의 워드선 전위를 상승/하강함으로써, 등가적으로 고/ 저전압에서의 동작 마진 체크를 하는 것이 가능하다. 혹은, 워드선과 접지선의 활성화 전위를 제어하도록 하여도 좋다. 따라서, 각 워드선 드라이버의 전원에 상기 제어형 전압원(21)을 이용하면 용이하게 실현할 수 있다. 최근, 프로세스 미세화에 의해 동작 전압이 저하하기 때문에, N채널 FET의 임계치 전압 Vth의 2배가 최저 필요하다. 그러나, Vth는 비트선 누설에 의한 오동작을 회피하기 때문에, 스크리닝해 가는 것이 어렵다. 따라서, 통상 동작에서의 워드선 전압을 승압하는 것이필요해진다. 워드선을 1레벨까지 올림과 동시에, 메모리셀의 접지선을 마이너스 전위측에 구동함으로써, 메모리셀을 액세스한다. 이러한 경우에, 이미 워드선 구동 회로의 전원으로서, 외부 전원과는 다른 내부 생성된 전원을 이용하고 있으므로, 이러한 기능을 실현할 때의 오버헤드는 매우 작다.
도 8에 DRAM의 메모리셀의 구성을 나타낸다. 도 8에 있어서, 동작 전압의 변경은, SRAM과 마찬가지의 워드선 전위를 상승 하강함으로써 실현할 수 있다. 또한, 전원 전압(VDD)/2로 실현되는 비트선 전위나 캐패시터의 플레이트 전위를 상기한 바와 같이 변경함으로써, "0", "1" 판독의 언밸런스 등의 마진 테스트를 실현할 수 있다. 이들 전원 발생 회로는, 원래 통상의 DRAM 동작에 필요한 것으로, 이쪽도 오버헤드 적게 실현 가능하게 된다.
도 9에 불휘발성 메모리의 메모리셀의 구성을 나타낸다. 도 9에 있어서,부유 게이트를 이용한 메모리셀의 기록 전압과 판독 전압은 다르지만, 기록 워드선 전위와 판독 워드선 전위를 상기한 바와 같이 제어함으로써 용이하게 동작 마진을 포함시킨 테스트가 가능하게 된다.
이러한 실시 형태에 있어서는, 퓨즈를 사용하지 않고 불휘발성 또는 휘발성의 반도체 메모리 장치의 용장 구제가 가능해져, 퓨즈를 사용할 때의 상술한 문제점을 전부 해소할 수가 있고, 시스템의 기동 시마다 동작 마진의 체크가 가능해져, 수율 및 신뢰성을 향상시킬 수 있다.
또, 상기 각각의 발명의 반도체 메모리 장치는, 그 메모리 장치를 사용하여 여러가지 처리를 행하는 시스템, 예를 들면 프로세서, 입력 장치 및 출력 장치와조합되어 이루어지는 정보 처리 시스템에 탑재하여 이용하도록 하여도 좋다.
이상 설명한 바와 같이, 본 발명에 따르면, 메모리셀의 불량 정보를 불휘발성의 메모리에 기억하거나, 혹은 장치의 기동 시마다 복수의 다른 액세스 전압에 의해 메모리셀을 테스트하는 구성을 채용하였으므로, 퓨즈를 이용하지 않고 리던던시가 가능해져, 퓨즈 도입을 위한 프로세스 공정 및 퓨즈 용단 공정이 삭감되어, 칩 면적에의 오버헤드가 작아지고, 퓨즈 용단 후의 테스트가 불필요해져서, 수율을 향상시킬 수 있다.
한편, 메모리셀의 불량 정보를 기억한 퓨즈를 패드 형성 영역에 배치 형성하는 구성을 채용하였으므로, 회로 형성 영역의 면적면에서의 오버헤드를 적게 할 수 있다.

Claims (9)

  1. 불휘발성의 반도체 메모리 장치에 있어서,
    불휘발성의 정규의 메모리셀 어레이 중의 불량한 메모리셀의 불량 정보를 일시적으로 보유하는 레지스터와,
    상기 불량한 메모리셀과 치환되는 용장 메모리셀과,
    상기 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 메모리셀을 상기 용장 메모리셀로 치환 제어하는 제어 회로와,
    상기 정규의 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 레지스터에 보유된 불량 정보를 상기 불량한 메모리셀과 동일한 컬럼에 기억하는 프로그램 어레이와,
    상기 레지스터에 보유된 불량 정보를 상기 프로그램 어레이에 기록하는 기록 회로와,
    상기 프로그램 어레이에 기억된 불량 정보를 상기 레지스터에 판독하는 판독 회로
    를 포함하는 것을 특징으로 하는 불휘발성의 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서,
    정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보를 일시적으로 보유하고, 보유 내용이 스캔 입출력되는 제1의 스캔 레지스터와,
    상기 불량한 휘발성 메모리셀과 치환되는 휘발성의 용장 메모리셀과,
    상기 제1의 스캔 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 휘발성 메모리셀을 상기 휘발성의 용장 메모리셀로 치환 제어하는 제1의 제어 회로를 포함하여 이루어지는 휘발성의 반도체 메모리 장치와,
    보유 내용이 스캔 입출력되고, 상기 제1 스캔 레지스터에 접속되고 보유 내용이 상호 스캔 전송되고, 상기 제1의 스캔 레지스터에 보유되어 스캔 전송된 상기 정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보를 일시적으로 보유하는 제2의 스캔 레지스터와,
    정규의 불휘발성 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 불휘발성 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 제2의 스캔 레지스터에 보유된 불량 정보를 기억하는 프로그램 어레이와,
    상기 제2의 스캔 레지스터에 보유된 불량 정보를 상기 프로그램 어레이에 기록하는 기록 회로와,
    상기 프로그램 어레이에 기억된 불량 정보를 상기 제2의 스캔 레지스터에 판독하는 판독 회로를 포함하여 이루어지는 불휘발성의 반도체 메모리 장치
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보를 일시적으로 보유하고, 보유 내용이 스캔 입출력되는 제1의 스캔 레지스터와,
    상기 불량한 휘발성 메모리셀과 치환되는 휘발성의 용장 메모리셀과,
    상기 제1의 스캔 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 휘발성 메모리셀을 상기 휘발성의 용장 메모리셀로 치환 제어하는 제1의 제어 회로를 포함하여 이루어지는 휘발성의 반도체 메모리 장치와,
    보유 내용이 스캔 입출력되고, 상기 제1의 스캔 레지스터에 접속되어 보유 내용이 상호 스캔 전송되고, 상기 제1의 스캔 레지스터에 보유되어 스캔 전송된 상기 정규의 휘발성 메모리셀 어레이 중의 불량한 휘발성 메모리셀의 불량 정보, 또는 정규의 불휘발성 메모리셀 어레이 중의 불량한 불휘발성 메모리셀의 불량 정보를 일시적으로 보유하는 제2의 스캔 레지스터와,
    상기 불량한 불휘발성 메모리셀과 치환되는 불휘발성의 용장 메모리셀과,
    상기 제2의 스캔 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 불휘발성의 메모리셀을 상기 불휘발성의 용장 메모리셀로 치환 제어하는 제2의 제어 회로와,
    상기 정규의 불휘발성의 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 불휘발성의 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 제1의 스캔 레지스터에 보유되어 상기 제2의 스캔 레지스터에 스캔 전송된 불량 정보를 기억하는 제1의 프로그램 어레이와,
    상기 정규의 불휘발성의 메모리셀 어레이와 컬럼을 공유하여 상기 정규의 불휘발성의 메모리셀 어레이와 동일한 메모리셀이 확장되고, 상기 제2의 스캔 레지스터에 보유된 상기 불휘발성 메모리셀의 불량 정보를 기억하는 제2의 프로그램 어레이와,
    상기 제2의 스캔 레지스터에 보유된 불량 정보를 상기 제1 또는 제2의 프로그램 어레이에 기록하는 기록 회로와,
    상기 제1 또는 제2의 프로그램 어레이에 기억된 불량 정보를 상기 제2의 레지스터에 판독하는 판독 회로를 포함하여 이루어지는 불휘발성의 반도체 메모리 장치
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 정규의 메모리셀 어레이 중의 불량한 메모리셀이, 불량 정보에 기초하여 미리 설치된 용장 메모리셀로 치환되어 불량한 메모리셀이 구제되어 이루어지는 반도체 메모리 장치에 있어서,
    회로 형성 영역 외의 패드 형성 영역에 배치 형성되어 이루어지는 퓨즈와,
    상기 퓨즈의 용단 상태에 기초하여 불량한 메모리셀의 불량 정보를 회로 형성 영역의 메모리 본체에 전송하는 전송 수단과,
    상기 전송 수단으로부터 불량한 메모리셀의 불량 정보를 수신하여 일시적으로 보유하는 레지스터와,
    상기 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 메모리셀을 상기 용장 메모리셀로 치환 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서,
    메모리셀의 양부(良否)의 테스트를 장치가 기동될 때마다 실시하여 상기 메모리셀의 양부를 판별하는 테스트 수단과,
    상기 테스트 수단에 의해 테스트된 메모리셀 중의 불량한 메모리셀의 불량 정보를 일시적으로 보유하는 레지스터와,
    상기 불량한 메모리셀과 치환되는 용장 메모리셀과,
    상기 레지스터에 보유된 불량 정보에 기초하여 상기 불량한 메모리셀을 상기용장 메모리셀로 치환 제어하는 제어 회로와,
    상기 메모리셀을 액세스하는 복수의 다른 액세스 전압을 생성하고, 생성한 액세스 전압을 상기 메모리셀에 공급하는 제어형 전압원
    을 포함하고,
    상기 테스트 수단은, 상기 제어형 전압원으로부터 상기 메모리셀에 공급되는 복수의 다른 액세스 전압에 기초하여 상기 메모리셀의 테스트를 실시하고, 실시 결과에 따라서 상기 메모리셀의 양부를 판별하게 되는
    것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 메모리셀은 스태틱 랜덤 액세스 메모리셀로 이루어지고, 상기 액세스 전압은 상기 메모리셀의 워드선의 활성화 전압으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 메모리셀은 다이내믹 랜덤 액세스 메모리셀로 이루어지고, 상기 액세스 전압은 상기 메모리셀의 워드선 및 상기 메모리셀을 구성하는 캐패시터의 플레이트의 활성화 전압으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 메모리셀은 불휘발성 메모리셀로 이루어지고, 상기 액세스 전압은 기록 워드선 및 판독 워드선의 활성화 전압으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 상기 제1항, 제2항, 제3항, 제4항 및 제5항 중 어느 한 항에 기재된 반도체 메모리 장치와,
    상기 반도체 메모리 장치를 사용하여 원하는 처리를 행하는 처리 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치 탑재 시스템.
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