KR20050084162A - 상이한 메모리 어레이들의 열들에 의해 공유되는 전류 제한블리더 장치를 위한 장치 및 방법 - Google Patents

상이한 메모리 어레이들의 열들에 의해 공유되는 전류 제한블리더 장치를 위한 장치 및 방법 Download PDF

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Abstract

본 발명은 상이한 메모리 어레이들의 열들 간에 공유되고 전압원 상의 전류 부하를 제한하여 다른 수리가능한 메모리 장치의 장애를 방지하는 전류 제한 블리더 장치(current limiting bleeder device)를 위한 장치 및 방법에 관한 것이다. 메모리 장치는 행들 및 열들로 배열된 메모리 셀들을 갖는 제1 및 제2 메모리 어레이들을 포함하는데, 상기 제1 및 제2 메모리 어레이들의 열들 각각은 평형 회로(equilibration circuit)를 가져 각 열을 프리챠지 한다. 블리더 장치는 프리챠지 전압원에 결합되고 제1 메모리 어레이 내의 열의 적어도 하나의 평형 회로 및 제2 메모리 어레이 내의 열의 적어도 하나의 평형 회로에 추가로 결합되어 프리챠지 전압원으로부터 평형 회로들에 의해 도출된 전류를 제한시킨다.

Description

상이한 메모리 어레이들의 열들에 의해 공유되는 전류 제한 블리더 장치를 위한 장치 및 방법{APPARATUS AND METHOD FOR A CURRENT LIMITING BLEEDER DEVICE SHARED BY COLUMNS OF DIFFERENT MEMORY ARRAYS}
본 발명은 일반적으로 컴퓨터 메모리들에 관한 것이며, 특히, 상이한 메모리 어레이들의 열들 간에서 전류 제한 장치를 공유하여 고밀도 DRAM 아키텍쳐들을 위한 융통성있는 레이아웃 옵션들을 제공하는 장치 및 방법에 관한 것이다.
일반적으로 알려진 바와 같이, 종래의 동적 랜덤 액세스 메모리(DRAM) 장치들은 행들 및 열들로 배열된 메모리 셀들을 갖는 메모리 어레이들을 포함한다. 메모리 셀들 각각은 통상적으로, 저장 노드로서 작용하는 커패시터 및 이 커패시터를 감지 노드에 결합시키는 액세스 장치로 형성되는데, 이 감지 노드에서 커패시터의 충전 상태는 감지 증폭기에 의해 감지되어 증폭된다. 이 감지 노드는 통상적으로 디지트 라인으로 표시된다. 디지트 라인들은 각 감지 증폭기에 결합되는 상보적인 쌍들로 그룹화 된다. 한 쌍의 디지트 라인들은 메모리 셀들의 열을 표시한다. 메모리 셀들의 행을 위한 액세스 장치들은 워드 라인에 결합되는데, 이 워드 라인은 활성화될 때 메모리 셀들을 각 디지트 라인에 결합시킨다.
메모리 셀들에 액세스하는 공정의 부분으로서, 디지트 라인들의 쌍은 메모리 셀 액세스 동작에 대비하여 프리챠지 회로에 의해 "프리챠지(precharge)" 된다. 프리챠징은 디지트 라인들의 쌍들의 전압을 평형화 시키고 디지트 라인들의 전압을 프리챠지 전압 레벨로 설정하는데, 이 레벨은 대체로 메모리 장치용 전원 전압의 1/2이다. 프리챠지 동작 동안, 모든 워드 라인들은 접지되어 메모리 셀 커패시터들에 의해 저장되는 충전 상태가 변화되지 않도록 한다. 메모리 셀들이 액세스될 때, 워드 라인은 활성화되어 행의 메모리 셀들을 각 디지트 라인들에 결합시킨다. 메모리 셀들의 어레이의 단지 하나의 행이 동시에 활성화되는데, 다른 메모리 셀들의 워드 라인들은 접지되어 액세스 장치들을 비활성화 된채로 유지시킨다. 각 디지트 라인들에 결합될 때, 메모리 셀들의 활성화된 행의 커패시터들은 프리챠지 전압 레벨로부터 디지트 라인들의 전압을 변화시킨다. 전압 변화는 각 디지트 라인에 결합된 감지 증폭기에 의해 검출되어 증폭된다.
또한 일반적으로 알려진 바와 같이, DRAMs과 같은 메모리 장치들은 메모리의 여분의 행들 및 열들을 포함하여 메모리의 결함있는 행들 및 열들을 대체한다. 즉, 결함있는 메모리 장소들의 메모리 어드레스들은 여분의 메모리에 재매핑된다. 따라서, 메모리 장치가 일부 결함있는 메모리를 가질 수 있지만, 그럼에도 불구하고, 이 메모리 장치는 여분의 메모리를 사용함으로써 정상적으로 동작할 수 있다. 예를 들어, 널리 알려져 있는 장애는 디지트 라인이 워드 라인에 단락될 때 발생된다. 상술된 바와 같이, 메모리 액세스 동작 동안, 액세스 되는 메모리 셀들의 행을 제외한 모든 워드 라인들은 접지에 결합된다. 디지트 라인 및 워드 라인이 단락되는 경우에, 디지트 라인은 접지 전위로 유지될 것이다. 따라서, 열의 임의의 메모리 셀들의 전압 레벨에 관계없이 저전압 레벨이 감지 증폭기에 의해 감지되어 증폭된다. 게다가, 디지트 라인에 단락되는 워드 라인 상의 부가적인 부하는 워드 라인이 단락 회로의 영역에서 충분한 전압 레벨을 성취할 수 없도록 하여 메모리 셀들을 각 디지트 라인에 결합시킨다. 따라서, 단락 회로 근처에서 단락된 행의 메모리 셀들은 또한 결함이 있게 된다. 결함있는 열 및 행은 결함있는 메모리 셀들의 "크로스(cross)"를 발생시키는 장애 패턴을 야기한다. 많은 경우들에서, 크로스 장애들의 수가 여분의 메모리의 이용가능한 행들 및 열들의 수를 초과하지 않는다라고 추정하면, 결함있는 메모리 셀들의 메모리 어드레스들은 재매핑되어 메모리 장치가 이 여분의 메모리를 사용하여 정상적으로 동작되도록 한다.
그러나, 충분한 량의 여분의 메모리를 가져도 크로스 장애들을 갖는 메모리 장치가 정상적으로 동작할 수 있도록 보장하지 못한다. 메모리의 결함있는 열들 및 행들은 메모리의 여분의 행들 및 열들로 대체될 수 있지만, 단락이 여전히 존재하게 된다. 상술된 바와 같이, 대기 상태 동안, 워드 라인들은 접지되고 디지트 라인들은 평형화되고 프리챠지 전압 레벨로 프리챠지 된다. 결국, 디지트 라인 및 워드 라인 간의 단락은 프리챠지 전압원으로부터 접지로의 직접 경로를 제공함으로써, 비정상적인 고 전류가 프리챠지 전압원 상에 걸리게 한다. 부가적인 전류 부하가 프리챠지 전압원의 전류 구동 캐퍼빌러티를 초과하는 경우, 프리챠지 전압원의 전압 레벨은 수용가능한 프리챠지 전압 레벨 보다 아래로 감소될 수 있다. 따라서, 단락된 디지트 라인 이외에 디지트 라인들은 충분히 프리챠지 될 수 없어, 다른 기능의 디지트 라인의 메모리 셀들에 장애를 초래한다. 다른 기능의 디지트 라인들이 장애를 초래하지 않거나 이들 장애가 메모리의 여분의 열들로 대체될 수 있는 덜 극단적인 경우들 조차도, 워드 라인에 단락된 디지트 라인에 의해 초래되는 부가적인 전류 부하는 전력 소모를 크게한다.
크로스 장애의 경우에 프리챠지 전압원 상의 전류 부하를 제한하기 위하여 취해진 한 가지 종래 방법은 메모리의 열의 프리챠지 회로 및 프리챠지 전압원 간에 다이오드-결합된 공핍 n-채널 MOS(NMOS) 트랜지스터를 결합시키는 것이다. 이 공핍 NMOS 트랜지스터는 프리챠지 전압원 상의 최대 전류 부하를 디지트 라인들을 충분히 프리챠징시키는 수용가능한 레벨로 제한하도록 설계된 전류 제한 장치로서 작용한다. 이 종래 방법의 보다 상세한 설명은 1996년 4월에 Kirihata 등이 " Fault-Tolerant Designs for 256 Mb DRAM"라는 제목으로 발표한 IEEE J. Solid-State Circuits, vol.31, pp. 558-66에서 알 수 있다. 상술된 방법이 유효하지만, 공핍 NMOS의 형성은 제조 공정의 부분으로서 부가적인 공핍 주입 단계를 필요로 한다. 공정 단계들의 부가는 제조 처리량을 감소시키기 때문에 일반적으로 바람직하지 않다.
그러므로, 비정상적인 고 전류 부하가 다른 수리가능한 결함에 의해 초래되는 경우에 전압원 상의 전류 부하를 제한하는 또 다른 방법이 필요로 된다.
도1은 메모리 장치의 감지 증폭기 영역 및 메모리 어레이 영역들의 부분들을 도시한 간단화된 블록도.
도2는 본 발명의 실시예들을 따른 메모리 장치의 감지 증폭기 영역 및 메모리 어레이 영역들의 부분들을 도시한 간단화된 블록도.
도3은 본 발명의 실시예를 따른 메모리 장치를 포함하는 컴퓨터 시스템의 기능 블록도.
본 발명은 전압원 상의 전류 부하를 제한하여 다른 수리가능한 장치의 장애를 방지하는 상이한 메모리 어레이들의 열들 간에서 공유되는 전류 제한 블리더 장치를 갖는 메모리 장치에 관한 것이다. 이 메모리 장치는 행들 및 열들로 배열된 메모리 셀들을 갖는 제1 및 제2 메모리 어레이들을 포함한다. 제1 및 제2 메모리 어레이들의 열들 각각은 평형 회로(equilibration circuit)에 결합되어 열들을 프리챠지 한다. 이 메모리 장치는 프리챠지 전압원에 결합되고 제1 메모리 어레이의 적어도 하나의 평형 회로 및 제2 메모리 어레이의 적어도 하나의 평형 회로에 추가로 결합되는 블리더 장치를 더 포함한다. 블리더 장치는 프리챠지 전압원으로부터 평형 회로들에 의해 도출된 전류를 제한시킨다. 본 발명의 한 양상에서, 감지 증폭기 영역은 제1 및 제2 메모리 어레이들 간에 배치된다. 감지 증폭기들은 감지 증폭기 영역에 형성될 뿐만 아니라 그 내에 형성된 블리더 장치들을 갖는다. 감지 증폭기들 각각은 제1 메모리 어레이의 열 및 제2 메모리 어레이의 열에 결합된다.
본 발명의 실시예들은 비정상적인 고 전류 부하가 수리가능한 결함을 발생시키는 경우에 전압원 상의 전류 부하를 제한하는 상이한 메모리 어레이들의 열들 간에 공유되는 전류 제한 블리더 장치를 갖는 메모리 장치에 관한 것이다. 본 발명을 실시하는 특정한 전형적인 실시예들의 일부를 형성하고 예시를 위하여 도시한 첨부한 도면을 참조하여 본 발명의 전형적인 실시예들이 상세히 후술된다. 이들 실시예들은 당업자가 본 발명을 실시할 정도로 충분히 상세하게 설명된다. 그러나, 당업자는 본 발명이 이들 특정 상세사항들 없이도 실시될 수 있다는 것을 이해할 것이다. 다른 예들에서, 널리 알려져 있는 회로들, 제어 신호들, 타이밍 프로토콜들, 및 소프트웨어 동작들은 본 발명을 불필요하게 모호하게 하는 것을 피하도록 하기 위하여 상세히 도시하지 않았다. 본 발명의 원리 또는 범위를 벗어남이 없이 다른 실시예들이 사용될 수 있고 변경들이 행해질 수 있다. 그러므로, 이하의 상세한 설명은 본 발명의 범위를 제한하는 것이 아니며, 본 발명의 범위는 첨부된 청구범위들에 의해서만 규정된다.
도1은 메모리 어레이 영역들(110a, 110b) 간에 위치되는 감지 증폭기 영역(120)을 도시한 것이다. 도1은 간단화된 블록도이고 본 발명을 모호하게 하는 것을 피하도록 하기 위하여 상세사항들이 생략되었다는 것을 인지할 것이다. 그러나, 생략된 상세항들이 존재함에도 불구하고, 당업자는 본원에 제공된 설명을 토대로 본 발명을 실시할 수 있다.
일반적으로, 메모리 어레이 영역들(110a, 110b)의 각각에서, 메모리 셀들(도시되지 않음)은 워드 라인들(도시되지 않음)의 행들 및 디지트 라인들(123)의 열들(122) 내로 배열된다. 도1에 도시된 바와 같이, 메모리 셀들의 열들(122) 각각은 상보적인 디지트 라인들(123)의 쌍으로 형성된다. 종래 기술에서 충분히 알 수 있는 바와 같이, 평형 회로(124)는 디지트 라인들(123)의 각 쌍에 결합되고 액세스 동작에 대비하여 각 디지트 라인들(123)을 "프리챠지" 한다. 전형적으로, 평형 회로들(124)은 활성 신호(LEQa, LEQb)에 의해 활성화되는데, 이 때에, 메모리 셀들의 열(122)의 디지트 라인들(123)은 모두 결합되어 디지트 라인들(123)의 쌍의 전압을 평형화 시킬 뿐만 아니라 DVC2 전압원(126)에 결합되어 열(122)의 디지트 라인들(123)을 프리챠지 전압 레벨로 충전시킨다. DVC2 전압원(126)의 전압 레벨은 대체로 메모리 장치용 전원 전압의 1/2이고 종래 기술에 널리 알려져 있는 종래의 전압 발생기 회로들에 의해 발생될 수 있다. DVC2 전압원(126)은 각 메모리 어레이 영역(110a, 110b)에 형성된 상대적으로 긴 n-채널 MOS(NMOS) 블리더 장치(130)를 통해서 각 평형 회로(124)에 제공된다. NMOS 블리더 장치들(130)의 드레인들은 DVC2 전압원(126)에 결합되고, 소스들은 적어도 하나의 평형 회로(124)에 결합된다. 메모리 어레이 영역(110a, 110b)의 NMOS 블리더 장치들(130)의 게이트들은 LEQa, LEQb 신호들로 조정되는 활성 신호들(BLEEDa, BLEEDb)을 제공하는 각 제어 라인에 결합되어 디지트 라인들(123)을 DVC2 전압원(126)의 전압 레벨로 프리챠지 한다. 이하에 보다 상세하게 설명된 바와 같이, NMOS 블리더 장치들(130)은 또한 디지트 라인(123)이 워드 라인에 단락되는 경우에 DVC2 전압원(126) 상의 전류 부하를 제한하도록 사용된다.
평형 회로(124) 이외에도, 열(122)의 디지트 라인들(123)은 각 분리 트랜지스터들(isolation transistors)(132)의 쌍에 결합된다. 이 분리 트랜지스터들(132)은 활성 신호(ISOa, ISOb)에 의해 활성화될 때 열(122)을 각 감지 증폭기(140)에 선택적으로 결합시킨다.
도1에 도시된 바와 같이, 감지 증폭기들(140)은 통상적으로 2개의 메모리 어레이 영역들(110a, 110b) 간에 배치된 감지 증폭기 영역(120)에 형성된다. 분리 트랜지스터들(132)은 2개의 상이한 메모리 어레이 영역들(110a, 110b)의 열들(122)이 하나의 감지 증폭기(140)를 공유하도록 한다. 즉, 메모리 어레이 영역들(110a 또는 110b)중 어느 하나의 메모리 셀들에 액세스할 때, 메모리 어레이 영역의 각 분리 트랜지스터들(132)은 활성화 되어 열들(122)을 감지 증폭기들(140)에 결합시킨다. 다른 메모리 어레이 영역의 분리 트랜지스터들(132)은 비활성된 채로 유지되어 열들(122)을 각 감지 증폭기(140)로부터 분리시킨다.
상술된 바와 같이, NMOS 블리더 장치들(132)은 디지트 라인(132)이 워드 라인에 단락되는 경우에 DVC2 전압원(126)으로부터 도출된 전류를 제한하는 상대적으로 긴 채널 트랜지스터들 이다. 상술된 바와 같이, 대기 상태 동안, 메모리 어레이의 워드 라인들은 접지되고 디지트 라인들(123)은 DVC2 전압 발생기(126)의 전압 레벨로 프리챠지 된다. 결국, 평형 회로들(124)이 활성화되는 동안, DVC2 전압원(126)은 워드 라인에 단락된 디지트 라인(123)을 통해서 접지에 단락된다. 활성 BLEEDa 및 BLEEDb 신호들에 의해 대기 상태 동안 활성화 되는 NMOS 블리더 장치들(132)은 부하 장치들로서 작용하여 디지트 라인(123)이 워드 라인에 단락되는 경우에 접지로 싱크되는 전류를 제한시킨다. NMOS 블리더 장치(132)가 전류를 어느 정도 제한하도록 작용하지만, NMOS 블리더 장치들(132)을 통과하는 전류는 전압의 자승으로 증가되는데, 그 이유는 게이트-소스 전압(즉, 블리드 신호 및 디지트 라인(123)의 감소 전압 간의 전압 차) 및 드레인-소스 전압(즉, DVC2 전압원(126)의 전압 및 디지트 라인(123)의 감소 전압 간의 전압차) 둘 다가 디지트 라인(123)의 전압이 워드 라인과 단락됨으로써 접지로 이끌려지기(즉, 접지에 결합되기) 때문이다. 따라서, NMOS 블리더 장치들(123)은 디지트 라인(123) 및 워드 라인이 단락되는 곳에서 일부 전류를 제한하지만, DVC2 전압원(126)으로부터 도출된 전류를 제한하는 또 다른 방법이 여전히 바람직하다.
도2는 본 발명의 일 실시예를 따른 감지 증폭기 영역(220) 및 메모리 어레이 영역들(210a, 210b)의 부분들을 도시한 것이다. 도2에서, 도1에 상술된 바와 실질적으로 유사한 구성요소들에는 유사한 참조번호들이 병기되어 있다. 감지 증폭기 영역(220)은 메모리 어레이 영역들(210a 및 210b) 간에 배치된다. 도1에서 처럼, 도2에 도시된 메모리 어레이 영역(210a, 210b)들의 부분은 열(122)의 상보적인 디지트 라인들(123)의 각 쌍에 결합되는 평형 회로들(124)을 포함한다. 상술된 바와 같이 평형 회로들(124)은 활성 LEQa 및 LEQb 신호들에 응답하여 각 디지트 라인들(123)을 프리챠지 한다. 메모리 어레이 영역들(210a, 210b)의 디지트 라인들(123)을 감지 증폭기 영역(220) 내에 형성된 감지 증폭기들(140)에 선택적으로 결합 및 결합해제시키는 한 쌍의 분리 트랜지스터들(123)이 디지트 라인들(123)의 상보적인 쌍 각각에 부가 결합된다.
도1과 대조적으로, 도2에 도시된 실시예는 감지 증폭기 영역(220)에 형성된 p-채널 MOS(PMOS) 블리더 장치들(232)을 사용하여 디지트 라인(123)이 워드 라인에 단락되는 경우에 DVC2 전압원(126)으로부터 도출된 전류를 제한시킨다. 블리더 장치들(232)은 공통 제어 신호(BLEED_GATE)에 의해 제어되고 평형 회로들(124)의 작용과 부합하여 활성화되어 디지트 라인들(123)을 DVC2 전압원(126)의 전압 레벨로 프리챠지 시킨다.
도1과 관련하여 상술된 바와 같이, NMOS 블리더 장치(132)를 통과하는 전류는 워드 라인에 단락된 디지트 라인(123)이 대기 상태 동안 접지로 이끌려질 때 전압 자승으로 증가하는 경향이 있다. 그러나, 도2에 도시된 실시예에서 PMOS 블리더 장치들(232)은 동일한 조건들 하에서 포화 전류 특성을 나타낸다. 즉, NMOS 블리더 장치(123)에 의해, 게이트-소스 및 드레인-소스 전압들은 디지트 라인(132)이 접지로 이끌려질 때 증가되어 전류를 지수적으로 증가시키는 반면에, 게이트-소스 전압(즉, 게이트는 LOW BLEED_GATE 신호에 연결되고 소스는 DVC2 전압원(126)에 연결된다)은 PMOS 블리더 장치(232)에 대해서 일정하게 된다. 따라서, 드레인-소스 전압이 접지로 이끌려지는 디지트 라인(123)에 의해 증가될 때, PMOS 블리더 장치(232)의 드레인-소스 전류는 포화되어, 결국, DVC2 전압원(126) 상의 전류 부하를 제한한다.
게다가, 도2에 도시된 본 발명의 실시예에서, 블리더 장치들(232)은 2개의 메모리 어레이 영역들(210a, 210b)의 열들(122) 간에서 공유된다. 결국, 메모리 장치 상의 블리더 장치들(232)의 수는 도3에 도시된 배열과 비교하여 감소된다. 게다가, 다수의 메모리 어레이 영역들(210a, 210b) 간에서 블리더 장치들(232)을 공유하면은, 블리더 장치들(232)을 동작시키는데 필요한 제어 라인들의 수를 감소시킨다. 도시되지 않았지만, 당업자는 블리더 장치들(232) 및 블리더 제어 라인들의 수의 감소가 감지 증폭기 영역(220) 및 메모리 어레이 영역들(210a, 210b)의 레이아웃을 간단화시킨다는 것을 인지할 것이다. 따라서, 본 발명의 실시예들에 의해서 많은 장점들이 제공될 수 있다. 예를 들어, 블리더 장치들(232) 및 BLEED_GATE 라인과 같은 상술된 회로를 위하여 형성된 금속 상호접속부들은 여러 메모리 어레이 영역들(210a, 210b) 및 감지 증폭기 영역들(220)에 걸쳐서 확장되는 것이 아니라 특정 영역에서 국부화될 수 있다. 게다가, 일부 금속 상호접속부들의 재배열은 또한 다른 신호 라인들을 재루팅시킨다. 예를 들어, 블리더 제어 라인들의 국부화는 이들 라인들이 보다 낮은 금속 상호접속 레벨로부터 형성되도록 하여, 결국, 또 다른 금속 상호접속 레벨 상에서 감지 증폭기 영역을 통해서 다른 신호 라인들을 재루팅시키는 큰 유연성을 제공함으로써, 유저체 층간에 형성된 비어들을 통해서 또 다른 금속 상호접속층에 접속될 필요성을 피하게 한다. 당업자가 인지하는 바와 같이, 한 금속층으로부터 또 다른 금속층으로 금속 상호접속부들을 점프시키면 신호 라인의 임피던스를 증가시켜, 결국, 메모리 장치의 전체 수행성능에 영향을 미치는 신호 타이밍 및 속도 문제들을 초래한다.
도3은 본 발명의 실시예를 따른 메모리 장치(310)를 포함하는 컴퓨터 시스템과 같은 전자 시스템(312)의 블록도이다. 이 시스템(312)은 또한 원하는 계산들 및 작업들을 수행하도록 소프트웨어를 실행시키는 것과 같은 컴퓨터 기능들을 수행하는 컴퓨터 회로(314)를 포함한다. 이 회로(314)는 전형적으로 프로세서(316) 및 상기 프로세서(316)에 결합되는 메모리 회로(310)를 포함한다. 키보드 또는 마우스와 같은 하나 이상의 입력 장치들(318)은 컴퓨터 회로(314)에 결합되고 운영자(도시되지 않음)가 데이터를 이 컴퓨터 회로에 수동으로 입력시키도록 한다. 하나 이상의 출력 장치들(320)은 컴퓨터 회로(314)에 결합되어 컴퓨터 회로(314)에 의해 발생된 데이터를 운영자에게 제공한다. 이와 같은 출력 장치들(320)의 예들은 프린터 및 비디오 디스플레이 유닛을 포함한다. 하나 이상의 데이터 저장 장치들(322)은 컴퓨터 회로(314)에 결합되어 외부 저장 매체(도시되지 않음)상에 데이터를 저장하거나 이 매체로부터 데이터를 검색한다. 저장 장치들(322)의 예들 및 대응하는 저장 매체는 하드 및 플로피 디스크들, 테이프 카세트들, 및 콤팩트 디스크 판독 전용 메모리들(CD-ROMs)을 수용하는 드라이브들을 포함한다. 전형적으로, 컴퓨터 회로(314)는 메모리 장치(310)의 ADDRESS, DATA, 및 COMMAND 버스들, 및 CLK 라인에 각각 결합되는 어드레스 데이터 및 명령 버스들과 클럭 라인을 포함한다.
상술된 바로 부터, 본 발명의 특정 실시예가 예시를 위하여 설명되었지만, 본 발명의 원리 및 범위를 벗어남이 없이 각종 변경들을 행할 수 있다는 것을 인지할 것이다. 예를 들어, 본 발명의 상술된 실시예는 감지 증폭기 영역(220)에 형성된 블리더 장치들(232)를 포함한다. 그러나, 상이한 메모리 어레이 영역들(210a, 210b)의 열들(122) 간에 공유되는 블리더 장치(232)는 본 발명의 범위를 벗어남이 없이 감지 증폭기 영역(220) 이외의 영역에 형성될 수 있다는 것을 인지할 것이다. 게다가, 블리더 장치(232)는 PMOS 트랜지스터로서 특정 실시예에서 설명되었다. 당업자는 본 발명의 범위를 벗어남이 없이 다른 전류 제한 장치들이 또한 사용될 수 있다는 것을 인지할 것이다. 따라서, 본 발명은 첨부된 청구범위들에 의해서만 제한된다.

Claims (41)

  1. 메모리 장치에 있어서,
    행들 및 열들로 배열된 메모리 셀들을 갖는 제1 메모리 어레이로서, 각 열들은 각 열을 프리챠지(precharge) 시키기 위한 평형 회로(equilibration circuit)를 가지는, 상기 제1 메모리 어레이;
    행들 및 열들로 배열된 메모리 셀들을 갖는 제2 메모리 어레이로서, 각 열들은 각 열을 프리챠지 시키기 위한 평형 회로를 가지는, 상기 제2 메모리 어레이; 및
    프리챠지 전압원에 결합되고 상기 제1 메모리 어레이 내의 열의 적어도 하나의 평형 회로 및 상기 제2 메모리 어레이 내의 열의 적어도 하나의 평형 회로에 추가로 결합되는 블리더 장치로서, 상기 프리챠지 전압원으로부터 상기 평형 회로들에 의해 도출된 전류를 제한하는, 상기 블리더 장치를 포함하는, 메모리 장치.
  2. 제1항에 있어서, 상기 제1 메모리 어레이의 열에 결합되는 상기 적어도 하나의 평형 회로는 상기 제1 메모리 어레이의 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하고, 상기 제2 메모리 어레이의 열에 결합되는 적어도 하나의 평형 회로는 상기 제2 메모리 어레이의 상기 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하는, 메모리 장치.
  3. 제1항에 있어서, 상기 블리더 장치는 p-채널 MOS 트랜지스터를 포함하는, 메모리 장치.
  4. 제1항에 있어서, 상기 블리더 장치는 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는 트랜지스터를 포함하는, 메모리 장치.
  5. 제1항에 있어서, 상기 프리챠지 전압원은 전원 전압의 1/2과 동일한 전압을 갖는 전압원을 포함하는, 메모리 장치.
  6. 제1항에 있어서, 상기 메모리 장치는 감지 증폭기들이 형성되는 상기 제1 및 제2 메모리 어레이들 간에 배치된 감지 증폭기 영역을 더 포함하며, 상기 블리더 장치는 또한 상기 감지 증폭기 영역에 형성되는, 메모리 장치.
  7. 메모리 장치에 있어서,
    행들 및 열들로 배열된 메모리 셀들을 갖는 제1 메모리 어레이로서, 각 열들은 평형 회로를 갖는, 상기 제1 메모리 어레이;
    행들 및 열들로 배열된 메모리 셀들을 갖는 제2 메모리 어레이로서, 각 열들은 평형 회로를 갖는, 상기 제2 메모리 어레이;
    다수의 감지 증폭기들이 형성되는 감지 증폭기 영역으로서, 상기 제1 메모리 어레이의 각 열에 결합되고 상기 제2 메모리 어레이의 각 열에 각각 추가로 결합되는, 상기 감지 증폭기 영역; 및
    상기 감지 증폭기 영역에 형성되고 프리챠지 전압원과 상기 제1 메모리 어레이의 열 및 상기 제2 메모리 어레이의 열의 상기 평형 회로에 결합되는 블리더 장치로서, 상기 제1 및 제2 메모리 어레이들의 열들은 동일한 감지 증폭기에 결합되는, 상기 블리더 장치를 포함하는, 메모리 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 메모리 어레이들의 열들은 제1 열들을 포함하고, 상기 블리더 장치는 상기 제1 메모리 어레이의 제2 열 및 상기 제2 메모리 어레이의 제2 열의 상기 평형 회로들에 추가로 결합되며, 상기 제1 및 제2 메모리 어레이들의 제2 열들은 동일한 감지 증폭기에 결합되는, 메모리 장치.
  9. 제7항에 있어서, 상기 블리더 장치는 p-채널 MOS 트랜지스터를 포함하는, 메모리 장치.
  10. 제7항에 있어서, 상기 블리더 장치는 상기 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는 트랜지스터를 포함하는, 메모리 장치.
  11. 제7항에 있어서, 상기 프리챠지 전압원은 전원 전압의 1/2과 동일한 전압을 갖는 전압원을 포함하는, 메모리 장치.
  12. 메모리 셀들의 행들 및 열들로 배열된 메모리 셀들을 갖는 메모리 장치로서, 각 열은 평형 회로를 가져 각 열을 프리챠지 시키며, 상기 메모리 장치는 다수의 감지 증폭기들을 갖는 감지 증폭기 영역을 포함하며, 각 감지 증폭기는 각 제1 분리 스위치를 통해서 메모리 셀들의 제1 다수의 열들중 각각 하나의 열에 결합되고 각 제2 분리 스위치를 통해서 메모리 셀들의 제2 다수의 열들중 각각 하나의 열에 추가로 결합되며, 상기 감지 증폭기 영역은 다수의 블리더 장치들을 더 포함하며, 상기 블리더 장치들 각각은 프리챠지 전압원에 결합되고 적어도 하나의 평형 회로는 상기 제1 다수의 열들중 한 열에 결합되고 적어도 하나의 평형 회로는 상기 제2 다수의 열들중 한 열에 결합되어 각 평형 회로들에 의해 도출된 전류를 제한하는, 메모리 장치.
  13. 제12항에 있어서, 상기 다수의 블리더 장치들은 다수의 p-채널 MOS 트랜지스터들을 포함하는, 메모리 장치.
  14. 제12항에 있어서, 상기 프리챠지 전압원은 전원 전압의 1/2과 동일한 전압을 갖는 전압원을 포함하는, 메모리 장치.
  15. 제12항에 있어서, 상기 다수의 블리더 장치들은 다수의 트랜지스터들을 포함하며, 각 트랜지스터는 상기 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는, 메모리 장치.
  16. 제12항에 있어서, 상기 제1 다수의 열들중 한 열에 결합되는 상기 적어도 하나의 평형 회로는 상기 제1 다수의 열들 중 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하고, 상기 제2 다수의 열들 중 한 열에 결합되는 적어도 하나의 평형 회로는 상기 제2 다수의 열들 중 상기 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하는, 메모리 장치.
  17. 메모리 장치에 있어서,
    행들 및 열들로 배열된 메모리 셀들이 형성되는 제1 메모리 어레이 영역으로서, 각 열들은 상기 제1 메모리 어레이 영역에 또한 형성된 각 평형 회로에 결합되는, 상기 제1 메모리 어레이;
    행들 및 열들로 배열된 메모리 셀들이 형성되는 제2 메모리 어레이 영역으로서, 각 열들은 상기 제2 메모리 어레이 영역에 또한 형성된 각 평형 회로에 결합되는, 상기 제2 메모리 어레이 영역;
    감지 증폭기들 및 다수의 블리더 장치들이 형성되는 감지 증폭기 영역으로서, 각 블리더 장치는 프리챠지 전압원에 결합되고 상기 제1 메모리 어레이 영역에 형성되는 적어도 하나의 평형 회로 및 상기 제2 메모리 어레이 영역에 형성되는 적어도 하나의 평형 회로에 추가로 결합되는, 상기 감지 증폭기 영역; 및
    상기 감지 증폭기 영역에 형성되는 감지 증폭기들 각각을 상기 제1 메모리 어레이로부터의 메모리 셀들의 각 열 및 상기 제2 메모리 어레이로부터의 메모리 셀들의 각 열에 결합시키는 제1 및 제2 다수의 분리 스위치들을 포함하는, 메모리 장치.
  18. 제17항에 있어서, 상기 제1 메모리 어레이 영역에 형성되는 상기 적어도 하나의 평형 회로는 상기 제1 메모리 어레이 영역에 형성되는 제1 및 제2 평형 회로들을 포함하고, 상기 제2 메모리 어레이 영역에 형성되는 상기 적어도 하나의 평형 회로는 상기 제2 메모리 어레이 영역에 형성되는 제1 및 제2 평형 회로들을 포함하는, 메모리 장치.
  19. 제17항에 있어서, 상기 다수의 블리더 장치들은 다수의 p-채널 MOS 트랜지스터들을 포함하는, 메모리 장치.
  20. 제17항에 있어서, 상기 다수의 블리더 장치들은 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 각각 나타내는 다수의 트랜지스터들을 포함하는, 메모리 장치.
  21. 제17항에 있어서, 상기 프리챠지 전압원은 전원 전압의 1/2과 동일한 전압을 갖는 전압원을 포함하는, 메모리 장치.
  22. 컴퓨터 시스템에 있어서,
    프로세서 버스를 포함하는 프로세서;
    상기 프로세서 버스를 통해서 상기 프로세서에 결합되고 데이터를 상기 컴퓨터 시스템에 입력하도록 적응되는 입력 장치;
    상기 프로세서 버스를 통해서 상기 프로세서에 결합되고 상기 컴퓨터 시스템으로부터 데이터를 출력시키도록 적응되는 출력 장치; 및
    상기 프로세서 버스를 통해서 상기 프로세서에 결합되는 메모리 장치로서, 메모리 셀들의 행들 및 열들로 배열된 메모리 셀들을 가지며, 각 열은 평형 회로를 가져 각 열을 프리챠지 시키며, 상기 메모리 장치는 다수의 감지 증폭기들을 갖는 감지 증폭기 영역을 포함하며, 각 감지 증폭기는 각 제1 분리 스위치를 통해서 메모리 셀들의 제1 다수의 열들중 각각 하나의 열에 결합되고 각 제2 분리 스위치를 통해서 메모리 셀들의 제2 다수의 열들중 각각 하나의 열에 추가로 결합되며, 상기 감지 증폭기 영역은 다수의 블리더 장치들을 더 포함하며, 상기 블리더 장치들 각각은 프리챠지 전압원에 결합되고 적어도 하나의 평형 회로는 상기 제1 다수의 열들중 한 열에 결합되고 적어도 하나의 평형 회로는 상기 제2 다수의 열들중 한 열에 결합되어 각 평형 회로들에 의해 도출된 전류를 제한하는, 상기 메모리 장치를 포함하는, 컴퓨터 시스템.
  23. 제22항에 있어서, 상기 메모리 장치의 상기 다수의 블리더 장치들은 다수의 p-채널 MOS 트랜지스터들을 포함하는, 컴퓨터 시스템.
  24. 제22항에 있어서, 상기 메모리 장치의 프리챠지 전압원은 전원 전압원의 1/2과 동일한 전압을 갖는 전압원을 포함하는, 컴퓨터 시스템.
  25. 제22항에 있어서, 상기 메모리 장치의 다수의 블리더 장치들은 다수의 트랜지스터들을 포함하는데, 각 트랜지스터는 상기 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는, 컴퓨터 시스템.
  26. 제22항에 있어서, 상기 제1 다수의 열들중 한 열에 결합되는 상기 적어도 하나의 평형 회로는 상기 제1 다수의 열들 중 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하고, 상기 제2 다수의 열들 중 한 열에 결합되는 적어도 하나의 평형 회로는 상기 제2 다수의 열들 중 상기 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하는, 컴퓨터 시스템.
  27. 컴퓨터 시스템에 있어서,
    프로세서 버스를 포함하는 프로세서;
    상기 프로세서 버스를 통해서 상기 프로세서에 결합되고 데이터를 상기 컴퓨터 시스템에 입력하도록 적응되는 입력 장치;
    상기 프로세서 버스를 통해서 상기 프로세서에 결합되고 상기 컴퓨터 시스템으로부터 데이터를 출력시키도록 적응되는 출력 장치; 및
    상기 프로세서 버스를 통해서 상기 프로세서에 결합되는 메모리 장치를 포함하고,
    상기 메모리 장치는:
    행들 및 열들로 배열된 메모리 셀들을 갖는 제1 메모리 어레이로서, 각 열들은 평형 회로를 가져 각 열을 프리챠지 시키는, 제1 메모리 어레이;
    행들 및 열들로 배열된 메모리 셀들을 갖는 제2 메모리 어레이로서, 각 열들은 평형 회로를 가져 각 열을 프리챠지 시키는, 제2 메모리 어레이; 및
    프리챠지 전압원에 결합되고 상기 제1 메모리 어레이 내의 열의 적어도 하나의 평형 회로 및 상기 제2 메모리 어레이 내의 열의 적어도 하나의 평형 회로에 추가로 결합되는 블리더 장치로서, 상기 프리챠지 전압원으로부터 상기 평형 회로들에 의해 도출된 전류를 제한하는, 상기 블리더 장치를 포함하는, 컴퓨터 시스템.
  28. 제27항에 있어서, 상기 제1 메모리 어레이의 열에 결합되는 상기 적어도 하나의 평형 회로는 상기 제1 메모리 어레이의 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하고, 상기 제2 메모리 어레이의 열에 결합되는 적어도 하나의 평형 회로는 상기 제2 메모리 어레이의 상기 제1 및 제2 열들 각각에 결합되는 제1 및 제2 평형 회로들을 포함하는, 컴퓨터 시스템.
  29. 제27항에 있어서, 상기 메모리 장치의 상기 블리더 장치들은 p-채널 MOS 트랜지스터를 포함하는, 컴퓨터 시스템.
  30. 제27항에 있어서, 상기 메모리 장치의 블리더 장치는 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는 트랜지스터를 포함하는, 컴퓨터 시스템.
  31. 제27항에 있어서, 상기 메모리 장치의 프리챠지 전압원은 전원 전압원의 1/2과 동일한 전압을 갖는 전압원을 포함하는, 컴퓨터 시스템.
  32. 메모리 셀들이 메모리 셀들의 행들 및 열들로 배열되는 다수의 메모리 어레이들을 갖는 메모리 장치에서, 각 열은 각 평형 회로에 결합되며, 상기 평형 회로들로의 전류를 제한하는 방법에 있어서,
    감지 증폭기들이 상기 제1 및 제2 메모리 어레이들의 상기 메모리 셀들에 의해 저장된 데이터 상태들을 증폭시키기 위하여 형성되는 상기 제1 다수의 메모리 어레이들 및 상기 제2 다수의 메모리 어레이들 간에 배치되는 감지 증폭기 영역을 형성하는 단계; 및
    프리챠지 전압원에 결합되는 상기 감지 증폭기 영역에 다수의 블리더 장치들을 형성하는 단계로서, 상기 블리더 장치들 각각은 상기 제1 메모리 어레이 내의 메모리 셀들의 열에 결합되는 적어도 하나의 평형 회로 및 상기 제2 메모리 어레이 내의 메모리 셀들의 열에 결합되는 적어도 하나의 평형 회로에 추가로 결합되는, 형성 단계를 포함하는, 전류 제한 방법.
  33. 제32항에 있어서, 다수의 블리더 장치들을 형성하는 단계는 다수의 p-채널 MOS 트랜지스터들을 형성하는 다계를 포함하는, 전류 제한 방법.
  34. 제32항에 있어서, 다수의 블리더 장치들을 형성하는 단계는 다수의 트랜지스터들을 형성하는 단계를 포함하며, 각 트랜지스터는 상기 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는, 전류 제한 방법.
  35. 메모리 셀들이 메모리 셀들의 행들 및 열들로 배열되는 다수의 메모리 어레이들을 갖는 메모리 장치에서, 각 열은 각 평형 회로에 결합되며, 상기 평형 회로들로의 전류를 제한하는 방법에 있어서,
    감지 증폭기들이 상기 제1 및 제2 메모리 어레이들의 상기 메모리 셀들에 의해 저장된 데이터 상태들을 증폭시키기 위하여 형성되는 상기 제1 다수의 메모리 어레이들 및 상기 제2 다수의 메모리 어레이들 간에 배치되는 감지 증폭기 영역을 형성하는 단계; 및
    프리챠지 전압원에 결합되는 전류 제한 블리더 장치를 상기 제1 메모리 어레이 내의 메모리 셀들의 열에 결합되는 적어도 하나의 평형 회로 및 상기 제2 메모리 어레이 내의 메모리 셀들의 열에 결합되는 적어도 하나의 평형 회로 간에서 공유하는 단계를 포함하는, 전류 제한 방법.
  36. 제35항에 있어서, 상기 전류 제한 블리더 장치는 p-채널 MOS 트랜지스터를 공유하는 단계를 포함하는, 전류 제한 방법.
  37. 제35항에 있어서, 상기 전류 제한 블리더 장치를 공유하는 단계는 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는 트랜지스터를 공유하는 단계를 포함하는, 전류 제한 방법.
  38. 메모리 셀들이 메모리 셀들의 행들 및 열들로 배열되는 다수의 메모리 어레이들을 갖는 메모리 장치에서, 각 열은 각 평형 회로에 결합되며, 상기 평형 회로들로의 전류를 제한하는 방법에 있어서,
    감지 증폭기들이 상기 제1 및 제2 메모리 어레이들의 상기 메모리 셀들에 의해 저장된 데이터 상태들을 증폭시키기 위하여 형성되는 상기 제1 다수의 메모리 어레이들 및 상기 제2 다수의 메모리 어레이들 간에 배치되는 감지 증폭기 영역을 형성하는 단계; 및
    상기 감지 증폭기 영역에 형성되고 프리챠지 전압원에 결합되는 전류 제한 블리더 장치를 통해서 상기 제1 및 제2 메모리 어레이들의 상기 평형 회로들에 의해 도출되는 전류를 제한하는 단계를 포함하는, 전류 제한 방법.
  39. 메모리 장치를 형성하는 방법에 있어서,
    행들 및 열들로 배열된 메모리 셀들을 갖는 제1 메모리 어레이를 형성하는 단계로서, 각 열들은 평형 회로를 갖는, 상기 제1 메모리 어레이 형성 단계;
    행들 및 열들로 배열된 메모리 셀들을 갖는 제2 메모리 어레이를 형성하는 단계로서, 각 열들은 평형 회로를 갖는, 상기 제2 메모리 어레이 형성 단계;
    다수의 감지 증폭기들이 형성되는 감지 증폭기 영역을 형성하는 단계로서, 각 감지 증폭기는 상기 제1 메모리 어레이의 각 열에 결합되고 상기 제2 메모리 어레이의 각 열에 추가로 결합되는, 상기 감지 증폭기 영역 형성 단계; 및
    프리챠지 전압원에 결합되는 상기 감지 증폭기 영역에서 블리더 장치를 형성하고 상기 블리더 장치를 상기 제1 메모리 어레이의 열 및 상기 제2 메모리 어레이의 열의 상기 평형 회로들에 결합시키는 단계로서, 상기 제1 및 및 제2 메모리 어레이들의 열들은 동일한 감지 증폭기에 결합되는, 상기 결합 단계를 포함하는, 메모리 장치 형성 방법.
  40. 제39항에 있어서, 상기 감지 증폭기 영역에서 블리더 장치를 형성하는 단계는 상기 감지 증폭기 영역에서 p-채널 MOS 트랜지스터를 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  41. 제39항에 있어서, 상기 감지 증폭기 영역에 블리더 장치를 형성하는 단계는 트랜지스터 양단의 전압이 증가할 때 포화 전류 특성을 나타내는 트랜지스터를 상기 감지 증폭기 영역에 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
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