JPH1125674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1125674A JPH1125674A JP9178622A JP17862297A JPH1125674A JP H1125674 A JPH1125674 A JP H1125674A JP 9178622 A JP9178622 A JP 9178622A JP 17862297 A JP17862297 A JP 17862297A JP H1125674 A JPH1125674 A JP H1125674A
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- Japan
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- level
- bit line
- line pair
- sense amplifier
- memory cell
- Prior art date
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Abstract
(57)【要約】
【課題】ダイナミックＲＡＭのメモリセルへのデータ書
込み動作において、書込み動作の前状態でメモリセルに
格納されていたデータと逆論理のデータを書込む場合、
書込み動作に時間がかかる。 【解決手段】各ビット線対にイコライズ回路を設け、選
択メモリセルにデータを書込むとき、選択メモリセルが
接続されているビット線対に設けられたイコライズ回路
を一定時間活性状態にすることでビット線対の電位をあ
る中間レベルとし、書込み動作の前状態で選択メモリセ
ルに格納されていたデータを破壊して、その後に選択メ
モリセルにデータを書込む。選択メモリセルへのデータ
の書込みはセンスアンプにより行うので、センスアンプ
が接続されるビット線対にわずかな電位差が生じた時点
で電位差がセンスアンプによって増幅されメモリセルへ
のデータの書込みができる。
込み動作において、書込み動作の前状態でメモリセルに
格納されていたデータと逆論理のデータを書込む場合、
書込み動作に時間がかかる。 【解決手段】各ビット線対にイコライズ回路を設け、選
択メモリセルにデータを書込むとき、選択メモリセルが
接続されているビット線対に設けられたイコライズ回路
を一定時間活性状態にすることでビット線対の電位をあ
る中間レベルとし、書込み動作の前状態で選択メモリセ
ルに格納されていたデータを破壊して、その後に選択メ
モリセルにデータを書込む。選択メモリセルへのデータ
の書込みはセンスアンプにより行うので、センスアンプ
が接続されるビット線対にわずかな電位差が生じた時点
で電位差がセンスアンプによって増幅されメモリセルへ
のデータの書込みができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にダイナミック・ランダム・アクセス・メモリ
（以後、ＤＲＡＭと明記する）における書き込み動作の
性能を向上させる技術に関するものである。
し、特にダイナミック・ランダム・アクセス・メモリ
（以後、ＤＲＡＭと明記する）における書き込み動作の
性能を向上させる技術に関するものである。
【０００２】
【従来の技術】図２に、従来のＤＲＡＭにおけるメモリ
セル周辺部を中心としたブロックの回路図の一例を示
す。図２における２０１、２０５はダイナミック型メモ
リセル（以後、それぞれＭＣ２０１、ＭＣ２０５と明記
する）、２０９はセンスアンプ、２１０は列選択手段、
２２３は書き込みドライバ、２３０、２３１は書き込み
データ対線（以後、それぞれＷＤ２３０、／ＷＤ２３１
と明記する）、２３２は列制御信号線（以後、ＣＬｎ２
３２と明記する）、２３３は書き込み制御信号線（以
後、ＷＣＯＮ２３３と明記する）、２３４、２３５はワ
ード線（以後、それぞれＷＬ２３４、／ＷＬ２３５と明
記する）、２３６、２３７はビット線対（以後、それぞ
れＢＬ２３６、／ＢＬ２３７と明記する）、２３８、２
３９は入出力線対（以後、それぞれＩＯ２３８、／ＩＯ
２３９と明記する）、２４２はセンスアンプ制御信号線
（以後、ＳＡＯＮ２４２と明記する）である。ここで、
ビット線対ＢＬ２３６、／ＢＬ２３７に接続されるすべ
てのワード線がＬレベルの時、該ビット線対は図示せぬ
充電手段によって所定のレベルに充電される。また、入
出力線対ＩＯ２３８、／ＩＯ２３９に接続されるビット
線対が所定のレベルへの充電動作を行っている時、該入
出力線対は図示せぬ充電手段によって所定のレベルに充
電されている。
セル周辺部を中心としたブロックの回路図の一例を示
す。図２における２０１、２０５はダイナミック型メモ
リセル（以後、それぞれＭＣ２０１、ＭＣ２０５と明記
する）、２０９はセンスアンプ、２１０は列選択手段、
２２３は書き込みドライバ、２３０、２３１は書き込み
データ対線（以後、それぞれＷＤ２３０、／ＷＤ２３１
と明記する）、２３２は列制御信号線（以後、ＣＬｎ２
３２と明記する）、２３３は書き込み制御信号線（以
後、ＷＣＯＮ２３３と明記する）、２３４、２３５はワ
ード線（以後、それぞれＷＬ２３４、／ＷＬ２３５と明
記する）、２３６、２３７はビット線対（以後、それぞ
れＢＬ２３６、／ＢＬ２３７と明記する）、２３８、２
３９は入出力線対（以後、それぞれＩＯ２３８、／ＩＯ
２３９と明記する）、２４２はセンスアンプ制御信号線
（以後、ＳＡＯＮ２４２と明記する）である。ここで、
ビット線対ＢＬ２３６、／ＢＬ２３７に接続されるすべ
てのワード線がＬレベルの時、該ビット線対は図示せぬ
充電手段によって所定のレベルに充電される。また、入
出力線対ＩＯ２３８、／ＩＯ２３９に接続されるビット
線対が所定のレベルへの充電動作を行っている時、該入
出力線対は図示せぬ充電手段によって所定のレベルに充
電されている。
【０００３】まず、図２の回路の読み出し動作を説明す
る。以下、ＭＣ２０１にＬデータが書き込まれていた場
合を例にとり、図４のタイミングチャートの読み出し動
作の部分を用いて説明する。ここで、図４における２３
０、２３１、２３２、２３３、２３４、２３５、２３
６、２３７、２３８、２３９、２４２はそれぞれＷＤ、
／ＷＤ、ＣＬｎ、ＷＣＯＮ、ＷＬ、／ＷＬ、ＢＬ、／Ｂ
Ｌ、ＩＯ、／ＩＯ、ＳＡＯＮの波形である。／ＷＬ２３
５がＬレベルのままＷＬ２３４がＬレベルからＨレベル
になると、ＭＣ２０１に書き込まれていたＬデータがＢ
Ｌ２３６に出力され、ＢＬ２３６の電位が所定のレベル
からあるレベルだけ下降する。一方、／ＢＬ２３７の電
位は変化しない。／ＷＬ２３５がＬレベルであるため、
ＭＣ２０５が非選択状態になるからである。所定時間
後、ＳＡＯＮ２４２がＨレベルになり、この状態でＣＬ
ｎ２３２がＬレベルであれば、ノード２４０はＨレベル
となりセンスアンプ２０９が活性状態となる。このと
き、ＢＬ２３６と／ＢＬ２３７との間にはある電位差が
生じているので、該電位差がセンスアンプ２０９によっ
て増幅されてＢＬ２３６及び／ＢＬ２３７の電位はそれ
ぞれＬレベル及びＨレベルになる。その後、ＣＬｎ２３
２がＨレベルになると、ＩＯ２３８とＢＬ２３６とが、
さらに／ＩＯ２３９と／ＢＬ２３７とが接続される。そ
の結果、ＩＯ２３８及び／ＩＯ２３９にはＢＬ２３６及
び／ＢＬ２３７のデータが出力されるので、それぞれＬ
レベル及びＨレベルとなり、出力端２４０及び２４１に
それぞれＬデータ及びＨデータが読み出される。その
後、ＷＬ２３４がＬレベルになると、入出力線対ＩＯ２
３８、／ＩＯ２３９とビット線対ＢＬ２３６、／ＢＬ２
３７は図示せぬ充電手段により所定のレベルに充電され
る。
る。以下、ＭＣ２０１にＬデータが書き込まれていた場
合を例にとり、図４のタイミングチャートの読み出し動
作の部分を用いて説明する。ここで、図４における２３
０、２３１、２３２、２３３、２３４、２３５、２３
６、２３７、２３８、２３９、２４２はそれぞれＷＤ、
／ＷＤ、ＣＬｎ、ＷＣＯＮ、ＷＬ、／ＷＬ、ＢＬ、／Ｂ
Ｌ、ＩＯ、／ＩＯ、ＳＡＯＮの波形である。／ＷＬ２３
５がＬレベルのままＷＬ２３４がＬレベルからＨレベル
になると、ＭＣ２０１に書き込まれていたＬデータがＢ
Ｌ２３６に出力され、ＢＬ２３６の電位が所定のレベル
からあるレベルだけ下降する。一方、／ＢＬ２３７の電
位は変化しない。／ＷＬ２３５がＬレベルであるため、
ＭＣ２０５が非選択状態になるからである。所定時間
後、ＳＡＯＮ２４２がＨレベルになり、この状態でＣＬ
ｎ２３２がＬレベルであれば、ノード２４０はＨレベル
となりセンスアンプ２０９が活性状態となる。このと
き、ＢＬ２３６と／ＢＬ２３７との間にはある電位差が
生じているので、該電位差がセンスアンプ２０９によっ
て増幅されてＢＬ２３６及び／ＢＬ２３７の電位はそれ
ぞれＬレベル及びＨレベルになる。その後、ＣＬｎ２３
２がＨレベルになると、ＩＯ２３８とＢＬ２３６とが、
さらに／ＩＯ２３９と／ＢＬ２３７とが接続される。そ
の結果、ＩＯ２３８及び／ＩＯ２３９にはＢＬ２３６及
び／ＢＬ２３７のデータが出力されるので、それぞれＬ
レベル及びＨレベルとなり、出力端２４０及び２４１に
それぞれＬデータ及びＨデータが読み出される。その
後、ＷＬ２３４がＬレベルになると、入出力線対ＩＯ２
３８、／ＩＯ２３９とビット線対ＢＬ２３６、／ＢＬ２
３７は図示せぬ充電手段により所定のレベルに充電され
る。
【０００４】次に、図２の回路の書き込み動作を説明す
る。以下、書き込み動作の前状態でＭＣ２０１にＬデー
タが格納されている場合を例にとり、図４のタイミング
チャートの書き込み動作の部分を用いて説明する。／Ｗ
Ｌ２３５がＬレベルのままＷＬ２３４がＬレベルからＨ
レベルになると、ＭＣ２０１に格納されていたＬデータ
がＢＬ２３６に出力され、ＢＬ２３６の電位が所定のレ
ベルからあるレベルだけ下降する。一方、／ＢＬ２３７
の電位は変化しない。／ＷＬ２３５がＬレベルであるた
め、ＭＣ２０５が非選択状態になるからである。所定時
間後、ＳＡＯＮ２４２がＨレベルになり、この状態でＣ
Ｌｎ２３２がＬレベルであれば、ノード２４０はＨレベ
ルとなりセンスアンプ２０９が活性状態となる。このと
き、ＢＬ２３６と／ＢＬ２３７との間にはある電位差が
生じているので、該電位差がセンスアンプ２０９によっ
て増幅されてＢＬ２３６及び／ＢＬ２３７の電位はそれ
ぞれＬレベル及びＨレベルになる。その後、ＷＣＯＮ２
３３がＨレベルとなり、ＣＬｎ２３２がＨレベルになる
とセンスアンプ２０９が非活性状態となり、同時にＩＯ
２３８とＢＬ２３６とが、さらに／ＩＯ２３９と／ＢＬ
２３７とが接続される。その結果、ＩＯ２３８及び／Ｉ
Ｏ２３９にはＢＬ２３６及び／ＢＬ２３７のデータが出
力されるので、それぞれＬレベル及びＨレベルとなる。
この状態で、一対の書き込みデータＷＤ２３０及び／Ｗ
Ｄ２３１のうちＷＤ２３０がＨレベルになるとＩＯ２３
８及び／ＩＯ２３９はそれぞれＨレベル及びＬレベルと
なる。ここで、ＣＬｎはＨレベルになっているので、Ｉ
Ｏ２３８及び／ＩＯ２３９のデータは列選択手段２１０
を介してＢＬ２３６及び／ＢＬ２３７に転送され、ＢＬ
２３６及び／ＢＬ２３７の電位はそれぞれＨレベル及び
Ｌレベルとなる。つまり、ＷＤ２３０がＨレベルになっ
たところで、ＢＬ２３６の電位をＬレベルからＨレベル
へ、／ＢＬ２３７の電位をＨレベルからＬレベルへとい
うように、それぞれの電位をフルスイングさせている。
そのため、ＷＤ２３０にＨデータが入力されてからＢＬ
２３６の電位が完全にＨレベルになるまでの時間はｔ２
となる。この段階では、ＣＬｎ２３２及びＷＣＯＮ２３
３がＨレベルとなっているので、センスアンプ２０９が
非活性状態となり、ＢＬ２３６のＨデータはＭＣ２０１
にそのまま書き込まれる。この後、ＷＬ２３４がＬレベ
ルになると、入出力線対ＩＯ２３８、／ＩＯ２３９とビ
ット線対ＢＬ２３６、／ＢＬ２３７は図示せぬ充電手段
により所定のレベルに充電される。
る。以下、書き込み動作の前状態でＭＣ２０１にＬデー
タが格納されている場合を例にとり、図４のタイミング
チャートの書き込み動作の部分を用いて説明する。／Ｗ
Ｌ２３５がＬレベルのままＷＬ２３４がＬレベルからＨ
レベルになると、ＭＣ２０１に格納されていたＬデータ
がＢＬ２３６に出力され、ＢＬ２３６の電位が所定のレ
ベルからあるレベルだけ下降する。一方、／ＢＬ２３７
の電位は変化しない。／ＷＬ２３５がＬレベルであるた
め、ＭＣ２０５が非選択状態になるからである。所定時
間後、ＳＡＯＮ２４２がＨレベルになり、この状態でＣ
Ｌｎ２３２がＬレベルであれば、ノード２４０はＨレベ
ルとなりセンスアンプ２０９が活性状態となる。このと
き、ＢＬ２３６と／ＢＬ２３７との間にはある電位差が
生じているので、該電位差がセンスアンプ２０９によっ
て増幅されてＢＬ２３６及び／ＢＬ２３７の電位はそれ
ぞれＬレベル及びＨレベルになる。その後、ＷＣＯＮ２
３３がＨレベルとなり、ＣＬｎ２３２がＨレベルになる
とセンスアンプ２０９が非活性状態となり、同時にＩＯ
２３８とＢＬ２３６とが、さらに／ＩＯ２３９と／ＢＬ
２３７とが接続される。その結果、ＩＯ２３８及び／Ｉ
Ｏ２３９にはＢＬ２３６及び／ＢＬ２３７のデータが出
力されるので、それぞれＬレベル及びＨレベルとなる。
この状態で、一対の書き込みデータＷＤ２３０及び／Ｗ
Ｄ２３１のうちＷＤ２３０がＨレベルになるとＩＯ２３
８及び／ＩＯ２３９はそれぞれＨレベル及びＬレベルと
なる。ここで、ＣＬｎはＨレベルになっているので、Ｉ
Ｏ２３８及び／ＩＯ２３９のデータは列選択手段２１０
を介してＢＬ２３６及び／ＢＬ２３７に転送され、ＢＬ
２３６及び／ＢＬ２３７の電位はそれぞれＨレベル及び
Ｌレベルとなる。つまり、ＷＤ２３０がＨレベルになっ
たところで、ＢＬ２３６の電位をＬレベルからＨレベル
へ、／ＢＬ２３７の電位をＨレベルからＬレベルへとい
うように、それぞれの電位をフルスイングさせている。
そのため、ＷＤ２３０にＨデータが入力されてからＢＬ
２３６の電位が完全にＨレベルになるまでの時間はｔ２
となる。この段階では、ＣＬｎ２３２及びＷＣＯＮ２３
３がＨレベルとなっているので、センスアンプ２０９が
非活性状態となり、ＢＬ２３６のＨデータはＭＣ２０１
にそのまま書き込まれる。この後、ＷＬ２３４がＬレベ
ルになると、入出力線対ＩＯ２３８、／ＩＯ２３９とビ
ット線対ＢＬ２３６、／ＢＬ２３７は図示せぬ充電手段
により所定のレベルに充電される。
【０００５】以上が図2の回路の動作である。
【０００６】
【発明が解決しようとする課題】従来例を示した図2の
回路の書き込み動作において、ＭＣ２０１へのＨデータ
の書き込み考える。この書き込み動作の前状態において
ＭＣ２０１にＬデータが格納されていた場合、センスア
ンプ２０９が活性状態の期間では、センスアンプ２０９
によってＢＬ２３６の付加容量（図示せず）へは電子が
注入され続け、ＢＬ２３６はＬレベルに保たれる。その
後、センスアンプ２０９が非活性状態になると、ＢＬ２
３６の付加容量への電子の注入は停止するが、蓄えられ
た電子はそのまま残っている。そのため、ＭＣ２０１に
Ｈデータを書き込むためには、すでに説明したように、
ＢＬ２３６の付加容量の電子を抜いてＢＬ２３６の電位
をＬレベルからＨレベルまでフルスイングさせることで
電位を上げてやる必要がある。したがって、ＢＬ２３６
の電位をＬレベルからＨレベルまで高速で上げるために
は、書き込みドライバ２２３と列選択手段２１０の電流
駆動能力を大きく設定しなければならない。このよう
に、従来の回路では書き込み動作を高速に行うために書
き込みドライバと列選択手段をサイズの大きなトランジ
スタで構成し、その電流駆動能力を大きくしておかなけ
ればならなかった。その結果、書き込みドライバと列選
択手段のレイアウトスペースを大きくしなければならな
いという課題を抱えていた。
回路の書き込み動作において、ＭＣ２０１へのＨデータ
の書き込み考える。この書き込み動作の前状態において
ＭＣ２０１にＬデータが格納されていた場合、センスア
ンプ２０９が活性状態の期間では、センスアンプ２０９
によってＢＬ２３６の付加容量（図示せず）へは電子が
注入され続け、ＢＬ２３６はＬレベルに保たれる。その
後、センスアンプ２０９が非活性状態になると、ＢＬ２
３６の付加容量への電子の注入は停止するが、蓄えられ
た電子はそのまま残っている。そのため、ＭＣ２０１に
Ｈデータを書き込むためには、すでに説明したように、
ＢＬ２３６の付加容量の電子を抜いてＢＬ２３６の電位
をＬレベルからＨレベルまでフルスイングさせることで
電位を上げてやる必要がある。したがって、ＢＬ２３６
の電位をＬレベルからＨレベルまで高速で上げるために
は、書き込みドライバ２２３と列選択手段２１０の電流
駆動能力を大きく設定しなければならない。このよう
に、従来の回路では書き込み動作を高速に行うために書
き込みドライバと列選択手段をサイズの大きなトランジ
スタで構成し、その電流駆動能力を大きくしておかなけ
ればならなかった。その結果、書き込みドライバと列選
択手段のレイアウトスペースを大きくしなければならな
いという課題を抱えていた。
【０００７】また、従来例を示した図2の回路では、Ｗ
ＣＯＮ２３３によってセンスアンプ２０９の活性、非活
性を制御する必要があるため各ビット線対にナンドゲー
ト２２２及び２４３を設けなければならず、その結果、
チップ面積が大きくなってしまう。
ＣＯＮ２３３によってセンスアンプ２０９の活性、非活
性を制御する必要があるため各ビット線対にナンドゲー
ト２２２及び２４３を設けなければならず、その結果、
チップ面積が大きくなってしまう。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明の半導体記憶装置は、複数のワード線と複数
のビット線対の交差部にそれぞれ設けられた複数のダイ
ナミック型メモリセルと、前記複数のビット線対に接続
されたセンスアンプと、前記複数のビット線対のいずれ
かに選択的に接続され前記複数のダイナミック型メモリ
セルに所定の電荷情報を書き込む機能を持つ書き込みド
ライバとを備えた半導体記憶装置において、前記複数の
ビット線対のそれぞれに該ビット線対を一定時間だけ同
電位にする機能を有するイコライズ回路を設け、前記複
数のダイナミック型メモリセルのいずれかを選択して該
メモリセルに所定の電荷情報を書き込むとき、該選択メ
モリセルが接続されているビット線対に接続された該イ
コライズ回路を一定時間活性状態とし、該イコライズ回
路が非活性状態になった時点で該選択メモリセルが接続
されているビット線対に接続された該センスアンプが活
性状態であることにより、該選択メモリセルに該電荷情
報が書き込まれることを特徴とした。
め、本発明の半導体記憶装置は、複数のワード線と複数
のビット線対の交差部にそれぞれ設けられた複数のダイ
ナミック型メモリセルと、前記複数のビット線対に接続
されたセンスアンプと、前記複数のビット線対のいずれ
かに選択的に接続され前記複数のダイナミック型メモリ
セルに所定の電荷情報を書き込む機能を持つ書き込みド
ライバとを備えた半導体記憶装置において、前記複数の
ビット線対のそれぞれに該ビット線対を一定時間だけ同
電位にする機能を有するイコライズ回路を設け、前記複
数のダイナミック型メモリセルのいずれかを選択して該
メモリセルに所定の電荷情報を書き込むとき、該選択メ
モリセルが接続されているビット線対に接続された該イ
コライズ回路を一定時間活性状態とし、該イコライズ回
路が非活性状態になった時点で該選択メモリセルが接続
されているビット線対に接続された該センスアンプが活
性状態であることにより、該選択メモリセルに該電荷情
報が書き込まれることを特徴とした。
【０００９】また、前記書き込みドライバは、該書き込
みドライバが接続されているビット線対のどちらか一本
にのみ電荷情報を出力することを特徴とする。
みドライバが接続されているビット線対のどちらか一本
にのみ電荷情報を出力することを特徴とする。
【００１０】また、前記複数のダイナミック型メモリセ
ルのいずれかを選択して該メモリセルに所定の電荷情報
を書き込むとき、該選択メモリセルが接続されているビ
ット線対に接続された該センスアンプが該ビット線対の
電位差を検出したところで、該ビット線対と前記書き込
みドライバとの導電経路を遮断することを特徴とする。
ルのいずれかを選択して該メモリセルに所定の電荷情報
を書き込むとき、該選択メモリセルが接続されているビ
ット線対に接続された該センスアンプが該ビット線対の
電位差を検出したところで、該ビット線対と前記書き込
みドライバとの導電経路を遮断することを特徴とする。
【００１１】
【作用】前記手段によれば、書き込み動作の前状態でメ
モリセルに格納されていたデータをイコライズ回路によ
って一旦破壊した後でメモリセルへの書き込みを行うの
で、書き込み動作の高速化がはかれる。
モリセルに格納されていたデータをイコライズ回路によ
って一旦破壊した後でメモリセルへの書き込みを行うの
で、書き込み動作の高速化がはかれる。
【００１２】さらに、前記手段によれば、メモリセルへ
のデータの書き込みをセンスアンプによって行うため、
ビット線対の電位差が小さくても書き込みができるの
で、書き込みドライバあるいは列選択手段の電流駆動能
力を従来よりも小さくできる。また、書き込み動作にお
いて、センスアンプが該センスアンプに接続されるビッ
ト線対の電位差を検出した時点で該ビット線対と書き込
みドライバが接続される配線との電流経路を遮断するの
で、センスアンプによる充放電動作を最小限に防ぐこと
ができる。
のデータの書き込みをセンスアンプによって行うため、
ビット線対の電位差が小さくても書き込みができるの
で、書き込みドライバあるいは列選択手段の電流駆動能
力を従来よりも小さくできる。また、書き込み動作にお
いて、センスアンプが該センスアンプに接続されるビッ
ト線対の電位差を検出した時点で該ビット線対と書き込
みドライバが接続される配線との電流経路を遮断するの
で、センスアンプによる充放電動作を最小限に防ぐこと
ができる。
【００１３】さらに前記手段によれば、書き込み動作に
おいてビット線対ごとにセンスアンプの活性、非活性を
切換える動作を必ずしも必要としないので、該切換え動
作を行うための回路を必要としない。
おいてビット線対ごとにセンスアンプの活性、非活性を
切換える動作を必ずしも必要としないので、該切換え動
作を行うための回路を必要としない。
【００１４】さらに前記手段によれば、書き込みドライ
バを従来回路よりも少ない素子数で構成したので、チッ
プ面積の縮小が実現できる。
バを従来回路よりも少ない素子数で構成したので、チッ
プ面積の縮小が実現できる。
【００１５】
【発明の実施の形態】図１に本発明の実施の形態の一例
を示す。図１における１０１、１０５はメモリセル（以
後、それぞれＭＣ１０１、ＭＣ１０５と明記する）、１
０９はセンスアンプ、１１０は列選択手段、１２２はイ
コライズ回路、１２３は書き込みドライバ、１３０、１
３１は書き込みデータ対線（以後、それぞれＷＤ１３
０、／ＷＤ１３１と明記する）、１３２は列制御信号線
（以後、ＣＬｎ１３２と明記する）、１３３は書き込み
制御信号線（以後、ＷＣＯＮ１３３と明記する）、１３
４、１３５はワード線（以後、それぞれＷＬ１３４、／
ＷＬ１３５と明記する）、１３６、１３７はビット線対
（以後、それぞれＢＬ１３６、／ＢＬ１３７と明記す
る）、１３８、１３９は入出力線対（以後、それぞれＩ
Ｏ１３８、／ＩＯ１３９と明記する）、１４２はセンス
アンプ制御信号線（以後、ＳＡＯＮ１４２と明記する）
である。ここで、ビット線対ＢＬ１３６、／ＢＬ１３７
に接続されるすべてのワード線がＬレベルの時、該ビッ
ト線対は図示せぬ充電手段によって所定のレベルに充電
される。また、入出力線対ＩＯ１３８、／ＩＯ１３９に
接続されるビット線対が所定のレベルへの充電動作を行
っている時、該入出力線対は図示せぬ充電手段によって
所定のレベルに充電されている。また、書き込みドライ
バ１２３はＤＢ１３８または／ＤＢ１３９のどちらか一
方にのみＬデータを出力する機能を有する。
を示す。図１における１０１、１０５はメモリセル（以
後、それぞれＭＣ１０１、ＭＣ１０５と明記する）、１
０９はセンスアンプ、１１０は列選択手段、１２２はイ
コライズ回路、１２３は書き込みドライバ、１３０、１
３１は書き込みデータ対線（以後、それぞれＷＤ１３
０、／ＷＤ１３１と明記する）、１３２は列制御信号線
（以後、ＣＬｎ１３２と明記する）、１３３は書き込み
制御信号線（以後、ＷＣＯＮ１３３と明記する）、１３
４、１３５はワード線（以後、それぞれＷＬ１３４、／
ＷＬ１３５と明記する）、１３６、１３７はビット線対
（以後、それぞれＢＬ１３６、／ＢＬ１３７と明記す
る）、１３８、１３９は入出力線対（以後、それぞれＩ
Ｏ１３８、／ＩＯ１３９と明記する）、１４２はセンス
アンプ制御信号線（以後、ＳＡＯＮ１４２と明記する）
である。ここで、ビット線対ＢＬ１３６、／ＢＬ１３７
に接続されるすべてのワード線がＬレベルの時、該ビッ
ト線対は図示せぬ充電手段によって所定のレベルに充電
される。また、入出力線対ＩＯ１３８、／ＩＯ１３９に
接続されるビット線対が所定のレベルへの充電動作を行
っている時、該入出力線対は図示せぬ充電手段によって
所定のレベルに充電されている。また、書き込みドライ
バ１２３はＤＢ１３８または／ＤＢ１３９のどちらか一
方にのみＬデータを出力する機能を有する。
【００１６】まず、図１の回路の読み出し動作を説明す
る。以下、ＭＣ１０１にＬデータが書き込まれていた場
合を例にとり、図３のタイミングチャートの読み出し動
作の部分を用いて説明する。ここで、図３における１３
０、１３１、１３２、１３３、１３４、１３５、１３
６、１３７、１３８、１３９、１４２はそれぞれＷＤ、
／ＷＤ、ＣＬｎ、、ＷＣＯＮ、ＷＬ、／ＷＬ、ＢＬ、／
ＢＬ、ＩＯ、／ＩＯ、ＳＡＯＮの波形である。／ＷＬ１
３５がＬレベルのままＷＬ１３４がＬレベルからＨレベ
ルになると、ＭＣ１０１に書き込まれていたＬデータが
ＢＬ１３６に出力され、ＢＬ１３６の電位が所定のレベ
ルからあるレベルだけ下降する。一方、／ＢＬ１３７の
電位は変化しない。／ＷＬ１３５がＬレベルであるた
め、ＭＣ１０５が非選択状態になるからである。所定時
間後、ＳＡＯＮ１４２がＨレベルになると、センスアン
プ１０９が活性状態となる。このとき、ＢＬ１３６と／
ＢＬ１３７との間にはある電位差が生じているので、該
電位差がセンスアンプ１０９によって増幅されてＢＬ１
３６及び／ＢＬ１３７の電位はそれぞれＬレベル及びＨ
レベルになる。その後、ＣＬｎ１３２がＨレベルになる
と、ＩＯ１３８とＢＬ１３６とが、さらに／ＩＯ１３９
と／ＢＬ１３７とが接続される。その結果、ＩＯ１３８
及び／ＩＯ１３９にはＢＬ１３６及び／ＢＬ１３７のデ
ータが出力されるので、それぞれＬレベル及びＨレベル
となり、出力端１４０及び１４１にそれぞれＬデータ及
びＨデータが読み出される。その後、ＷＬ１３４がＬレ
ベルになると、入出力線対ＩＯ１３８、／ＩＯ１３９と
ビット線対ＢＬ１３６、／ＢＬ１３７は図示せぬ充電手
段により所定のレベルに充電される。このように、読み
出し動作におけるビット線対ＢＬ１３６、／ＢＬ１３７
及び入出力線対ＩＯ１３８、／ＩＯ１３９の動きは、従
来例を示した図2のビット線対ＢＬ２３６、／ＢＬ２３
７及び入出力線対ＩＯ２３８、／ＩＯ２３９と同様であ
る。
る。以下、ＭＣ１０１にＬデータが書き込まれていた場
合を例にとり、図３のタイミングチャートの読み出し動
作の部分を用いて説明する。ここで、図３における１３
０、１３１、１３２、１３３、１３４、１３５、１３
６、１３７、１３８、１３９、１４２はそれぞれＷＤ、
／ＷＤ、ＣＬｎ、、ＷＣＯＮ、ＷＬ、／ＷＬ、ＢＬ、／
ＢＬ、ＩＯ、／ＩＯ、ＳＡＯＮの波形である。／ＷＬ１
３５がＬレベルのままＷＬ１３４がＬレベルからＨレベ
ルになると、ＭＣ１０１に書き込まれていたＬデータが
ＢＬ１３６に出力され、ＢＬ１３６の電位が所定のレベ
ルからあるレベルだけ下降する。一方、／ＢＬ１３７の
電位は変化しない。／ＷＬ１３５がＬレベルであるた
め、ＭＣ１０５が非選択状態になるからである。所定時
間後、ＳＡＯＮ１４２がＨレベルになると、センスアン
プ１０９が活性状態となる。このとき、ＢＬ１３６と／
ＢＬ１３７との間にはある電位差が生じているので、該
電位差がセンスアンプ１０９によって増幅されてＢＬ１
３６及び／ＢＬ１３７の電位はそれぞれＬレベル及びＨ
レベルになる。その後、ＣＬｎ１３２がＨレベルになる
と、ＩＯ１３８とＢＬ１３６とが、さらに／ＩＯ１３９
と／ＢＬ１３７とが接続される。その結果、ＩＯ１３８
及び／ＩＯ１３９にはＢＬ１３６及び／ＢＬ１３７のデ
ータが出力されるので、それぞれＬレベル及びＨレベル
となり、出力端１４０及び１４１にそれぞれＬデータ及
びＨデータが読み出される。その後、ＷＬ１３４がＬレ
ベルになると、入出力線対ＩＯ１３８、／ＩＯ１３９と
ビット線対ＢＬ１３６、／ＢＬ１３７は図示せぬ充電手
段により所定のレベルに充電される。このように、読み
出し動作におけるビット線対ＢＬ１３６、／ＢＬ１３７
及び入出力線対ＩＯ１３８、／ＩＯ１３９の動きは、従
来例を示した図2のビット線対ＢＬ２３６、／ＢＬ２３
７及び入出力線対ＩＯ２３８、／ＩＯ２３９と同様であ
る。
【００１７】次に、図１の回路の書き込み動作を説明す
る。以下、書き込み動作の前状態でＭＣ１０１にＬデー
タが格納されている場合を例にとり、図３のタイミング
チャートの書き込み動作の部分を用いて説明する。／Ｗ
Ｌ１３５がＬレベルのままＷＬ１３４がＬレベルからＨ
レベルになると、ＭＣ１０１に格納されていたＬデータ
がＢＬ１３６に出力され、ＢＬ１３６の電位が所定のレ
ベルからあるレベルだけ下降する。一方、／ＢＬ１３７
の電位は変化しない。／ＷＬ１３５がＬレベルであるた
め、ＭＣ１０５が非選択状態になるからである。所定時
間後、ＳＡＯＮ１４２がＨレベルになり、センスアンプ
１０９が活性状態となる。このとき、ＢＬ１３６と／Ｂ
Ｌ１３７との間にはある電位差が生じているので、該電
位差がセンスアンプ１０９によって増幅されてＢＬ１３
６及び／ＢＬ１３７の電位はそれぞれＬレベル及びＨレ
ベルになる。その後、ＷＣＯＮ１３３がＨレベルとなり
ＣＬｎ１３２がＨレベルになると、ＷＤ１３０及び／Ｗ
Ｄ１３１がともにＬレベルの期間でイコライズ回路１２
２が活性状態となるので、ＢＬ１３６と／ＢＬ１３７の
電位がある等しい中間レベルになる。また、同時にこの
時、ＩＯ１３８とＢＬ１３６とが、さらに／ＩＯ１３９
と／ＢＬ１３７とが接続される。その結果、ＩＯ１３８
及び／ＩＯ１３９にはＢＬ１３６及び／ＢＬ１３７のデ
ータが出力され、それぞれＬレベル及びＨレベルとなる
が、この時イコライズ回路１２２が活性状態になってい
るので、ＩＯ１３８と／ＩＯ１３９との電位はすぐにあ
る等しい中間レベルになる。この後、一対の書き込みデ
ータＷＤ１３０及び／ＷＤ１３１のうちＷＤ１３０がＨ
レベルになると、遅延回路１４４による遅延時間経過
後、イコライズ回路１２２は非活性状態となり、同時
に、／ＩＯ１３９はＬレベルとなる。ここで、／ＩＯ１
３９のＬレベルが列選択手段１１０を介して／ＢＬ１３
７に転送されるが、このとき、ＢＬ１３６の電位は、イ
コライズ回路１２２が活性状態であった時の中間レベル
のままになっているので、ＢＬ１３６と／ＢＬ１３７と
の間にはある電位差が生じる。この時点で、センスアン
プ１０９は活性状態になっているので前記電位差が増幅
されてＢＬ１３６及び／ＢＬ１３７の電位はそれぞれＨ
レベル及びＬレベルになり、ＭＣ１０１にＨデータが書
き込まれる。センスアンプ１０９がＢＬ１３６、／ＢＬ
１３７の電位差を検出したところで、ＣＬｎ１３２はＬ
レベルとなり、ＩＯ１３８とＢＬ１３６とが、さらに／
ＩＯ１３９と／ＢＬ１３７とが切断される。その後、Ｗ
Ｌ１３４がＨレベルからＬレベルになると、入出力線対
ＩＯ１３８、／ＩＯ１３９とビット線対ＢＬ１３６、／
ＢＬ１３７は図示せぬ充電手段により所定のレベルに充
電される。
る。以下、書き込み動作の前状態でＭＣ１０１にＬデー
タが格納されている場合を例にとり、図３のタイミング
チャートの書き込み動作の部分を用いて説明する。／Ｗ
Ｌ１３５がＬレベルのままＷＬ１３４がＬレベルからＨ
レベルになると、ＭＣ１０１に格納されていたＬデータ
がＢＬ１３６に出力され、ＢＬ１３６の電位が所定のレ
ベルからあるレベルだけ下降する。一方、／ＢＬ１３７
の電位は変化しない。／ＷＬ１３５がＬレベルであるた
め、ＭＣ１０５が非選択状態になるからである。所定時
間後、ＳＡＯＮ１４２がＨレベルになり、センスアンプ
１０９が活性状態となる。このとき、ＢＬ１３６と／Ｂ
Ｌ１３７との間にはある電位差が生じているので、該電
位差がセンスアンプ１０９によって増幅されてＢＬ１３
６及び／ＢＬ１３７の電位はそれぞれＬレベル及びＨレ
ベルになる。その後、ＷＣＯＮ１３３がＨレベルとなり
ＣＬｎ１３２がＨレベルになると、ＷＤ１３０及び／Ｗ
Ｄ１３１がともにＬレベルの期間でイコライズ回路１２
２が活性状態となるので、ＢＬ１３６と／ＢＬ１３７の
電位がある等しい中間レベルになる。また、同時にこの
時、ＩＯ１３８とＢＬ１３６とが、さらに／ＩＯ１３９
と／ＢＬ１３７とが接続される。その結果、ＩＯ１３８
及び／ＩＯ１３９にはＢＬ１３６及び／ＢＬ１３７のデ
ータが出力され、それぞれＬレベル及びＨレベルとなる
が、この時イコライズ回路１２２が活性状態になってい
るので、ＩＯ１３８と／ＩＯ１３９との電位はすぐにあ
る等しい中間レベルになる。この後、一対の書き込みデ
ータＷＤ１３０及び／ＷＤ１３１のうちＷＤ１３０がＨ
レベルになると、遅延回路１４４による遅延時間経過
後、イコライズ回路１２２は非活性状態となり、同時
に、／ＩＯ１３９はＬレベルとなる。ここで、／ＩＯ１
３９のＬレベルが列選択手段１１０を介して／ＢＬ１３
７に転送されるが、このとき、ＢＬ１３６の電位は、イ
コライズ回路１２２が活性状態であった時の中間レベル
のままになっているので、ＢＬ１３６と／ＢＬ１３７と
の間にはある電位差が生じる。この時点で、センスアン
プ１０９は活性状態になっているので前記電位差が増幅
されてＢＬ１３６及び／ＢＬ１３７の電位はそれぞれＨ
レベル及びＬレベルになり、ＭＣ１０１にＨデータが書
き込まれる。センスアンプ１０９がＢＬ１３６、／ＢＬ
１３７の電位差を検出したところで、ＣＬｎ１３２はＬ
レベルとなり、ＩＯ１３８とＢＬ１３６とが、さらに／
ＩＯ１３９と／ＢＬ１３７とが切断される。その後、Ｗ
Ｌ１３４がＨレベルからＬレベルになると、入出力線対
ＩＯ１３８、／ＩＯ１３９とビット線対ＢＬ１３６、／
ＢＬ１３７は図示せぬ充電手段により所定のレベルに充
電される。
【００１８】以上が図1の回路の動作である。
【００１９】このように本発明では、書き込み動作中に
イコライズ回路１２２によってビット線対ＢＬ１３６、
／ＢＬ１３７の電位をある等しい中間レベルにすること
で書き込み動作の前状態でメモリセルに格納されていた
データを一旦破壊し、その後でメモリセルへデータの書
き込みを行う構成をとった。そのため、ＭＣ１０１にＨ
データを書き込む動作において、該書き込みの前状態で
ＭＣ１０１にＬデータが格納されていた場合は、従来例
を示した図2の回路では、ＢＬ２３６の電位をＬレベル
からＨレベルまで変化させるのに対し、本発明を示した
図1の回路では、ＢＬ１３６の電位を中間レベルからＨ
レベルまで変化させれば良い。したがって、遅延回路１
４４による遅延時間を短く設定すれば、ＷＤ１３０にＨ
データが入力されてからＢＬ１３６の電位が完全にＨレ
ベルになるまでの時間は図４におけるｔ２よりも短いｔ
１となるので、書き込み動作の高速化がはかれる。
イコライズ回路１２２によってビット線対ＢＬ１３６、
／ＢＬ１３７の電位をある等しい中間レベルにすること
で書き込み動作の前状態でメモリセルに格納されていた
データを一旦破壊し、その後でメモリセルへデータの書
き込みを行う構成をとった。そのため、ＭＣ１０１にＨ
データを書き込む動作において、該書き込みの前状態で
ＭＣ１０１にＬデータが格納されていた場合は、従来例
を示した図2の回路では、ＢＬ２３６の電位をＬレベル
からＨレベルまで変化させるのに対し、本発明を示した
図1の回路では、ＢＬ１３６の電位を中間レベルからＨ
レベルまで変化させれば良い。したがって、遅延回路１
４４による遅延時間を短く設定すれば、ＷＤ１３０にＨ
データが入力されてからＢＬ１３６の電位が完全にＨレ
ベルになるまでの時間は図４におけるｔ２よりも短いｔ
１となるので、書き込み動作の高速化がはかれる。
【００２０】さらに、メモリセルへのデータの書き込み
をセンスアンプによって行うため、ビット線対の電位差
が所定の電位差以上になった時点でセンスアンプがこの
電位差を増幅し、期待するデータをメモリセルへ書き込
むことができる。したがって、例えばＭＣ１０１にＨデ
ータを書き込む場合には／ＩＯ１３９を完全にＬレベル
まで落とさなくてもＭＣ１０１にＨデータを書き込むこ
とが可能であるので、図1における電源１２８のかわり
に、接地電位よりも若干高い電位を供給する電源を用い
ることもできる。それと同時に、書き込みドライバ１２
３と列選択手段１１０の電流駆動能力が小さくても高速
に書き込み動作が行える。また、センスアンプ１０９に
よる書き込み動作において、センスアンプ１０９がＢＬ
１３６と／ＢＬ１３７との電位差を検出した時点でＣＬ
ｎ１３２をＬレベルとし、ＩＯ１３８とＢＬ１３６と
を、さらに／ＩＯ１３９と／ＢＬ１３７とを切断するの
で、センスアンプ１０９によるＩＯ１３８、／ＩＯ１３
９の充放電動作を最小限に防ぐことができる。
をセンスアンプによって行うため、ビット線対の電位差
が所定の電位差以上になった時点でセンスアンプがこの
電位差を増幅し、期待するデータをメモリセルへ書き込
むことができる。したがって、例えばＭＣ１０１にＨデ
ータを書き込む場合には／ＩＯ１３９を完全にＬレベル
まで落とさなくてもＭＣ１０１にＨデータを書き込むこ
とが可能であるので、図1における電源１２８のかわり
に、接地電位よりも若干高い電位を供給する電源を用い
ることもできる。それと同時に、書き込みドライバ１２
３と列選択手段１１０の電流駆動能力が小さくても高速
に書き込み動作が行える。また、センスアンプ１０９に
よる書き込み動作において、センスアンプ１０９がＢＬ
１３６と／ＢＬ１３７との電位差を検出した時点でＣＬ
ｎ１３２をＬレベルとし、ＩＯ１３８とＢＬ１３６と
を、さらに／ＩＯ１３９と／ＢＬ１３７とを切断するの
で、センスアンプ１０９によるＩＯ１３８、／ＩＯ１３
９の充放電動作を最小限に防ぐことができる。
【００２１】また、本発明の書き込みドライバ１２３
は、従来例を示した図2における書き込みドライバ２２
３に比べて構成素子数が少ないのでレイアウトスペース
が小さくなる。さらに、書き込みドライバ１２３は、ビ
ット線対ＢＬ１３６、／ＢＬ１３７及び入出力線対ＩＯ
１３８、／ＩＯ１３９におけるどちらか一本にのみ接地
レベルの電位を供給する構成とした。その結果、従来例
を示した図2においては、ＷＤ２３０及び／ＷＤ２３１
の電位が中間的なレベルになった時、電源２２８、２２
９間の貫通電流が発生するという問題があったが、本発
明を示した図1の回路においては、図2における電源２２
９を必要としないので前記問題が発生し得ない。また、
例えばＭＣ１０１にＨデータを書き込む動作を考える
と、該書き込み動作の前状態でＭＣ１０１にＬデータが
格納されていた場合、従来例を示した図２の回路では、
書き込みドライバ２２３によってＩＯ２３８をＬレベル
からＨレベルまで変化させる動作と／ＩＯ２３９をＨレ
ベルからＬレベルまで変化させる動作とを行うことにな
るが、本発明を示す図１の回路では、前述したようにセ
ンスアンプ１０９がＢＬ１３６と／ＢＬ１３７との電位
差を検出した時点でＣＬｎ１３２をＬレベルとすること
により、書き込みドライバ１２３によって／ＩＯ１３９
を中間レベルからＬレベルまで変化させる動作を行うの
みとすることができるので入出力線対の充放電電流が少
ない。そのため、本発明の書き込みドライバ１２３によ
って低消費電流化へ貢献できる。また、センスアンプ１
０９がＢＬ１３６と／ＢＬ１３７との電位差を検出した
時点でＣＬｎ１３２をＬレベルとしない構成も可能であ
るが、この場合はセンスアンプ１０９によるＩＯ１３
８、／ＩＯ１３９の充放電電流が増加する。
は、従来例を示した図2における書き込みドライバ２２
３に比べて構成素子数が少ないのでレイアウトスペース
が小さくなる。さらに、書き込みドライバ１２３は、ビ
ット線対ＢＬ１３６、／ＢＬ１３７及び入出力線対ＩＯ
１３８、／ＩＯ１３９におけるどちらか一本にのみ接地
レベルの電位を供給する構成とした。その結果、従来例
を示した図2においては、ＷＤ２３０及び／ＷＤ２３１
の電位が中間的なレベルになった時、電源２２８、２２
９間の貫通電流が発生するという問題があったが、本発
明を示した図1の回路においては、図2における電源２２
９を必要としないので前記問題が発生し得ない。また、
例えばＭＣ１０１にＨデータを書き込む動作を考える
と、該書き込み動作の前状態でＭＣ１０１にＬデータが
格納されていた場合、従来例を示した図２の回路では、
書き込みドライバ２２３によってＩＯ２３８をＬレベル
からＨレベルまで変化させる動作と／ＩＯ２３９をＨレ
ベルからＬレベルまで変化させる動作とを行うことにな
るが、本発明を示す図１の回路では、前述したようにセ
ンスアンプ１０９がＢＬ１３６と／ＢＬ１３７との電位
差を検出した時点でＣＬｎ１３２をＬレベルとすること
により、書き込みドライバ１２３によって／ＩＯ１３９
を中間レベルからＬレベルまで変化させる動作を行うの
みとすることができるので入出力線対の充放電電流が少
ない。そのため、本発明の書き込みドライバ１２３によ
って低消費電流化へ貢献できる。また、センスアンプ１
０９がＢＬ１３６と／ＢＬ１３７との電位差を検出した
時点でＣＬｎ１３２をＬレベルとしない構成も可能であ
るが、この場合はセンスアンプ１０９によるＩＯ１３
８、／ＩＯ１３９の充放電電流が増加する。
【００２２】また、本発明において、イコライズ回路１
２２が活性状態の時にはセンスアンプ１０９が非活性状
態となるように設定すれば、イコライズ動作時におけ
る、センスアンプ１０９による電流消費を抑えることも
できる。ただしこの場合は、書き込み動作においてビッ
ト線対ごとにセンスアンプの活性、非活性を切換える動
作が必要になるので、該切換え動作を行う回路を設けな
ければならない。
２２が活性状態の時にはセンスアンプ１０９が非活性状
態となるように設定すれば、イコライズ動作時におけ
る、センスアンプ１０９による電流消費を抑えることも
できる。ただしこの場合は、書き込み動作においてビッ
ト線対ごとにセンスアンプの活性、非活性を切換える動
作が必要になるので、該切換え動作を行う回路を設けな
ければならない。
【００２３】本発明は、従来例を示す図2の回路にイコ
ライズ回路１２２を追加しなければならないが、イコラ
イズ回路１２２はトランジスタ２個で実現でき、さらに
Ｎチャンネルトランジスタのみ、あるいはＰチャネルト
ランジスタのみで構成可能であるため、大きな面積増加
を伴わない。
ライズ回路１２２を追加しなければならないが、イコラ
イズ回路１２２はトランジスタ２個で実現でき、さらに
Ｎチャンネルトランジスタのみ、あるいはＰチャネルト
ランジスタのみで構成可能であるため、大きな面積増加
を伴わない。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
書き込み動作の前状態でメモリセルに格納されていたデ
ータをイコライズ回路によって一旦破壊してからメモリ
セルへの書き込みを行うので、書き込み動作の高速化が
はかれる。
書き込み動作の前状態でメモリセルに格納されていたデ
ータをイコライズ回路によって一旦破壊してからメモリ
セルへの書き込みを行うので、書き込み動作の高速化が
はかれる。
【００２５】さらに、本発明によれば、メモリセルへの
データの書き込みをセンスアンプによって行うため、ビ
ット線対がわずかな電位差を発生した時点で書き込みが
行えるので、書き込み動作の一層の高速化がはかれる。
さらに、ビット線対の電位差が小さくても書き込みがで
きるので、書き込みドライバあるいは列選択手段の電流
駆動能力を従来よりも小さくできる。その結果、書き込
みドライバあるいは列選択手段を構成するトランジスタ
のサイズを小さくできるので、チップ面積の縮小が可能
となる。また、センスアンプによる書き込み動作におい
て、該センスアンプに接続されるビット線対の電位差を
該センスアンプが検出した時点で列選択手段を非活性状
態とし、該ビット線対と入出力線対とを切断するので、
センスアンプによる該入出力線対の充放電動作を最小限
に防ぐことができる。
データの書き込みをセンスアンプによって行うため、ビ
ット線対がわずかな電位差を発生した時点で書き込みが
行えるので、書き込み動作の一層の高速化がはかれる。
さらに、ビット線対の電位差が小さくても書き込みがで
きるので、書き込みドライバあるいは列選択手段の電流
駆動能力を従来よりも小さくできる。その結果、書き込
みドライバあるいは列選択手段を構成するトランジスタ
のサイズを小さくできるので、チップ面積の縮小が可能
となる。また、センスアンプによる書き込み動作におい
て、該センスアンプに接続されるビット線対の電位差を
該センスアンプが検出した時点で列選択手段を非活性状
態とし、該ビット線対と入出力線対とを切断するので、
センスアンプによる該入出力線対の充放電動作を最小限
に防ぐことができる。
【００２６】さらに本発明によれば、書き込み動作にお
いてビット線対ごとにセンスアンプの活性、非活性を切
換える動作を必ずしも必要としないので、該切換え動作
を行うための回路を必要とせずチップ面積の縮小が可能
となる。
いてビット線対ごとにセンスアンプの活性、非活性を切
換える動作を必ずしも必要としないので、該切換え動作
を行うための回路を必要とせずチップ面積の縮小が可能
となる。
【００２７】さらに本発明によれば、書き込みドライバ
を従来回路よりも少ない素子数で構成したので、チップ
面積の縮小が実現でき、また、書き込みドライバはビッ
ト線対及び入出力線対におけるどちらか一本にのみ接地
レベルの電位を供給する構成であるため、書き込みデー
タが中間的なレベルにあっても電流消費を伴わず、さら
に書き込み動作時に入出力線対のうちの一本を充放電す
るだけであるので、書き込みドライバの動作に伴う電流
消費を低減できる。
を従来回路よりも少ない素子数で構成したので、チップ
面積の縮小が実現でき、また、書き込みドライバはビッ
ト線対及び入出力線対におけるどちらか一本にのみ接地
レベルの電位を供給する構成であるため、書き込みデー
タが中間的なレベルにあっても電流消費を伴わず、さら
に書き込み動作時に入出力線対のうちの一本を充放電す
るだけであるので、書き込みドライバの動作に伴う電流
消費を低減できる。
【図１】本発明の半導体記憶装置の一例を示す図。
【図２】従来の半導体記憶装置の一例を示す図。
【図３】本発明の半導体記憶装置の動作をあらわすタイ
ミング図。
ミング図。
【図４】従来の半導体記憶装置の動作をあらわすタイミ
ング図。
ング図。
１０１、１０５、２０１、２０５・・・メモリセル １０２、１０６、２０２、２０６・・・メモリセル容量 １０３、１０７、２０３、２０７・・・セルプレート電
源 １０４、１０８、１１４、１１５、１１６、１２０、１
２１、１２４、１２５、１２６、１２７、２０４、２０
８、２１４、２１５、２１６、２２０、２２１、２２
４、２２５、２２６、２２７・・・Ｎチャネルトランジ
スタ １１１、１１２、１１３、２１１、２１２、２１３・・
・Ｐチャネルトランジスタ １１９、１４３、２１９・・・インバータ回路 ２２２、２４３・・・ナンドゲート １２９・・・ノアゲート １４４・・・遅延回路 １３４、１３５、２３４、２３５・・・ワード線 １３６、１３７、２３６、２３７・・・ビット線 １３８、１３９、２３８、２３９・・・入出力線 １４２、２４２・・・センスアンプ制御信号線 １４０、１４１、２４０、２４１・・・出力端 １３２、２３２・・・列制御信号線 １３３、２３３・・・書き込み制御信号線 １３０、１３１、２３０、２３１・・・書き込みデータ
対線 ２４０・・・ノード １０９、２０９・・・センスアンプ １１０、２１０・・・列選択手段 １２３、２２３・・・書き込みドライバ １２２・・・イコライズ回路 １１７、２１７、２２９・・・高電位電源 １１８、１２８、２１８、２２８・・・低電位電源
源 １０４、１０８、１１４、１１５、１１６、１２０、１
２１、１２４、１２５、１２６、１２７、２０４、２０
８、２１４、２１５、２１６、２２０、２２１、２２
４、２２５、２２６、２２７・・・Ｎチャネルトランジ
スタ １１１、１１２、１１３、２１１、２１２、２１３・・
・Ｐチャネルトランジスタ １１９、１４３、２１９・・・インバータ回路 ２２２、２４３・・・ナンドゲート １２９・・・ノアゲート １４４・・・遅延回路 １３４、１３５、２３４、２３５・・・ワード線 １３６、１３７、２３６、２３７・・・ビット線 １３８、１３９、２３８、２３９・・・入出力線 １４２、２４２・・・センスアンプ制御信号線 １４０、１４１、２４０、２４１・・・出力端 １３２、２３２・・・列制御信号線 １３３、２３３・・・書き込み制御信号線 １３０、１３１、２３０、２３１・・・書き込みデータ
対線 ２４０・・・ノード １０９、２０９・・・センスアンプ １１０、２１０・・・列選択手段 １２３、２２３・・・書き込みドライバ １２２・・・イコライズ回路 １１７、２１７、２２９・・・高電位電源 １１８、１２８、２１８、２２８・・・低電位電源
Claims (3)
- 【請求項１】複数のワード線と複数のビット線対の交差
部にそれぞれ設けられた複数のダイナミック型メモリセ
ルと、前記複数のビット線対に接続されたセンスアンプ
と、前記複数のビット線対のいずれかに選択的に接続さ
れ前記複数のダイナミック型メモリセルに所定の電荷情
報を書き込む機能を持つ書き込みドライバとを備えた半
導体記憶装置において、前記複数のビット線対のそれぞ
れに該ビット線対を一定時間だけ同電位にする機能を有
するイコライズ回路を設け、前記複数のダイナミック型
メモリセルのいずれかを選択して該メモリセルに所定の
電荷情報を書き込むとき、該選択メモリセルが接続され
ているビット線対に接続された該イコライズ回路を一定
時間活性状態とし、該イコライズ回路が非活性状態にな
った時点で該選択メモリセルが接続されているビット線
対に接続された該センスアンプが活性状態であることに
より、該選択メモリセルに該電荷情報が書き込まれるこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記書き込みドライバは、該書き込みドラ
イバが接続されているビット線対のどちらか一本にのみ
電荷情報を出力することを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】前記複数のダイナミック型メモリセルのい
ずれかを選択して該メモリセルに所定の電荷情報を書き
込むとき、該選択メモリセルが接続されているビット線
対に接続された該センスアンプが該ビット線対の電位差
を検出したところで、該ビット線対と前記書き込みドラ
イバとの導電経路を遮断することを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178622A JPH1125674A (ja) | 1997-07-03 | 1997-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178622A JPH1125674A (ja) | 1997-07-03 | 1997-07-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125674A true JPH1125674A (ja) | 1999-01-29 |
Family
ID=16051675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178622A Withdrawn JPH1125674A (ja) | 1997-07-03 | 1997-07-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1125674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008432A (ja) * | 2011-04-28 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 記憶回路、信号処理回路、電子機器 |
-
1997
- 1997-07-03 JP JP9178622A patent/JPH1125674A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008432A (ja) * | 2011-04-28 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 記憶回路、信号処理回路、電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040401 |