KR20010065694A - 반도체 메모리장치 - Google Patents

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KR20010065694A
KR20010065694A KR1019990065614A KR19990065614A KR20010065694A KR 20010065694 A KR20010065694 A KR 20010065694A KR 1019990065614 A KR1019990065614 A KR 1019990065614A KR 19990065614 A KR19990065614 A KR 19990065614A KR 20010065694 A KR20010065694 A KR 20010065694A
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KR1019990065614A
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이광진
Original Assignee
박종섭
주식회사 하이닉스반도체
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Abstract

본 발명은 비트라인의 구조를 바꾸어 비트라인의 커패시턴스를 줄이도록 한 반도체 메모리장치에 관한 것으로서, 두 셀 어레이 블록이 센스 증폭기를 공유토록 하는 쉐어드 센스 증폭기 방식을 취하는 반도체 메모리장치에 있어서, 블록 선택 어드레스 신호에 의해 선택된 어느 한 셀 어레이 블록이 선택되면 발생되는 비트라인 아이솔레이션 신호에 응답하는 트랜지스터를 통하여 상기 센스 증폭기에 연결되는 글로벌 비트라인 및 상기 글로벌 비트라인과 각 셀을 연결하는 다수의 서브 비트라인으로 이루어진 것을 특징으로 하여 비트라인 로드 커패시턴스를 글로벌 비트라인 및 서브 비트라인을 갖는 구조로 감소시키며, 비트라인 아이솔레이션 신호를 제어하여 센싱 로드를 감소시킴으로써 초기 센싱 스피드를 향상시킬 수 있다.

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로서, 보다 상세하게는 비트라인(bit_line)의 구조를 바꾸어 비트라인(bit_line)의 커패시턴스(capacitance)를 줄이도록 한 반도체 메모리장치에 관한 것이다.
최근 반도체 메모리장치들은 소형화 대용량 고속화의 추세에 발 맞추어 점점 그 용량을 크게 하면서도 빠른 리드/라이트를 요구하고 있다.
이에 맞게 가공기술, 새로운 메모리 셀의 구조, 트랜지스터 기술 및 새로운 회로 기술의 발달뿐 아니라 재료기술, 박막기술, 컴퓨터 디자인, 테스트 기술 등 광범위한 기술의 진보가 있었다.
그러나 메모리장치의 집적도가 커지면서 비트라인(bit_line)에 걸리는 부하량은 커지게 되어 데이터를 읽고 쓰는데에 더 많은 시간이 걸리게 되는 문제점이 발생했다. 즉 비트라인이 길어지면서 비트라인 자체의 커패시턴스 값이 커지게 되어 데이터 리드시의 차지 쉐어링(charge sharing)에 의한 비트라인 전압 변화량이 감소하여 정확한 데이터의 감지가 어려울 뿐만 아니라 센스 증폭기가 비트라인(bit_line)과 비트라인 바(/bit_line)를 외부 전원 전압과 접지 전압레벨로 충전 및 방전을 시켜야 하는데 비트라인 커패시턴스가 커지면서 이에 필요한 소모 전력이 증가하게 되고 RC 딜레이가 증가하여 센싱(sensing) 속도가 저하되는 것이다.
도 1은 종래 반도체 메모리장치의 비트라인 구조를 설명하기 위한 도면이다.
여기에 도시된 바와 같이 데이터를 저장하기 위한 셀이 배열되어 있는 제 1 및 제 2 셀 어레이 블록(10,20)과, 제어 신호(BISH, BISL)에 응답하여 동작하는 제 1 내지 제 4 N형 모스 트랜지스터(N1∼N4) 및 읽혀진 셀 데이터를 판별하고 증폭하여 출력하는 센스 증폭기(30)로 이루어진다.
이와 같이 구성에서 특정 셀 어레이 블록이 선택되면 BIS(Bit_line isolation signal) 'H' 나 'L' 중 하나만 선택되어 해당 bl(bit_line), /bl(bit_line bar)을 통해 워드라인에 의해 구동된 셀의 데이터가 차지 쉐어링(charge sharing) 된다.
이때 비트라인의 커패시턴스가 센스앰프의 센싱(sensing) 속도에 영향을 주게 되는데 최근의 메모리장치들이 도 2에 도시된 바와 같이 집적도가 커지면서 비트라인 커패시턴스가 증가하게 되었고 그로 인해 비트라인 로딩(loading)이 커지면서 센스 증폭기를 통한 센싱(sensing) 및 리스토어링(restoring) 시간이 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 비트라인 커패시턴스를 줄일 수 있는 비트라인 구조를 갖도록 하고 제어신호를 조절하여 센싱 및 리스토어링 시간을 줄일 수 있는 반도체 메모리장치를 제공함에 있다.
도 1은 종래 반도체 메모리장치의 비트라인 구조를 나타낸 도면이다.
도 2는 종래 반도체 메모리장치의 집적도가 높아진 비트라인 구조를 나타낸 도면이다.
도 3은 본 발명에 따른 반도체 메모리장치의 비트라인 구조를 나타낸 도면이다.
도 4는 본 발명에 따른 반도체 메모리장치의 비트라인 구조에서 비트라인 아이솔레이션 신호를 제어하는 동작의 타이밍도이다.
도 5는 종래 비트라인 구조에서 비트라인 아이솔레이션 신호의 제어 없이 구동 하였을 때의 시뮬레이션 결과를 나타낸 도면이다.
도 6은 본 발명에 따른 비트라인 구조에서 비트라인 아이솔레이션 신호를 제어 하였을 때의 시뮬레이션 결과를 나타낸 도면이다.
- 도면의 주요 부분에 대한 부호의 설명 -
10,20,40,50,110,120 : 셀 어레이 블록
30,60,130 : 센스 증폭기
상기의 목적을 실현하기 위한 본 발명은 두 셀 어레이 블록이 센스 증폭기를 공유토록 하는 쉐어드 센스 증폭기 방식을 취하는 반도체 메모리장치에 있어서, 블록 선택 어드레스 신호에 의해 선택된 어느 한 셀 어레이 블록이 선택되면 발생되는 비트라인 아이솔레이션 신호에 응답하는 트랜지스터를 통하여 상기 센스 증폭기에 연결되는 글로벌 비트라인 및 상기 글로벌 비트라인과 각 셀을 연결하는 다수의 서브 비트라인으로 이루어진 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3은 본 발명에 따른 반도체 메모리장치의 비트라인 구조를 나타낸 도면이다.
여기에 도시된 바와 같이 데이터를 저장하기 위한 셀이 배열되어 있는 제 1 및 제 2 셀 어레이 블록과(110,120), 비트라인 아이솔레이션 제어 신호(BISH, BISL)에 응답하여 동작하는 제 9 내지 제 12 N형 모스 트랜지스터(N9∼N12) 및 읽혀진 셀 데이터를 판별하고 증폭하여 출력하는 센스 증폭기(130)로 이루어진다.
그리고, 제 1 및 제 2 셀 어레이 블록(110,120)은 각각 블록 선택 어드레스신호에 의해 선택된 어느 한 셀 어레이 블록이 선택되면 발생되는 비트라인 아이솔레이션 신호(BISH,BISL)에 응답하는 제 9 내지 제 12 N형 모스 트랜지스터(N9∼N12)를 통하여 센스 증폭기(130)에 연결되는 글로벌 비트라인(global bl, global /bl) 및 글로벌 비트라인(global bl, global /bl)과 각 셀을 연결하는 다수의 서브 비트라인(bl,/bl)으로 이루어진다.
도 4는 본 발명에 따른 반도체 메모리장치의 비트라인 구조에서 비트라인 아이솔레이션 신호를 제어하는 동작의 타이밍도이다.
여기에 도시된 바와 같이 먼저, 블록 선택 어드레스 신호에 의해서 제 2 셀 어레이 블록(120)이 선택되었다고 했을 때, 비트라인 아이솔레이션 신호 BISH는 로우(LOW)가 되어 제 상기 제 9 및 제 10 N형 모스 트랜지스터(N9,N10)는 오프(OFF)가 되고, 비트라인 아이솔레이션 신호 BISL은 하이(HIGH)가 되어 상기 제 11 및 제 12 N형 모스 트랜지스터(N11,N12)가 온(ON) 되어 상기 센스 증폭기(130)와 제 2 셀 어레이 블록(120)의 글로벌 비트라인(global bl, global /bl)을 연결시킨다. 그러면 선택된 워드라인에 연결된 셀 트랜지스터가 턴 온(TURN-ON)이 되어 그 셀 데이터가 연결된 서브 비트라인(bl) 및 비트라인 바(/bl)에 실리면서 차지 쉐어링이 일어나게 된다.
그리고, 이와 같은 동작에서 차지 쉐어링이 일어난 후 특정 지연 시간이 지난 후 상기 글로벌 비트라인과 센스 증폭기(130)가 연결되지 않도록 비트라인 아이솔레이션 신호 BISL을 로우로 주어 비트라인 로드 커패시턴스(bit_line load capacitance)를 감소 시켜준다. 그리고 일정시간 지연 후 다시 비트라인 아이솔레이션 신호 BISL을 하이(HIGH)로 복귀시켜 리스토어링(restoring)을 하도록 한다.
도 5는 종래 반도체 메모리장치의 비트라인 구조에서 비트라인 아이솔레이션 신호의 제어 없이 신호를 주었을 때의 시뮬레이션 결과 파형을 나타낸 도면이고, 도 6은 본 발명에 따른 반도체 메모리장치의 비트라인 구조에서 비트라인 아이솔레이션 신호를 제어하였을 때의 시뮬레이션 결과 파형을 나타낸 도면이다.
여기에서 보는 바와 같이 비트라인 아이솔레이션 신호 BISL을 로우로 주어 비트라인 로드 커패시턴스를 감소 시킨후 일정시간 지연 후 다시 비트라인 아이솔레이션 신호 BISL을 하이로 복귀시켜 리스토어링되는 것을 볼 수 있다.
상기한 바와 같이 본 발명은 비트라인 로드 커패시턴스를 글로벌 비트라인 및 서브 비트라인을 갖는 구조로 감소시키며, 비트라인 아이솔레이션 신호를 제어하여 센싱 로드를 감소시킴으로써 초기 센싱 스피드를 향상 시킬 수 있는 이점이 있다.

Claims (2)

  1. 두 셀 어레이 블록이 센스 증폭기를 공유토록 하는 쉐어드 센스 증폭기 방식을 취하는 반도체 메모리장치에 있어서,
    블록 선택 어드레스 신호에 의해 선택된 어느 한 셀 어레이 블록이 선택되면 발생되는 비트라인 아이솔레이션 신호에 응답하는 제 1 트랜지스터를 통하여 상기 센스 증폭기에 연결되는 글로벌 비트라인과,
    상기 글로벌 비트라인과 각 셀을 연결하는 다수의 서브 비트라인
    으로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1항에 있어서, 상기 글로벌 비트라인과 상기 센스 증폭기를 트랜지스터를 통해 연결시키는 비트라인 아이솔레이션 신호는 워드라인에 의해 선택된 셀 데이터가 상기 서브 비트라인으로 실린 후 특정 시간 동안 상기 글로벌 비트라인과 센스 증폭기가 연결되지 않도록 하는 것을 특징으로 하는 반도체 메모리장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
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US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features

Cited By (3)

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