TW574710B - DRAM with segmental cell arrays and method of accessing same - Google Patents

DRAM with segmental cell arrays and method of accessing same Download PDF

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Description

574710 ⑴ 玫、發明說明 (發明說明應敘明··發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 發明背景 1 .技術範圍 本發明將導引至一半導體.記憶體裝置；尤其具有一分段 細胞陣列的一動態隨機存取記憶體（DRAM)。 2 .相關拮爇之討1金_ 通常，一動態隨機存取記憶體（DRAM)讀取/寫入作業包 含三命令-用以選擇一列位址與一字線的一現用命令，用 以選擇一位元線與一行位址的一讀取/寫入命令（一讀取 命令或一寫入命令），以及用以完成讀取/寫入作業與準備 下一讀取/寫入作業的一預充電命令。 為了達成高速的資料傳輸率，動態隨機存取記憶體 (DRAM)工業的最近趨勢集中於介面效能改良，而不在於動 怨^機存取記憶體（dram)核心的任何改變。結果，記憶體 存取時間tRC並未大幅改良，因此當列位址經常改變時， 有效頻寬急遽下降。藉由將一記憶體陣列分割成多重記憶 庫的措施（多重記憶庫方式）可改良些許效能，但相同記憶 庫内的位址變遷問題將造成致命的效能降級。 有建議使用一種快速週期隨機存取記憶體（FCRAM)減少 tRC時間。於一 FCRAM中，一記憶體細胞陣列分段成複數 個較小區塊，而且每一區塊獨立啟動。於分段的區塊中， 連接至一字線的細胞數減少，因而減少區塊中選定的字之 啟動時間。 圖1係圖例說明一傳統快速週期動態半導體記憶體裝置 (2)
其一接腳組態的一規劃圖。圖1之快速週期動態半導體 記憶體裝置包括一電力電壓接腳VCC，一接地接腳GND， 位址接腳A1至A12，區塊位址接腳A13至A14，一記憶庫位 址接腳B0，資料輸入/輸出（I/O)接腳DQ1至DQ8，以及命令 接腳CMD。命令接腳CMD供應用一時脈信號CLK，一反向 晶片選擇信號CSB，以及一信號FN用。 當一讀取/寫入命令應用於命令接腳CMD時，圖1的半導 體記憶體裝置經由位址接腳A1至A12接收一列位址，經由 記憶庫位址接腳B0接收一記憶庫位址，以及經由區塊位址 接腳A13與A14接收一區塊位址信號。 當一較低位址鎖存命令信號應用於命令接腳CMD時，圖 1的半導體1己憶體裝置經由位址接腳A1至A10接收一行位 址信號，經由位址接腳A12接收一自動預充電控制信號， 以及經由記憶庫位址接腳B〇接收一記憶庫位址信號。 圖2為一傳統快速週期動態半導體記憶體裝置的一區塊 圖。傳統快速週期動態半導體記憶體裝置包括兩記憶體細 胞陣列記憶庫30-1與30_2，各包括四個記憶體細胞陣列區 塊31-1至31-4, 一命令緩衝器32, 一命令解碼器34，一記憶 庫位址緩衝器36，一列位址緩衝器38，一預充電控制信號 產生電路40，一區塊位址緩衝器42 , 一區塊選擇信號產生 电路44，一行位址緩衝器46 ,列解碼器48-1與48-2 ,以及行 解碼器50-1與50-2。 °己隐庫選擇電路3 6緩衝記憶庫位址B0，以響應ACTIVE 命令與讀取/寫入命令，而產生記憶庫選擇信號8八與BB。 574710
(3) 記憶庫選擇電路36於列位址緩衝期間選擇啟動的記憶庫 ，以響應現用命令，而且於行位址緩衝期間選擇讀取/寫 入作業的記憶庫’以響應讀取/寫入命令。 列位址緩衝器38緩衝位址A1至A12，以響應ACTIVE命令 。列解碼器48- 1與48-2將來自列位址緩衝器38的緩衝之列 位址解碼，而產生字線選擇信號WL1至WLm，以響應分別 從記憶庫位址緩衝器36輸出的記憶庫選擇信號ba與BB。 區塊位址緩衝器42緩衝區塊位址A13與A14，以響應 ACTIVE命令。區塊選擇信號產生電路44將來自區塊位址緩 衝器42的緩衝之區塊位址解碼，而產生區塊選擇信號BK1 至BK4，以響應ACTIVE命令。因此，一區塊細胞陣列的一 列或字線由ACTIVE命令伴隨接腳B0的記憶庫位址信號，接 腳A1〜A12的列位址信號A1〜A12及接腳A13〜A14的區塊位 址信號啟動。行位址緩衝器46緩衝位址A1至A10，以響應 READ命令。行位址器50-;[與5〇-2將行位址解碼，而產生行 選擇仏號Y1至Yn ’以響應分別從記憶庫位址緩衝器％輸出 的記憶庫選擇信號ΒΑ與ΒΒ。 預充電控制信號產生電路40產生自動預充電控制信號 PREA與PREB，而分別執行記憶體細胞陣列記憶庫3(Μ與記 憶體細胞陣列記憶庫30_2的—預充電作業，以響應自動預 充電命令。藉由在Α12應用邏輯”高"位準而同時間發出自 動預充電命令與READ命令旦給定自動預充電命令' 於自動預充電作業期間，該特殊記憶庫不可能出現任何新 命令。因Λ ’即使為位於相同列但不同行區塊位址之資枓 574710 (4) 的記憶體存取，高位準的預充電命令可防止重疊作業。換 言之，假設兩作業於相同列位址但不同區塊位址，於預充 電命令終止目前作業前，記憶體控制器無法開始一新作業 。因此，僅於第一作業完成後才發出第二作業的一新的現 用命令，以啟動一新的區塊列位址。因而降低或消除將細 胞陣列分割成複數個區塊細胞陣列的優勢。 美國專利案號6，108,243詳細說明圖2之半導體記憶體裝 置。 圖3係圖例說明於相同之記憶體細胞陣列記憶庫中當連 續存取位於相同列位址但一不同區塊位址的記憶體細胞 時圖2之半導體記憶體裝置其一讀取作業的一時序圖，其 中一叢發長度為2，而且一行位址選通（CAS)潛伏為2。 於圖3中，CLK表示一區塊信號，而且CMD表示一命令。 B0表示一記憶庫位址。當現用命令應用時，A1至All表示 一列位址，而且當讀取命令應用時，表示一行位址。當現 用命令應用時，A12表示一列位址，而且當讀取命令應用 時，表示一預充電控制信號。DQ表示一資料輸出信號， 而且A13與A14表示區塊位址。 圖4顯示根據圖3時序圖之記憶體細胞陣列區塊的一簡 化之區塊圖版本。 以下參照圖3與4說明具有相同列位址與不同區塊位址 之圖2半導體記憶體裝置其記憶體細胞的一連續讀取作業-一。 所有讀取命令RDA及所有較低位址鎖存命令LAL均於時 脈信號CLK的一上昇邊緣輸入。於第一讀.取作業中，當記 574710 (5) 憶庫位址BA，列位址RA1，及區塊位址BK1與一第一讀取 命令RDA—起應用時，選定記憶體細胞陣列記憶庫30-1之 記憶體細胞陣列區塊31-1的一字線①。 當與較低位址鎖存命令LAL—起應用記憶庫位址BA，行 位址CA1及具有一邏輯π高”位準的自動預充電控制信號 Α12時，選定記憶體細胞陣列記憶庫30-1的一位元線②。 因而從字線①與位元線②間的記憶體細胞MCI讀取資料 。而且執行記憶體細胞陣列記憶庫30-1的一預充電作業， 以響應具有一邏輯π高’’位準的自動預充電控制信號A12。 於預充電作業完成後，應啟動連續的第二讀取作業。當 與一第二讀取命令RDA—起應用記憶庫位址ΒΑ，列位址 RA2，及區塊位址ΒΚ3時，選定記憶體細胞陣列記憶庫30-1 之記憶體細胞陣列區塊31-3的一字線③。 當與較低位址鎖存命令LAL—起應用記憶庫位址ΒΑ，行 位址CA1及具有一邏輯’’高”位準的自動預充電控制信號 Α12時，選定記憶體細胞陣列記憶庫30-1的一位元線④。 因此，從字線③與位元線④間的記憶體細胞MC2讀取一資 料。而且執行記憶體細胞陣列記憶庫30-1的一預充電作業 ，以響應具有一邏輯’’高’’位準的自動預充電控制信號Α12 。輸出資料QA11，QA12，QA21與QA22，以響應於讀取命令 RD應用後經過兩週期時依序一次兩資料的一記憶體控制 器（未顯示）其每一讀取命令RDA。於接收第一讀取作業的 資料QA11與QA12後，記憶體控制器等待一給定時期（”時間 間隙"），以擷取第二讀取作業的資料QA21與QA22。 574710
⑹ 因此，期待能夠維持細胞陣列分割成複數個區塊細胞陣 列的優勢，同時藉由連續存取具有相同列位址但不同區塊 位址之記憶體細胞的一無隙作業增加系統效能。 發明概要 根據本發明的一方面，於具有分組為記憶體記憶庫之複 數個記憶體細胞的一半導體記憶體裝置中，具有可藉由一 共同列位址存取之複數個記憶體區塊的每一記憶體記憶 庫，提供一種讀取或寫入複數個記憶體區塊之方法，其包 含以下步驟：偵測不同區塊的連續讀取作業；於連續讀取 作業的第一作業期間，預先提取讀取或寫入之下一區塊的 位址；以及於連續讀取或寫入作業的第一作業後，保留連 續讀取或寫入之記憶體區塊其記憶體記憶庫的一預充電 ，直到連續讀取或寫入作業完成為止。 該方法進一步包括以下步驟：於偵測一連續讀取或寫入 作業時，產生一有效旗標，以及於接受有效旗標時，保留 一預充電命令，其中經由一位址接腳將有效旗標信號輸入 記憶體裝置，且經由一位址接腳將通知欲讀取或寫入之下 一記憶庫的一下一記憶庫信號輸入記憶體裝置。 該方法進一步包括以下步驟：於連續讀取或寫入作業的 第一作業期間，預先提取用以通知欲讀取或寫入之下一記 憶庫的一下一記憶庫信號，以及當有效旗標關閉時，發出 一預充電命令。 較佳者，連績讀取或寫入作業於發出一現用記憶庫命令 後完成。該方法進一步包括以下步驟··於一個以上記憶體 -11 - 574710 ⑺ 記憶庫間交錯，以及於完成連續讀取或寫入作業時發出一 預充電命令，而且預充電命令於外部發出且為HIDDEN PRECHARGE (隱藏式預充電）命令之一 〇 同時提供一種半導體記憶體裝置，其包含：可藉由一共 同列位址與一區塊列位址加以存取的複數個記憶體區塊 ;對應於每一記憶體區塊中每一記憶體細胞的一位元線與 一感測放大器，每一感測放大器用以感測從對應之記憶體 細胞讀取的資料；一禁止電路，用於當配合於一第一列位 址與一第一記憶體區塊之第一記憶體存取作業及於同一 第一列位址與具有不同於第一記憶體區塊之一區塊位址 的第二記憶體區塊之下一記憶體存取作業來執行連續記 憶體存取作業時，該禁止電路於第一記憶體存取作業結束 時禁止預充電信號啟動。 較佳者，隱藏式預充電控制電路根據READ (讀取）命令 與GAPLESS OPERATION CONTROL (無隙作業控制）信號的出 現而禁止預充電信號啟動，而且當GAPLESS OPERATION CONTROL信號為一有效邏輯狀態時，禁止一預充電作業， 並執行一連續作業，其中隱藏式預充電控制電路接收預充 電的一記憶庫位址。
記憶體裝置進一步包括一記憶庫位址產生器，其中該記 憶庫位址產生器包括一目前記憶庫選擇電路及一下一記 憶庫選擇電路，其中目前記憶庫選擇電路產生一第一無哮 讀取作業的一 BANK ADDRESS (記憶庫位址）信號，而且下 一記憶庫選擇電路產生一第二無隙讀取作業的一 BANK 574710
(8) ADDRESS信號，其中下一記憶庫選擇電路接收一記憶庫位 址，以響應第一無隙讀取作業與一 GAPLESS CONTROL (無 隙控制）信號的一 READ命令’其中隱藏式預充電控制電路 接收預充電的一記憶庫位址。 記憶體裝置進一步包含用以存取記憶體記憶庫的至少 一位元記憶庫位址接腳，而且該至少一位元記憶庫位址接 腳接收一第二無隙讀取作業的一第二記憶庫位址。
記憶體裝置進一步包含用以產生一區塊位址以響應連 續讀取作業之第一作業其一 READ命令與一 GAPLESS C0NTR0U言號的一區塊位址產生器，其中區塊位址產生器 接收一區塊位址，以響應一 active (啟動）命令。
根據本發明的另一方面，提供一種半導體記憶體裝置， 其包含：具有複數個記憶體區塊的一記憶體細胞陣列，該 等複數個記憶體區塊具有各別的區塊字線，而且共享一全 域字線；以及一區塊位址產生器，其響應具有用以通知一 無隙連續讀取作業之第一狀態的一 GAPLESS OPERATION CONTROL信號而產生具有相同全域字線的一區塊位址，以 便根據該區塊位址啟動複數個記憶體區塊的每一記憶體 區塊，其中啟動的每一記憶體區塊為可存取，直到發出一 預充電命令為止。 半導體記憶體裝置進一步包含響應一第二狀態之 GAPLESS OPERATION CONTROL信號的一預充電命令產生§ ，而且包含一記憶庫位址產生器，其中該記憶庫產生器包 括無隙連續讀取作業之第一記憶庫位址的一目前記憶庫 -13- 574710 (9) 選擇電路，以及無隙連續讀取作業之第二記憶庫位址的一 下一記憶庫選擇電路，其中下一記憶庫選擇電路接收一記 憶庫位址，以響應無隙連續讀取作業之第一作業的一 READ命令，以及具有第一狀態的GAPLESS CONTROL信號。 圖式簡單說明 藉由參照附圖詳細說明較佳具體實施例，可更加明白本 發明之目的與優勢，其中： 圖1顯示具有分段之細胞陣列的一 64 Μ位元FCDRAM其 一接腳-出組態。 圖2顯示一傳統之快速週期動態半導體記憶體裝置的一 區塊圖。 圖3顯示圖例說明從相同之記憶體細胞陣列記憶庫存取 記憶體細胞時圖2之半導體記憶體裝置其一讀取作業的一 時序圖。 圖4顯示根據圖3時序圖之記憶體細胞陣列的一簡化區 塊圖版本。 圖5顯示根據本發明一具體實施例的一半導體記憶體裝 ® 置其一接腳組態。 圖6係根據本發明一較佳具體實施例的一記憶體裝置其 一區塊圖。 圖7顯示具有一記憶體記憶庫的圖6區塊位址產生器之 使用。 二 圖8係圖例說明根據本發明一具體實施例之半導體記憶 體裝置其一讀取作業的一時序圖。 -14- 574710
(ίο) 圖9顯示一記憶體細胞陣列作業。 圖10係圖例說明根據本發明以記憶庫交錯模式讀取一 資料時半導體記憶體裝置其一讀取作業的一時序圖。 圖11顯示記憶體細胞陣列的兩記憶庫以及根據圖10時 序圖之記憶體細胞陣列的一記憶體細胞存取作業。 較佳具體實施例之詳細說明
為了完全了解本發明，以下將參照附圖說明藉由本發明 之較佳具體實施例所完成的作業優勢及目的。各別圖式中 相同的參考號碼表示相同的元件。 圖5顯示具有兩記憶體細胞陣列記憶庫與八個資料輸入 /輸出（I/O)接腳DQ1至DQ8的一 64 Μ位元半導體記憶體裝置 的一接腳組態。 圖5的半導體記憶體裝置包括：一電力電壓接腳VCC， 一接地接腳GND，一位址接腳Α1至Α12，區塊位址接腳Α13
與Α14，一記憶庫位址接腳Β0，資料輸入/輸出（I/O)接腳DQ1 至DQ8，以及命令接腳CMD (RAS，CAS，CS與WE接腳）。命 令接腳CMD可用以應用一系統時脈信號CLK，列位址選通 信號RASB，一行位址選通信號CASB，一晶片選擇信號CSB ，及一寫入致能信號WEB。 藉由在系統時脈信號CLK的正向邊緣判定RASB信號為 邏輯高位準時發出一 ACTIVE命令，以選擇供一作業用之記 憶庫的一現用列與區塊。 __ 一 READ命令以從ACTIVE命令選定的現用列存取資料。藉 由在系統CLK的正向邊緣上WEB為高位準時於CS接腳與 -15- 574710
〇i) CAS接腳判定低位準而發出一 READ命令。 ”己憶體装置内部產生一 HIDDEN PRECHARGE命令，其藉由 在READ命令期間於A12接腳判定高位準時發出。隱藏式預 充電作業的BANK ADDRESS信號於READ命令期間在An接 腳輸入。藉由在A12接腳應用一邏輯低位準而執行一無隙 作業’以響應READ命令。 表1顯示於一無隙讀取作業中應用於位址接腳以響應一 ACTIVE命令或READ命令的信號。 〔表 1〕 命令 ACTIVE命令 READ命令 位址接腳名碑 無隙作業模式 無隙作業終止楛孑 B0 目前記憶庫位址信號 A1 〜Al〇 行位址信號CA1至 行位址信號CA1 ——--- CA10 至 CA10 All 列位址RA1 一無隙作業的記憶 一隱藏式預充電作 至 RA12 庫位址 業的記憶庫位址 A12 具有一第一狀態(邏 具有一第二狀態 輯”低”位準)的無隙 (邏輯”高"位準)的 作業控制信號 無隙作業控制信號 A13,A14 區塊位址 區塊位址 如表1中所見，當應用一第一讀取作業的ACTIVE命令時 ’位址接腳A1至A12接收一 ROW ADDRESS信號RA1至RA12， 記憶庫位址接腳B0接收一 BANK ADDRESS信號，而且位址接 腳 A13與 A14接收一 BLOCK ADDRESS。
當應用第一作業的一 READ命令時，分別於位址接腳入-1 至A10與記憶庫位址接腳B0應用COLUMN ADDRESS信號與BANK ADDRESS信號。於位址接腳A12應用GAPLESS OPERATION -16- 574710
(12) CONTROL信號，作為通知連續無隙記憶體存取作業的一旗 標。ROW ADDRESS信號 RA1 至 RA10與 COLUMN ADDRESS信號 CA1至CA10於相同的接腳A1至A10多工化。ROW ADDRESS信 號RA12與GAPLESS OPERATION CONTROL信號於相同的接腳 A12多工化。
當於位址接腳A12判定第一狀態（例如：邏輯低位準）的 一現用GAPLESS OPERATION CONTROL信號時，貝II經由位址接 腳A13與A14以及位址接腳All，輸入無隙作業其一連續第 二作業的一 BLOCK ADDRESS與一 BANK ADDRESS，以響應無 隙作業其第一作業的READ命令。第一作業的ROW ADDRESS 信號RA11與第二作業的BANK ADDRESS於相同的接腳All多 工化0
另一方面，於第一作業的READ命令時，當在位址接腳 A12判定第二狀態（例如：邏輯高位準）的一非現用GAPLESS
OPERATION CONTROL信號時，貝|J在藉由透過位址接腳All輸 入之BANK ADDRESS所選定的記憶庫執行一隱藏式預充電 作業，而且於隱藏式預充電作業期間，在藉由透過位址接 腳All輸入之BANK ADDRESS所選定的記憶庫將禁止其他 命令。
圖6顯示根據本發明一較佳具體實施例的一記憶體裝置 。該半導體記憶體裝置包括：一記憶體細胞陣列610，一 命令產生器620，一位址產生器630，一區塊位址產生器6在0 ，一記憶庫位址產生器650，及一隱藏式預充電電路660。 記’德體細胞陣列610組織成兩記憶庫：BANK A與BANK B -17- 574710 靜織糜Cm (13) ，而且將各記憶庫分段成四區塊：BK1，BK2，BK3與BK4。 命令產生器620產生一 ACTIVE命令，一 READ命令，以響 應一系統時脈信號CLK，一列位址選通信號RASB，一行位 址選通信號CASB與一晶片選擇信號CSB的組合。
位址產生器630包括一列緩衝器63 1及一列解碼器632,並 且選擇一全域字線，以響應一第一作業的ACTIVE命令。一 行位址緩衝器633與一行解碼器634選擇一行位址，以響應 第一作業的READ命令。 記憶庫位址產生器650包括一目前記憶庫選擇電路651及 下一記憶庫選擇電路652。目前記憶庫選擇電路651產生第 一作業的一 BANK ADDRESS，以響應一 ACTIVE命令及一 READ命令。下一記憶庫選擇電路652接收來自All的一 BANK ADDRESS信號，並且選擇無隙作業其第二作業的一記憶庫 ，以響應第一作業的READ命令以及接腳A12上判定為一第 一狀態的 GAPLESS OPERATION CONTROL信號。
區塊位址產生器640包括一區塊位址緩衝器641及一區 塊位址解碼器642。區塊位址緩衝器641接收一 BLOCK ADDRESS信號A13與A14，以響應ACTIVE命令及READ命令。 藉由伴隨READ命令在接腳A 1 2判定一邏輯低位準，即具 有表1中一第一狀態的GAPLESS OPERATION CONTROL信號，
區塊位址緩衝器641透過A13至A14接腳接收一 BLOCK ADDRESS信號，而且區塊位址解碼器642根據BLOC?： ADDRESS選擇第二作業的一區塊，以響應第一作業的READ 命令 -18- 574710
(14) 隱藏式預充電電路660發出一 HIDDEN PRECHARGE命令給 藉由輸入All接腳之BANK ADDRESS所選定的記憶庫，以響 應第一作業的READ命令。較佳者，藉由供產生熟習此項 技藝者已知的一 AUTO PRECHARGE命令用之電路產生 HIDDEN PRECHARGE命令。
圖7顯示如何使用第一區塊位址與第二區塊位址存取一 細胞陣列。為了圖例說明，其中與記憶體細胞陣列710顯 示複數個全域字線（GWL0至GWLN-1)於列方向相遇。每一 全域字線具有於相同列方向與區塊細胞陣列相遇的四條 區塊字線。一交換電晶體位於每一全域字線（GWL0至 GWLN-1)與每一區塊字線（711-a至714-a)間，並與其連接。 一區塊細胞陣歹J中的一區塊字線由伴隨BANK ADDRESS信 號，ROW ADDRESS信號 RA1 至 RA12及 BLOCK ADDRESS信號的 一 ACTIVE命令啟動。於無隙作業期間’具有相同BANK ADDRESS信號與ROW ADDRESS信號的另一區塊字線可根據 BLOCK ADDRESS信號而啟動，以響應READ命令。 圖8為圖例說明根據本發明一具體實施例具有一第一與 一第二讀取作業之半導體記憶體裝置其一無隙讀取作業 的一時序圖。為了圖例說明，圖8顯示以一叢發長度π2" 及一行位址選通（CAS)潛伏” 2 π作業的半導體記憶體裝置 。熟習此項技藝者可立即明白：本發明亦可應用於像是四 或八等其他叢發長度。 二 圖9顯示無隙作業中的一記憶體細胞陣列作業。參照圖8 與9，於ACTIVE命令的Τ1，記憶體裝置於時脈信號CLK的上 -19- 574710 〇5) 昇邊緣接收來自接腳B0的BANK ADDRESS信號BA，ROW ADDRESS信號RA1，及BLOCK ADDRESS信號BK1。啟動記憶 體細胞陣列記憶庫BA之記憶體細胞陣列區塊BK1的區塊 字線①，而由每一對應的感測放大器（未顯示）暫時儲存屬 於該區塊字線的每一記憶體細胞。當經過時間tRCD後，於 T2，記憶體裝置接收具有BANK ADDRESS信號BA與COLUMN ADDRESS信號CA1的第一讀取作業之READ命令。記憶體裝 置同時接收來自接腳All的一 BANK ADDRESS信號BA，來自 接腳A13至A14的BLOCK ADDRESS信號BK3，以及來自接腳 A12具有一第一狀態（例如：邏輯“低”位準）且事先伴隨第 一作業的一 READ命令以提供第二作業用的GAPLESS OPERATION CONTROL信號。 選定記憶體細胞陣列記憶庫BK之記憶體細胞陣列區塊 BK1的位元線②，將每一對應之感測放大器中儲存的資料 讀至DQ。同時，選定記憶體細胞陣列記憶庫BA之記憶體 細胞陣列區塊BK3的區塊字線③，以響應具有一第一狀態 的 GAPLESS OPERATION CONTROL信號。 於T3，記憶體裝置於區塊信號CLK的一上昇邊緣接收具 有 BANK ADDRESS信號 B A與 COLUMN ADDRESS信號 CA2之第 二作業的READ命令。COLUMN ADDRESS信號與BLOCK ADDRESS信號無效，因為於接腳A12判定具有一第二狀態（ 邏輯高位準）的GAPLESS OPERATION CONTROL信號。取而也 之，於接腳All輸入BANK ADDRESS信號，指示··於接腳A12 判定具有一第二狀態的GAPLESS OPERATION CONTROL信號 -20- 574710
(16) 時，預充電記憶庫A。 選定記憶體細胞陣列記憶庫BA之記憶體細胞陣列區塊 BK3的位元線④，將對應之感測放大器中儲存的資料讀至 DQ。此時，記憶體裝置接收mDDEN PRECHARGE命令。 因此，於應用RE AD命令後的二週期中，順序輸出四個 輸出資料群組其個別的四個輸出資料卩八丨丨至qA14 (區塊i) ，…，QA41至QA44(區塊4),而且其間沒有時間間隙，以響 應各別READ命令。 圖10係圖例說明當以記憶庫交錯模式讀取一資料時半 導體記憶體裝置其一無隙讀取作業的一時序圖。圖丨丨顯示 根據圖10之時序圖說明記憶體細胞陣列的一記憶體細胞 存取作業之記憶體細胞陣列的記憶庫A與記憶庫B。 於圖10中，奇數時序（ΤΙ，T3，T5)為使用記憶庫a之第一 與第三作業的一無隙作業，而且偶數時序（T2 , 丁4與T6)為 使用記憶庫Β之第二與第四作業的一無隙作業。 參照圖10與11，於丁丨與Τ2，記憶體裝置分別接收記憶庫Α 與記憶庫B之第一讀取作業與第三讀取作業的ACTIVE命 々。啟動①與②的區塊字線，由每一對應之感測放大器暫 時儲存屬於該區塊字線的每一細胞。 當從T1經過時間tRCD後至T3，記憶體裝置接收具有來自 接腳B0之記憶庫位址ba與來自A1〜A10之行位址CA1的第 —作業之READ命令。記憶體裝置同時接收來自接腳A11^ "己憶庫位址BB，來自接腳A13〜A14之記憶庫B的區塊位址 BKl，以及來自接腳A12具有一第一狀態且事先伴隨第一作 574710
(17) 業的READ命令以提供第三作業用的無隙作業控制信號。 因此，選定記憶體細胞陣列記憶庫BA之記憶體細胞陣列 區塊BK1位元線③，以便將每一感測放大器（未顯示）中儲 存的資料讀至DQ。同時，選定記憶體細胞陣列記憶庫BB 之記憶體細胞陣列區塊BK1的區塊字線②，以響應於A12 接腳判定一第一狀態的無隙作業控制信號。
當從T2經過時間tRCD後至T4，記憶體裝置接收具有來自 接腳B0之BANK ADDRESS信號BB與來自接腳A1至A10之 COLUMN ADDRESS信號CB1的第二作業之READ命令。同時接 收BANK ADDRESS信號BA，記憶庫A的BLOCK ADDRESS信號 BK3，以及來自接腳A12且具有一第一狀態且事先伴隨第二 作業的READ命令以提供第四作業用的GAPLESS OPERATION CONTROL信號。
選定記憶體細胞陣列記憶庫B之記憶體細胞陣列區塊 BK1的位元線④，將每一對應之感測放大器中儲存的資料 讀至DQ。同時，選定記憶體細胞陣列記憶庫A之記憶體細 胞陣列區塊BK3的區塊字線⑤，以響應於A12接腳判定一第 一狀態的無隙作業控制信號。
於T5,記憶體裝置接收具有來自接腳B0之BANK ADDRESS 信號BA與來自接腳A1至A10之COLUMN ADDRESS信號CA2的 第三作業之READ命令。同時接收來自接腳All之BANK ADDRESS信號 BB ’ I己憶、庫 B 的 BLOCK ADDRESS信號 BK3，以_ 及來自接腳A12具有一第一狀態且事先伴隨第三作業的 READ命令以提供第四作業用的GAPLESS OPERATION -22- 574710 (18) CONTROL信號。 選定記憶體細胞陣列記憶庫A之記憶體細胞陣列區塊 BK3的位元線⑥，將每一對應之感測放大器中儲存的資料 讀至DQ。同時，選定記憶體細胞陣列記憶庫B之記憶體細 胞陣列區塊BK3的區塊字線⑦，以響應於A12接腳判定一第 一狀態的無隙作業控制信號。 於第四作業之READ命令的T6，記憶體裝置於時脈信號CLK 的上昇邊緣接收BANK ADDRESS信號BB與COLUMN ADDRESS 信號CB2。當GAPLESS OPERATION CONTROL信號具有來自接 腳A12的一第二狀態時，來自接腳All的BANK ADDRESS信號 BA指示預充電記憶庫A。 選定記憶體細胞陣列記憶庫B B之記憶體細胞陣列區塊 BK3的位元線⑧，將每一對應之感測放大器中儲存的資料 讀至DQ。同時，記憶體裝置接收具有讀取命令之記憶庫 BA的HIDDEN PRECHARGE命令。因此，第一與第三讀取作
業的無隙作業完成。 如之前所述’當於相同的全域字線執行讀取作業或寫入 作業時，將一起選定下一作業之記憶體細胞陣列區塊的區 塊字線及目前作業之記憶體細胞陣列區塊的位元線’藉此 減少記憶體存取時間。此外，於相同的讀取命令’ 一記憶 體裝置對不同於一目前啟動之記憶庫的一記憶庫進行一 隱藏式預充電作業，因此，記憶體裝置可減少交錯模式中 預充電一記憶體記憶庫的更換時間。 因此，根據本發明，以一高效率且無隙之方式執行具有 -23- 574710
(19) 隱藏式預充電的交錯讀取作業。 熟習此項技藝者將明白：上述圖例說明的記憶體細胞存 取方法亦可應用於寫入作業。
已經以圖式及說明書解釋根據本發明之具體實施例，而 且雖然此處使用特定名詞，但其僅用以解釋本發明。因此 ，本發明不限於上述具體實施例，而且於本發明之精神及 範圍内可以有許多變化。本發明之範圍並非由以上說明而 是由附加的申請專利範圍決定。 圖式代表符號說明 711-a，712-a，713-a， 區塊字線 714-a 711-b，712-b，713-b， 區塊位址 714-b 32 命令緩衝器 34 命令解碼器 36 記憶庫位址緩衝器 38 列位址緩衝器 40 預充電控制信號產生電路 44 區塊位址解碼器 46 行位址緩衝器 30-1，30-2, 70-1，70-2 記憶體細胞陣列記憶庫 31-1，31-2, 31-3, 31-4， 記憶體細胞陣列區塊 71-1，71-2, 71-3, 71-4 620 命令產生器 630 位址產生器 631 列緩衝器 633 行緩衝器 642 區塊解碼器 -24- 574710 (20) 650 記憶庫位址產生器 651 C一記憶庫選擇 652 N—記憶庫選擇 660 隱藏式預充電電路 42, 641 區塊位址緩衝器 48-1，48-2, 632 列解碼器 50-1，50-2, 634 行解碼器 610, 710, 711，712, 713, 714 記憶體細胞陣列 -25-

Claims (1)

  1. 574710 拾、申請專利範圍 1 . 一種於一具有分組為記憶體記憶庫之複數個記憶 胞而且每一記憶體記憶庫都具有可藉由一共同列 存取之複數個記憶體區塊的半導體記憶體裝置中用 取或寫入複數個記憶體區塊的方法，其包含以下步 偵測不同區塊的連續讀取作業； 於連續讀取作業的第一作業期間，預先提取讀取 入之下一區塊的位址；以及 於連續讀取或寫入作業的第一作業後，保留連續 或寫入之記憶體區塊其記憶體記憶庫的一預充電， 連續讀取或寫入作業完成為止。 2 .如申請專利範圍第1項之方法，進一步包括於偵測 續讀取或寫入作業時，產生一有效旗標之步驟。 3 .如申請專利範圍第2項之方法，進一步包括於接受 旗標時，保留一預充電命令之步驟。 4.如申請專利範圍第2項之方法，其中經由一位址接 有效旗標信號輸入記憶體裝置。 5 .如申請專利範圍第2項之方法，其中經由一位址接 一通知欲讀取或寫入之下一記憶庫的下一記憶庫 輸入記憶體裝置。 6. 如申請專利範圍第1項之方法，進一步包括以下步 於連續讀取或寫入作業的第一作業期間，預先提取 以通知欲讀取或寫入之下一記憶庫的下一記憶庫f 7. 如申請專利範圍第2項之方法，進一步包括當有效 體細 位址 以讀 驟： 或寫 讀取 直到 一連 有效 腳將 腳將 信號 驟： -用 I*號。 旗標 574710
    關閉時，發出一預充電命令。 8 .如申請專利範圍第1項之方法，其中該記憶體裝置係一 動態隨機存取記憶體（DRAM)。 9. 如申請專利範圍第1項之方法，其中連續讀取或寫入作 業於發出一現用記憶庫命令後完成。 10. 如申請專利範圍第1項之方法，進一步包括於一個以上 記憶體記憶庫間交錯之步驟。 11. 如申請專利範圍第1項之方法，進一步包括於完成連續 讀取或寫入作業時發出一預充電命令之步驟。 12. 如申請專利範圍第11項之方法，其中預充電命令於外部 發出且為HIDDEN PRECHARGE (隱藏式預充電）命令之一。 13. —種半導體記憶體裝置，包含： 可藉由一共同列位址與一區塊列位址加以存取的複 數個記憶體區塊； 對應於每一記憶體區塊中每一記憶體細胞的一位元 線與一感測放大器，每一感測放大器用以感測從對應之 記憶體細胞讀取的資料； 一禁止電路’用於當配合於一第一列位址與一第一記 憶體區塊之第一記憶體存取作業及於同一第一列位址 與具有不同於第一記憶體區塊之一區塊位址的第二記 憶體區塊之下一記憶體存取作業來執行連續記憶體存 取作業時，該禁止電路於第一記憶體存取作業結束時禁 止預充電信號啟動。 14.如申請專利範圍第13項之記憶體裝置，其中隱藏式預充 574710 電控制電路根據READ (讀取）命令與GAPLESS OPERATION CONTROL (無隙作業控制）信號的出現而禁止預充電信 號啟動。 15·如申請專利範圍第14項之記憶體裝置，其中當GAPLESS OPERATION CONTROL信號為一有效邏輯狀態時，禁止一 預充電作業，並執行一連續作業。 16. 如申請專利範圍第13項之記憶體裝置，其中隱藏式預充 電控制電路接收預充電的一記憶庫位址。 17. 如申請專利範圍第13項之記憶體裝置，進一步包括一記 憶庫位址產生器，其中該記憶庫位址產生器包括一目前 記憶庫選擇電路及一下一記憶庫選擇電路，其中目前記 憶庫選擇電路產生一第一無隙讀取作業的一 BANK ADDRESS (記憶庫位址）信號，而且下一記憶庫選擇電路 產生一第二無隙讀取作業的一 BANK ADDRESS信號。 18. 如申請專利範圍第17項之記憶體裝置，其中下一記憶庫 選擇電路接收一記憶庫位址，以響應第一無隙讀取作業 與一 GAPLESS CONTROL (無隙控制）信號的一 READ命令。 19. 如申請專利範圍第13項之記憶體裝置，其中隱藏式預充 電控制電路接收預充電的一記憶庫位址。 20. 如申請專利範圍第13項之記憶體裝置，進一步包含用以 存取記憶體記憶庫的至少一位元記憶庫位址接腳。 21. 如申請專利範圍第20項之記憶體裝置，其中該至少一位 元記憶庫位址接聊接收一弟一兴隙項取作業的一弟一 記憶庫位址。 574710 22.如申請專利範圍第13項之記憶體裝置，進一步包含用以 產生一區塊位址以響應連續讀取作業之第一作業其一 READ命令與一 GAPLESS CONTROL信號的一區塊位址產生 器。 23. 如申請專利範圍第22項之記憶體裝置，其中區塊位址 產生器接收一區塊位址，以響應一 ACTIVE (啟動）命令。 24. —種半導體記憶體裝置，包含：
    一具有複數個記憶體區塊的記憶體細胞陣列，該等複 數個記憶體區塊具有各別的區塊字線，而且共享一全域 字線；以及
    一區塊位址產生器，其響應具有用以通知一無隙連續 讀取作業之第一狀態的一 GAPLESS OPERATION CONTROL 信號而產生具有相同全域字線的一區塊位址，以便根據 該區塊位址啟動複數個記憶體區塊的每一記憶體區塊 ，其中啟動的每一記憶體區塊為可存取，直到發出一預 充電命令為止。 25. 如申請專利範圍第24項之半導體記憶體裝置，進一步包 含響應一第二狀態之GAPLESS OPERATION CONTROL信號 的一預充電命令產生器。 26. 如申請專利範圍第24項之半導體記憶體裝置，進一步包 含一記憶庫位址產生器，其中該記憶庫產生器包括無隙 連績讀取作業之第一記憶庫位址的一目前記憶庫選擇 電路，以及無隙連續讀取作業之第二記憶庫位址的一下 一記憶庫選擇電路。 574710
    27.如申請專利範圍第26項之半導體記憶體裝置，其中下一 記憶庫選擇電路接收一記憶庫位址，以響應無隙連續讀 取作業之第一作業的一 READ命令，以及具有第一狀態 的 GAPLESS CONTROL信號。
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