JPH03259498A - Ｅｅｐｒｏｍ書込み回路 - Google Patents
Ｅｅｐｒｏｍ書込み回路Info
- Publication number
- JPH03259498A JPH03259498A JP2056970A JP5697090A JPH03259498A JP H03259498 A JPH03259498 A JP H03259498A JP 2056970 A JP2056970 A JP 2056970A JP 5697090 A JP5697090 A JP 5697090A JP H03259498 A JPH03259498 A JP H03259498A
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- Japan
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- write
- pulse
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- eeprom
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＥＥＰＲＯＭ書込み回路に関し、特にバック
アップ用のＥＥＰＲＯＭに１度に大量に書き込むことを
可能とするＥＥＰＲＯＭ書込み回路に関する。
アップ用のＥＥＰＲＯＭに１度に大量に書き込むことを
可能とするＥＥＰＲＯＭ書込み回路に関する。
従来、ＣＰＵよりＥＥＰＲＯＭへの書込みは、１つ書い
ては読み出して、データが正しく読み出されるとＥＥＰ
ＲＯＭへの書込みが完了したと認識し、次のデータを書
くという方法がとられていた。このため、ＣＰＵの処理
に対する負荷が大変大きいものとなっていた。
ては読み出して、データが正しく読み出されるとＥＥＰ
ＲＯＭへの書込みが完了したと認識し、次のデータを書
くという方法がとられていた。このため、ＣＰＵの処理
に対する負荷が大変大きいものとなっていた。
上述した従来の方法で、ＣＰＵからＥＥＰＲＯＭへの書
込みを行うと、１つデータを書いてからそのデータが定
着するまで通常のＥＥＰＲＯＭでは約１０ｍ５時間がか
かるため、１０ｍ５間ｃｐＵが待たされてしまい、処理
において無駄な時間が多くなりＣＰＵの負荷を増してし
まうという欠点がある。
込みを行うと、１つデータを書いてからそのデータが定
着するまで通常のＥＥＰＲＯＭでは約１０ｍ５時間がか
かるため、１０ｍ５間ｃｐＵが待たされてしまい、処理
において無駄な時間が多くなりＣＰＵの負荷を増してし
まうという欠点がある。
本発明のＥＥＰＲＯＭ書込み回路は、Ｋビットのデータ
を外部から書き込むとビジー信号をオン出力し、読出し
／書込みパルスを入力されると先に書き込まれたデータ
を書込み順に順次読出しレポートに出力してすべてのデ
ータが読み出されると前記ビジー信号をオフとするメモ
リと、外部から初期アドレス値を入力されかつ外部から
スタートパルスが入力されると前記メモリに書込みアド
レス信号を前記初期アドレス値から出力し始めインクリ
メントパルスが入力されると前記書込みアドレス信号の
値を１つづつ増加して出力するアドレスカウンタと、前
記スタートパルスが入力されるかもしくは前記インクリ
メントパルスが入力されると前記読出し／書込みパルス
を出力するパルス発生器と、前記読出し／書込みパルス
がオンの時のみバッファを開き前記メモリ読出しデータ
を出力するバッファ回路と、前記メモリの出力するビジ
ー信号がオンの時前記読出し／書込み信号が入力される
とＥＥＰＲＯＭ読出しパルスを出力しＥＥＰＲＯＭから
読出したデータをチェックし書込みデータとの一致を確
認すると前記インクリメントパルスを出力する書込み完
了検出回路と、前記バッファ回路から前記メモリ読出し
データを前記読出し／書込みパルス入力時に前記書込み
アドレス信号の値のアドレスに書き込み前記ＥＥＰＲＯ
Ｍ読出しパルスを入力されると前記書込み完了検出回路
に前記書込みアドレスの格納データを出力するＥＥＰＲ
ＯＭを有して構成される。
を外部から書き込むとビジー信号をオン出力し、読出し
／書込みパルスを入力されると先に書き込まれたデータ
を書込み順に順次読出しレポートに出力してすべてのデ
ータが読み出されると前記ビジー信号をオフとするメモ
リと、外部から初期アドレス値を入力されかつ外部から
スタートパルスが入力されると前記メモリに書込みアド
レス信号を前記初期アドレス値から出力し始めインクリ
メントパルスが入力されると前記書込みアドレス信号の
値を１つづつ増加して出力するアドレスカウンタと、前
記スタートパルスが入力されるかもしくは前記インクリ
メントパルスが入力されると前記読出し／書込みパルス
を出力するパルス発生器と、前記読出し／書込みパルス
がオンの時のみバッファを開き前記メモリ読出しデータ
を出力するバッファ回路と、前記メモリの出力するビジ
ー信号がオンの時前記読出し／書込み信号が入力される
とＥＥＰＲＯＭ読出しパルスを出力しＥＥＰＲＯＭから
読出したデータをチェックし書込みデータとの一致を確
認すると前記インクリメントパルスを出力する書込み完
了検出回路と、前記バッファ回路から前記メモリ読出し
データを前記読出し／書込みパルス入力時に前記書込み
アドレス信号の値のアドレスに書き込み前記ＥＥＰＲＯ
Ｍ読出しパルスを入力されると前記書込み完了検出回路
に前記書込みアドレスの格納データを出力するＥＥＰＲ
ＯＭを有して構成される。
また本発明のＥＥＰＲＯＭ書込み回路は、前記メモリを
ＦＩＦＯメモリとした構成を有する。
ＦＩＦＯメモリとした構成を有する。
次に、図面を参照して本発明を説明する。
第１図は本発明のＥＥＰＲＯＭ回路の一実施例のブロッ
ク図、第２図は第１図の実施例における主要信号のタイ
ミングチャートである。
ク図、第２図は第１図の実施例における主要信号のタイ
ミングチャートである。
第１図に示す実施例の構成はＦＩＦＯメモリ１と、アド
レスカウンタ２と、パルス発生器３と、バッファ回路４
と、書込み完了検出回路５と、ＥＥＰＲＯＭ６を備えて
戒り、また第１図には端子ａ〜ｊを併記して示す。
レスカウンタ２と、パルス発生器３と、バッファ回路４
と、書込み完了検出回路５と、ＥＥＰＲＯＭ６を備えて
戒り、また第１図には端子ａ〜ｊを併記して示す。
次に、第２図のタイミングチャートを参照しつつ、第１
図の実施例の動作について説明する。
図の実施例の動作について説明する。
ＦＩＦＯメモリ１は、端子ａを介して第２図（Ａ〉に示
すＤ○〜ＤＮのにビット書込みデータ１０１を受け、ま
た端子ｆを介して第２図（Ｆ）に示す読出し／書込みパ
ルス３０２を受けて、ｋビット書込みデータ１０１が書
き込まれると第２図（Ｊ）に示すビジー信号１０２をオ
ン出力し、読出し／書込みパルス３０２がオンになると
先に書き込まれた順ににビット書込みデータ１０１を第
２図（Ｄ）に示すＦＩＦＯ読出しデータ１０３として端
子すを介してバッファ回路４に送出し、書き込まれたデ
ータを全部出力するとビジー信号１０２をオフとする。
すＤ○〜ＤＮのにビット書込みデータ１０１を受け、ま
た端子ｆを介して第２図（Ｆ）に示す読出し／書込みパ
ルス３０２を受けて、ｋビット書込みデータ１０１が書
き込まれると第２図（Ｊ）に示すビジー信号１０２をオ
ン出力し、読出し／書込みパルス３０２がオンになると
先に書き込まれた順ににビット書込みデータ１０１を第
２図（Ｄ）に示すＦＩＦＯ読出しデータ１０３として端
子すを介してバッファ回路４に送出し、書き込まれたデ
ータを全部出力するとビジー信号１０２をオフとする。
アドレスカウンタ２は、端子ｊを介して第２図（Ｂ）に
示すｍの初期アドレス値２０１を、また端子ｄを介して
第２図（Ｃ）に示すスタートパルス３０１を、さらに端
子Ｃを介して第２図（１）に示すインクリメントパルス
２０２を受け、スタートパルス３０１が入力されると初
期アドレス値２０１を第２図（Ｅ）に示す如く書込みア
ドレス信号２０３として端子ｅに出力し、またインクリ
メントパルス２０２が入力される都度書込みアドレス信
号２０３のアドレス値ｍをｍ＋１．ｍ＋２・・・ｍ＋ｎ
と一つづつ増加する。
示すｍの初期アドレス値２０１を、また端子ｄを介して
第２図（Ｃ）に示すスタートパルス３０１を、さらに端
子Ｃを介して第２図（１）に示すインクリメントパルス
２０２を受け、スタートパルス３０１が入力されると初
期アドレス値２０１を第２図（Ｅ）に示す如く書込みア
ドレス信号２０３として端子ｅに出力し、またインクリ
メントパルス２０２が入力される都度書込みアドレス信
号２０３のアドレス値ｍをｍ＋１．ｍ＋２・・・ｍ＋ｎ
と一つづつ増加する。
パルス発生器３は、端子ｄを介してスタートパルス３０
１を、また端子Ｃを介してインクリメントパルス２０２
を受け、これらのパルスに対応して前述したｍ、ｍ＋ｌ
・・・ｍ＋ｍの読出し／書込みパルス３０２を端子′ｆ
に送出する。
１を、また端子Ｃを介してインクリメントパルス２０２
を受け、これらのパルスに対応して前述したｍ、ｍ＋ｌ
・・・ｍ＋ｍの読出し／書込みパルス３０２を端子′ｆ
に送出する。
バッファ回路４は、端子すを介してＦＩＦＯメモリ１か
ら提供されるＦＩＦ○読出しデータ１゜３を受け、また
端子ｆを介して読出し／書込みパルス３０２を受け、読
出し／書込みパルス３０２がオンの時のみバッファを開
きＦＩＦＯ読出しデータ１０４を第２図（Ｆ）に示す如
くバッファ出力ＦＩＦＯメモリデータ４０１として端子
ｇに送出する。
ら提供されるＦＩＦ○読出しデータ１゜３を受け、また
端子ｆを介して読出し／書込みパルス３０２を受け、読
出し／書込みパルス３０２がオンの時のみバッファを開
きＦＩＦＯ読出しデータ１０４を第２図（Ｆ）に示す如
くバッファ出力ＦＩＦＯメモリデータ４０１として端子
ｇに送出する。
書込み完了検出回路５は、端子ｉを介してビジー信号１
０２を、端子ｆを介して読出し／書込みパルス３０２を
受け、ビジー信号１０２がオンの時続出し／書込みパル
ス３０２が入力されると端子ｋに第２図（Ｈ）に示すＥ
ＥＰＲＯＭ読出しパルス５０１を送出し、これによるＥ
ＥＰＲＯＭ６の読出しデータを入力しつつ、これとバッ
ファ回路４の出力する書込みデータであるバッファ出力
ＦＩＦＯメモリデータ４０１と一致していることを検出
するまでＥＥＰＲＯＭ読出しパルス５０１を出力し続け
、一致を見たとき端子Ｃにインクリメントパルス２０２
を出力する。
０２を、端子ｆを介して読出し／書込みパルス３０２を
受け、ビジー信号１０２がオンの時続出し／書込みパル
ス３０２が入力されると端子ｋに第２図（Ｈ）に示すＥ
ＥＰＲＯＭ読出しパルス５０１を送出し、これによるＥ
ＥＰＲＯＭ６の読出しデータを入力しつつ、これとバッ
ファ回路４の出力する書込みデータであるバッファ出力
ＦＩＦＯメモリデータ４０１と一致していることを検出
するまでＥＥＰＲＯＭ読出しパルス５０１を出力し続け
、一致を見たとき端子Ｃにインクリメントパルス２０２
を出力する。
ＥＥＰＲＯＭ６は、端子ｅを介して書込みアドレス信号
２０３を、端子りを介してＥＥＰＲＯＭ読出しパルス５
０１を、また端子ｆを介して読出し／書込みパルス３０
２を受け、読出し／書込みパルス３０２がオンの時、端
子ｇを介してバッファ回路４の出力するバッファ出力Ｆ
ＩＦＯメモリデータ４０１を入力し、書込みアドレス信
号２゜３による指定アドレスに格納する。また、端子り
を介して入力するＥＥＦＲＯＭ読出しパルス５゜１がオ
ンの時、書込みアドレス信号２０３によって指定された
アドレスの格納データを端子ｇを介して書込み完了検出
回路５に供給する。
２０３を、端子りを介してＥＥＰＲＯＭ読出しパルス５
０１を、また端子ｆを介して読出し／書込みパルス３０
２を受け、読出し／書込みパルス３０２がオンの時、端
子ｇを介してバッファ回路４の出力するバッファ出力Ｆ
ＩＦＯメモリデータ４０１を入力し、書込みアドレス信
号２゜３による指定アドレスに格納する。また、端子り
を介して入力するＥＥＦＲＯＭ読出しパルス５゜１がオ
ンの時、書込みアドレス信号２０３によって指定された
アドレスの格納データを端子ｇを介して書込み完了検出
回路５に供給する。
こうして、ＣＰＵからの書込みデータを一旦ＦＩＦ○メ
ぞり１で受けてからＥＥＰＲＯＭに書き込むことにより
、ＣＰＵがＥＥＰＲＯＭの書き込みに占有される時間を
大幅に削減することができる。
ぞり１で受けてからＥＥＰＲＯＭに書き込むことにより
、ＣＰＵがＥＥＰＲＯＭの書き込みに占有される時間を
大幅に削減することができる。
以上説明したように本発明は、ｃＰＵの書込みをいった
んＦＩＦＯメモリで受け、ＥＥＰＲＯＭへの書込みは自
動的にＦＩＦＯメモリを読み出して行うことにより、Ｃ
ＰＵがＥＥＰＲＯＭの書込みのために占有される時間を
大幅に減少できる効果がある。
んＦＩＦＯメモリで受け、ＥＥＰＲＯＭへの書込みは自
動的にＦＩＦＯメモリを読み出して行うことにより、Ｃ
ＰＵがＥＥＰＲＯＭの書込みのために占有される時間を
大幅に減少できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の主要信号のタイミングチャートである。 １・・・ＦＩＦＯメモリ、２・・・アドレスカウンタ、
３・・・パルス発生器、４・・・バッファ回路、５・・
・書込み完了検出回路、６・・・ＥＥＰＲＯＭ、１０１
・・・ｋビット書込みデータ、１０２・・・ビジー信号
、１゜３・・・ＦＩＦＯ読出しデータ、２０１・・・初
期アドレス値、２０２・・・インクリメントパルス、２
０３・・・書込みアドレス信号、３０１・・・スタート
パルス３０２・・・書込み／続出しパルス、４０１・・
・バッファ出力ＦＩＦＯメモリデータ、５０１ 、、、
Ｅ Ｅ Ｐ Ｒ○Ｍ読出しパルス。
図の実施例の主要信号のタイミングチャートである。 １・・・ＦＩＦＯメモリ、２・・・アドレスカウンタ、
３・・・パルス発生器、４・・・バッファ回路、５・・
・書込み完了検出回路、６・・・ＥＥＰＲＯＭ、１０１
・・・ｋビット書込みデータ、１０２・・・ビジー信号
、１゜３・・・ＦＩＦＯ読出しデータ、２０１・・・初
期アドレス値、２０２・・・インクリメントパルス、２
０３・・・書込みアドレス信号、３０１・・・スタート
パルス３０２・・・書込み／続出しパルス、４０１・・
・バッファ出力ＦＩＦＯメモリデータ、５０１ 、、、
Ｅ Ｅ Ｐ Ｒ○Ｍ読出しパルス。
Claims (1)
- 【特許請求の範囲】 １、Ｋビットのデータを外部から書き込むとビジー（ｂ
ｕｓｙ）信号をオン（ｏｎ）出力し、読出し／書込みパ
ルスを入力されると先に書き込まれたデータを書込み順
に順次読出しレポートに出力してすべてのデータが読み
出されると前記ビジー信号をオフとするメモリと、外部
から初期アドレス値を入力されかつ外部からスタートパ
ルスが入力されると前記メモリに書込みアドレス信号を
前記初期アドレス値から出力し始めインクリメントパル
スが入力されると前記書込みアドレス信号の値を１つづ
つ増加して出力するアドレスカウンタと、前記スタート
パルスが入力されるかもしくは前記インクリメントパル
スが入力されると前記読出し／書込みパルスを出力する
パルス発生器と、前記読出し／書込みパルスがオンの時
のみバッファを開き前記メモリ読出しデータを出力する
バッファ回路と、前記メモリの出力するビジー信号がオ
ンの時前記読出し／書込み信号が入力されるとＥＥＰＲ
ＯＭ読出しパルスを出力しＥＥＰＲＯＭから読出したデ
ータをチェックし書込みデータとの一致を確認すると前
記インクリメントパルスを出力する書込み完了検出回路
と、前記バッファ回路から前記メモリ読出しデータを前
記読出し／書込みパルス入力時に前記書込みアドレス信
号の値のアドレスに書き込み前記ＥＥＰＲＯＭ読出しパ
ルスを入力されると前記書込み完了検出回路に前記書込
みアドレスの格納データを出力するＥＥＰＲＯＭを有し
て成ることを特徴とするＥＥＰＲＯＭ書込み回路。 ２、前記メモリをＦＩＦＯメモリで構成したことを特徴
とする請求項１記載のＥＥＰＲＯＭ書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056970A JPH03259498A (ja) | 1990-03-07 | 1990-03-07 | Ｅｅｐｒｏｍ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056970A JPH03259498A (ja) | 1990-03-07 | 1990-03-07 | Ｅｅｐｒｏｍ書込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259498A true JPH03259498A (ja) | 1991-11-19 |
Family
ID=13042383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056970A Pending JPH03259498A (ja) | 1990-03-07 | 1990-03-07 | Ｅｅｐｒｏｍ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756804A (ja) * | 1993-08-18 | 1995-03-03 | Toshiba Emi Ltd | データ記録再生装置 |
-
1990
- 1990-03-07 JP JP2056970A patent/JPH03259498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756804A (ja) * | 1993-08-18 | 1995-03-03 | Toshiba Emi Ltd | データ記録再生装置 |
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