JPH0236632A - インタフェイス回路 - Google Patents
インタフェイス回路Info
- Publication number
- JPH0236632A JPH0236632A JP63186468A JP18646888A JPH0236632A JP H0236632 A JPH0236632 A JP H0236632A JP 63186468 A JP63186468 A JP 63186468A JP 18646888 A JP18646888 A JP 18646888A JP H0236632 A JPH0236632 A JP H0236632A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- read
- register
- data
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100390959 Caenorhabditis elegans flp-2 gene Proteins 0.000 description 1
- 240000005109 Cryptomeria japonica Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000005347 demagnetization Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、装置（回路）間でデータレートが多少によ
らず異なる場合あるいはデータレートが同一ではあるが
その位相かずれる場合（以下、このような状態を非同期
という゛）において、これら２つの装置間でデータ授受
を行うためのインタフェイス回路に関する。
らず異なる場合あるいはデータレートが同一ではあるが
その位相かずれる場合（以下、このような状態を非同期
という゛）において、これら２つの装置間でデータ授受
を行うためのインタフェイス回路に関する。
「従来の技術号
ディジタルオーディオあるいはデータ通信等の分野にお
いては、非同期の第１．第２の装置間においてデータ授
受を行う必要がしばしば生じる。
いては、非同期の第１．第２の装置間においてデータ授
受を行う必要がしばしば生じる。
このような場合に、全く同期を無視してデータ授受を行
えば、勿論、データエラーが生じる。特に、第１．第２
の装置のクロックパルスの周波数か極めて近く、その誤
差が水晶振動子の誤差に起因するような場合、第１の装
置がデータ出力用のレジスタへデータを書き込む書込パ
ルスと、第２の装置が該レジスタのデータを読み込む読
込パルスとが一度接近すると、数〜数十周期に亙ってデ
ータ読込エラーを起こす可能性がある。なお、第１の装
置の書込パルスと第２の装置の読込パルスの位相差が充
分にある場合は、勿論、データエラーが生じることはな
い。
えば、勿論、データエラーが生じる。特に、第１．第２
の装置のクロックパルスの周波数か極めて近く、その誤
差が水晶振動子の誤差に起因するような場合、第１の装
置がデータ出力用のレジスタへデータを書き込む書込パ
ルスと、第２の装置が該レジスタのデータを読み込む読
込パルスとが一度接近すると、数〜数十周期に亙ってデ
ータ読込エラーを起こす可能性がある。なお、第１の装
置の書込パルスと第２の装置の読込パルスの位相差が充
分にある場合は、勿論、データエラーが生じることはな
い。
従来、上述したデータエラーを防ぐため、次のような各
種のインタフェイス回路が用いられていた。
種のインタフェイス回路が用いられていた。
■ＰＬＬを用いたインタフェイス回路
第８図において、１は第１の装置の出力データが古き込
まれる第１のレジスタ、ＷＰはレジスタｌにデータを書
き込む書込パルスである。また、２はレジスタｌの出力
データが読み込まれる第２のレジスタであり、このレジ
スタ２の出力データが第２の装置へ入力される。３はＰ
ＬＬ（フェイズロックドループ）であり、第１の装置の
クロックパルスＣＬＫに同期したクロックパルスを発生
し、タイミングジェネレータ４へ出力する。タイミング
ジェネレータ４は、そのクロックパルスに基づいて読込
パルスＲＰを発生し、レジスタ２へ出力する。第９図に
上記回路のタイミングヂヤートを示す。
まれる第１のレジスタ、ＷＰはレジスタｌにデータを書
き込む書込パルスである。また、２はレジスタｌの出力
データが読み込まれる第２のレジスタであり、このレジ
スタ２の出力データが第２の装置へ入力される。３はＰ
ＬＬ（フェイズロックドループ）であり、第１の装置の
クロックパルスＣＬＫに同期したクロックパルスを発生
し、タイミングジェネレータ４へ出力する。タイミング
ジェネレータ４は、そのクロックパルスに基づいて読込
パルスＲＰを発生し、レジスタ２へ出力する。第９図に
上記回路のタイミングヂヤートを示す。
しかして、上記のインタフェイス回路によれば、常に、
読込パルスＲＰを書込パルスＷＰに同期させることがで
き、したがって、データエラーが生じることはない。し
かし、第２の装置のクロック系の構成が複雑になる欠点
がある。
読込パルスＲＰを書込パルスＷＰに同期させることがで
き、したがって、データエラーが生じることはない。し
かし、第２の装置のクロック系の構成が複雑になる欠点
がある。
■ＦＩＦＯを用いたインタフェイス回路第１０図に示す
ように、ＦＩＦＯ（ファーストイン・ファーストアウト
・レジスタ）を用いた場合は、ＦＩＦＯの書込／読出の
比がほぼｌであれば問題はないが、書込周期が続出周期
より常に早い場合は、 ＦＩＦＯの容１がオーバする問
題がある。
ように、ＦＩＦＯ（ファーストイン・ファーストアウト
・レジスタ）を用いた場合は、ＦＩＦＯの書込／読出の
比がほぼｌであれば問題はないが、書込周期が続出周期
より常に早い場合は、 ＦＩＦＯの容１がオーバする問
題がある。
■サンプリング周波数変換器を用いたインタフェイス回
路 第１Ｉ図に示すように、サンプリング周波数変換器を用
いた場合は、内部においてオーバサンプリング、ローパ
スフィルタ処理、デンメーンヨン処理等が行なわれるの
で、データエラーが生じることはないが、ＰＬＬを用い
た場合と同様に、構成か複雑になる欠点がある。
路 第１Ｉ図に示すように、サンプリング周波数変換器を用
いた場合は、内部においてオーバサンプリング、ローパ
スフィルタ処理、デンメーンヨン処理等が行なわれるの
で、データエラーが生じることはないが、ＰＬＬを用い
た場合と同様に、構成か複雑になる欠点がある。
「発明が解決しようとする課題」
上述したように、従来のインタフェイス回路は、いずれ
も構成が複雑で、価格が高くなる欠点があった。
も構成が複雑で、価格が高くなる欠点があった。
そこでこの発明は、構成が極めて簡単であって、しかも
、連続的にデータエラーを発生することがないインタフ
ェイス回路を提供することを目的としている。
、連続的にデータエラーを発生することがないインタフ
ェイス回路を提供することを目的としている。
「課題を解決するための手段」
この発明は、第１のパルス信号によってデータ読み込み
が行なわれる第１のレジスタと、前記第１のパルス信号
と非同期の第２のパルス信号によって前記第１のレジス
タの出力データが読み込まれる第２のレジスタとを有す
るインタフェイス回路において、前記第１のパルス信号
と第２のパルス信号との位相差が所定範囲内であること
を検出する位相差検出手段と、この位相差検出手段が上
記検出を行った時第２のパルス信号の位相を変更する位
相変更手段とを具備することを特徴としている。
が行なわれる第１のレジスタと、前記第１のパルス信号
と非同期の第２のパルス信号によって前記第１のレジス
タの出力データが読み込まれる第２のレジスタとを有す
るインタフェイス回路において、前記第１のパルス信号
と第２のパルス信号との位相差が所定範囲内であること
を検出する位相差検出手段と、この位相差検出手段が上
記検出を行った時第２のパルス信号の位相を変更する位
相変更手段とを具備することを特徴としている。
「作用」
この発明は、非同期の第１．第２のパルス信号に基つい
てデータの授受が行なわれても、両パルス信号の位相差
が充分にあればデータエラーが生じない点に着目してな
された乙ので、位相差検出手段によって両パルス信号の
位相差を検出し、検出した位相差が所定範囲以内になっ
た場合に、第２のパルス信号の位相を強制的に変更する
ようにしたらのである。
てデータの授受が行なわれても、両パルス信号の位相差
が充分にあればデータエラーが生じない点に着目してな
された乙ので、位相差検出手段によって両パルス信号の
位相差を検出し、検出した位相差が所定範囲以内になっ
た場合に、第２のパルス信号の位相を強制的に変更する
ようにしたらのである。
「実施例」
以下、図面を参照してこの発明の一実施例について説明
する。第１図は同実施例によるインタフェイス回路の構
成を示すブロック図である。この図において、１１は第
１の装置の出力データが古き込まれる第１のレジスタ、
ＷＰは第１の装置から出力される書込パルスである。ま
た、Ｗ Ｐ Ｍは第１の装置ξから出力される潜込パル
スマスクは号であり、ｉ！■込パルスＷＰとタイミング
的に同期されて発生する。すなわち、いま、１込パルス
ＷＰを第２図（イ）に示すパルスとすると、この占イパ
ルスマスク信号ＷＰＭは同図（ロ）に示すように、書込
パルスＷＰの立ち上がりより一定時間τだけ前に立ち上
がり、書込パルスＷＰの立ち下がりより一定時間τだけ
後に立ち下がる。この書込パルスマスク信号ＷＰＭは一
致検出回路１５へ供給される。
する。第１図は同実施例によるインタフェイス回路の構
成を示すブロック図である。この図において、１１は第
１の装置の出力データが古き込まれる第１のレジスタ、
ＷＰは第１の装置から出力される書込パルスである。ま
た、Ｗ Ｐ Ｍは第１の装置ξから出力される潜込パル
スマスクは号であり、ｉ！■込パルスＷＰとタイミング
的に同期されて発生する。すなわち、いま、１込パルス
ＷＰを第２図（イ）に示すパルスとすると、この占イパ
ルスマスク信号ＷＰＭは同図（ロ）に示すように、書込
パルスＷＰの立ち上がりより一定時間τだけ前に立ち上
がり、書込パルスＷＰの立ち下がりより一定時間τだけ
後に立ち下がる。この書込パルスマスク信号ＷＰＭは一
致検出回路１５へ供給される。
１２はレジスタ１１の出力データが読み込まれる第２の
レジスタ、１３は第２のレジスタ１２の出力データを読
み込み、第２の装置へ出力する第３のレジスタである。
レジスタ、１３は第２のレジスタ１２の出力データを読
み込み、第２の装置へ出力する第３のレジスタである。
１４は連動動作するスイッチＳＷＩ、ＳＷ２からなるセ
レクタであり、その端子Ｓ【、へ供給される信号に応じ
てスイッチＳＷ１．５Ｗ２が切り換えられる。ＲＰｌ、
ＲＰ２は各々第２の装置から出力される同一周期の読込
パルスであり、ここでは互いに位相が１８０°異なって
いる。これらの読込パルスの一方がスイッチＳ〜Ｉ７１
によって選択され、レジスタ１２のクロック端子へ供給
される。なお、読込パルスＲＰＩ、ＲＰ２は上述した書
込パルスＷＰとは非同期のパルスである。１６は遅延回
路であり、読込パルスＲＰｉを同パルスＲＰＩの周期よ
りわずかに短い時間遅延させ、読込パルスＲＰｌａとし
てレジスタｉ３のクロック端子へ出力する。この読込パ
ルスＲＰ Ｉａによってレジスタ１２内のデータがレジ
スタ１３に読み込まれる。ＲＰＩＭ、ｒ（Ｐ２Ｍは各々
読込パルスマスク信号である。いま、読込パルスＲＰＩ
を第２図（ハ）に示すものとすると、読込パルスマスク
信号ＲＰ ＩＭは同図（ニ）に示すように、読込パルス
ＲＰＩの立ち上がりより時間τだけ０ηに立ち上がり、
読込パルスＲＰＩの立ち下がりより時間τだけ後に立ち
下がるパルス信号である。同様に、読込パルスマスク信
号ＲＰ ２Ｍは同図（へ）に示すように、同図（ホ）の
読込パルスＲＰ２の立ち上がりより時間τだけ而に立ち
上がり、読込パルスＲＰ２の立ち下がりより時間τだけ
後に立ち下がるパルス信号である。
レクタであり、その端子Ｓ【、へ供給される信号に応じ
てスイッチＳＷ１．５Ｗ２が切り換えられる。ＲＰｌ、
ＲＰ２は各々第２の装置から出力される同一周期の読込
パルスであり、ここでは互いに位相が１８０°異なって
いる。これらの読込パルスの一方がスイッチＳ〜Ｉ７１
によって選択され、レジスタ１２のクロック端子へ供給
される。なお、読込パルスＲＰＩ、ＲＰ２は上述した書
込パルスＷＰとは非同期のパルスである。１６は遅延回
路であり、読込パルスＲＰｉを同パルスＲＰＩの周期よ
りわずかに短い時間遅延させ、読込パルスＲＰｌａとし
てレジスタｉ３のクロック端子へ出力する。この読込パ
ルスＲＰ Ｉａによってレジスタ１２内のデータがレジ
スタ１３に読み込まれる。ＲＰＩＭ、ｒ（Ｐ２Ｍは各々
読込パルスマスク信号である。いま、読込パルスＲＰＩ
を第２図（ハ）に示すものとすると、読込パルスマスク
信号ＲＰ ＩＭは同図（ニ）に示すように、読込パルス
ＲＰＩの立ち上がりより時間τだけ０ηに立ち上がり、
読込パルスＲＰＩの立ち下がりより時間τだけ後に立ち
下がるパルス信号である。同様に、読込パルスマスク信
号ＲＰ ２Ｍは同図（へ）に示すように、同図（ホ）の
読込パルスＲＰ２の立ち上がりより時間τだけ而に立ち
上がり、読込パルスＲＰ２の立ち下がりより時間τだけ
後に立ち下がるパルス信号である。
一致検出回路１５は、書込パルスマスク信号ＷＩ） Ｍ
と、スイッチＳＷ２を介して供給される読込パルスマス
ク信号ＲＰＩＭまたはＲＰ ２ Ｍとを常時チエツクし
、両者が共に“ｌ”信号となった時検出信号ＤＥを反転
する。第３図はこの一致検出回路１５の構成を示す図で
ある。この図において、アンドゲート１７は、書込パル
スマスク信号ＷＰ〜１と、読込パルスマスク信号ＲＰＩ
ＭまたはＲＰ２ ＭとのアンドをとってＩ）−ＦＦ（デ
ィレイフリップフロンブ）＋８のデータ入力端りへ供給
する。
と、スイッチＳＷ２を介して供給される読込パルスマス
ク信号ＲＰＩＭまたはＲＰ ２ Ｍとを常時チエツクし
、両者が共に“ｌ”信号となった時検出信号ＤＥを反転
する。第３図はこの一致検出回路１５の構成を示す図で
ある。この図において、アンドゲート１７は、書込パル
スマスク信号ＷＰ〜１と、読込パルスマスク信号ＲＰＩ
ＭまたはＲＰ２ ＭとのアンドをとってＩ）−ＦＦ（デ
ィレイフリップフロンブ）＋８のデータ入力端りへ供給
する。
Ｄ−ＦＦ ｌ ８は第２の装置から供給されるクロック
パルスＣＰに基づいてアントゲート１７の出力を読み込
み、Ｉ）−ＦＦ ｌ ９のり゛ロック端子へ出力する。
パルスＣＰに基づいてアントゲート１７の出力を読み込
み、Ｉ）−ＦＦ ｌ ９のり゛ロック端子へ出力する。
ここで、クロックパルスＣＰの周期Ｔｃは、曲述した一
定時間τより小さくなっている（Ｔｃ＜τ）。１ｌ−Ｆ
Ｆ ｌ ９は、そのデータ入力端りと出力端Ｑとが接続
されており、トリガフリップフロップとして動作する。
定時間τより小さくなっている（Ｔｃ＜τ）。１ｌ−Ｆ
Ｆ ｌ ９は、そのデータ入力端りと出力端Ｑとが接続
されており、トリガフリップフロップとして動作する。
そして、このＤ−ＦＰ ｌ ９の出力が検出信号ＤＥと
してセレクタ１４へ出力される。
してセレクタ１４へ出力される。
次に、上述したインタフェイス回路の動作を説明する。
なお、ここでは書込パルスＷＰの周期と、読込パルスＲ
ＰＩおよびＲＰ２の周期は極めて近い乙のとする。まず
、起動時においては、一致検出回路１５内のＤ−ＦＦ
１８．１９が共にリセットされ、この結果、検出信号Ｄ
Ｅが“０”信号となる。そして、検出信号ＤＥが“０”
信号になると、セレクタ１４のスイッチＳＷＩ、ＳＷ２
が共に第１図に示す接続状態となる。これにより、読込
パルスＲＰＩがレジスタ１２へ供給され、読込パルスマ
スク信号ＲＰＩＭか一致検出回路１５へ供給される。以
後、第１の装置の出力データが書込パルスＷ Ｐによっ
てレジスタ１１に書き込まれると、この古き込まれたデ
ータが読込パルスＲＰＩによってレジスタ１２に読み込
まれ、次いで、読込パルスＲＰ ｌａによってレジスタ
１３に、読み込まれ、第２の装置へ出力される。
ＰＩおよびＲＰ２の周期は極めて近い乙のとする。まず
、起動時においては、一致検出回路１５内のＤ−ＦＦ
１８．１９が共にリセットされ、この結果、検出信号Ｄ
Ｅが“０”信号となる。そして、検出信号ＤＥが“０”
信号になると、セレクタ１４のスイッチＳＷＩ、ＳＷ２
が共に第１図に示す接続状態となる。これにより、読込
パルスＲＰＩがレジスタ１２へ供給され、読込パルスマ
スク信号ＲＰＩＭか一致検出回路１５へ供給される。以
後、第１の装置の出力データが書込パルスＷ Ｐによっ
てレジスタ１１に書き込まれると、この古き込まれたデ
ータが読込パルスＲＰＩによってレジスタ１２に読み込
まれ、次いで、読込パルスＲＰ ｌａによってレジスタ
１３に、読み込まれ、第２の装置へ出力される。
以下、この動作が繰り返されるが、書込パルスＷＰの周
期と、読込パルスＲＰＩの周期が同じではないため、書
込パルスＷＰの発生時刻と、読込パルスＲＰｌの発生時
刻が次第に近ずいてくる。
期と、読込パルスＲＰＩの周期が同じではないため、書
込パルスＷＰの発生時刻と、読込パルスＲＰｌの発生時
刻が次第に近ずいてくる。
そして、該発生時刻か時間２τ以上近ずくと、書込パル
スマスク信号ＷＰＭと読込パルスマスク信号ＲＰ Ｉ
Ｍが共に“ｌ”となる時間が発生し、この時、アンドゲ
ート１７の出力が“ｌ“信号となる。
スマスク信号ＷＰＭと読込パルスマスク信号ＲＰ Ｉ
Ｍが共に“ｌ”となる時間が発生し、この時、アンドゲ
ート１７の出力が“ｌ“信号となる。
そして、このアンドゲート１７の出力が“１”信号にあ
る時クロックパルスＣＰがＤ−ＦＦ１８へ供給されると
、Ｄ−ＦＦ ｌ ８の出力が“ｌ”に立ち」二かり、こ
の立ち上がりにおいて、Ｄ−ＦＦ Ｉ ９が反転する。
る時クロックパルスＣＰがＤ−ＦＦ１８へ供給されると
、Ｄ−ＦＦ ｌ ８の出力が“ｌ”に立ち」二かり、こ
の立ち上がりにおいて、Ｄ−ＦＦ Ｉ ９が反転する。
この結果、検出信号ＤＥが“Ｏ”信号から“ｌ”信号へ
変化し、セレクタ１４のスイッチＳＷｌ、ＳＷ２が切替
わる。これにより、以後、読込パルスＲＰ２がレジスタ
１２へ供給され、また、読込パルスマスク信号ＲＰ２Ｍ
が一致検出回路１５へ供給される。
変化し、セレクタ１４のスイッチＳＷｌ、ＳＷ２が切替
わる。これにより、以後、読込パルスＲＰ２がレジスタ
１２へ供給され、また、読込パルスマスク信号ＲＰ２Ｍ
が一致検出回路１５へ供給される。
ここで、前述したように、読込パルスＲＰＩとＲＰ２と
は位相が１８０°相違しているので、上記のスイッチＳ
ＷＩ、ＳＷ２の切替えが行なわれると、書込パルスＷＰ
と読込パルスＲＰ２の発生時刻が以後大きくずれ、した
がって、アンドゲート１７の出力が“０′となり、次の
クロックパルスＣＰによってＤ−ＦＦ １８の出力が“
０”となる。
は位相が１８０°相違しているので、上記のスイッチＳ
ＷＩ、ＳＷ２の切替えが行なわれると、書込パルスＷＰ
と読込パルスＲＰ２の発生時刻が以後大きくずれ、した
がって、アンドゲート１７の出力が“０′となり、次の
クロックパルスＣＰによってＤ−ＦＦ １８の出力が“
０”となる。
以後、読込パルスＲＰ２によってレジスタ１２の読込み
が行なわれる。そして、書込パルスＷＰと読込パルスＲ
Ｐ２が再び時間２τ以内に接近すると、再びアンドゲー
ト１７の出力が“ｌ”となり、この“ｌ“信号がＤ−Ｆ
Ｆ １８に読み込まれろと、Ｄ−ＰＦ ｌ ９が反転す
る。これにより、スギ１．ｌチＳＷＩ、ＳＷ２が切り換
えられ、以後、読込パルスＲＰＩがレジスタ１２へ供給
され、また、読込パルスマスク信号ＲＰＩＭが一致検出
回路１５へ供給される。以下、上記の動作が繰り返され
る。
が行なわれる。そして、書込パルスＷＰと読込パルスＲ
Ｐ２が再び時間２τ以内に接近すると、再びアンドゲー
ト１７の出力が“ｌ”となり、この“ｌ“信号がＤ−Ｆ
Ｆ １８に読み込まれろと、Ｄ−ＰＦ ｌ ９が反転す
る。これにより、スギ１．ｌチＳＷＩ、ＳＷ２が切り換
えられ、以後、読込パルスＲＰＩがレジスタ１２へ供給
され、また、読込パルスマスク信号ＲＰＩＭが一致検出
回路１５へ供給される。以下、上記の動作が繰り返され
る。
第４図、第５図は共に上記動作の一例を示すタイミング
チャートである。第４図は書込パルスＷＰから少し遅れ
て読込パルスＲＰＩが発生し、この読込パルスＲＰＩに
基づいてレジスタ１２の読み込みが行なわれている状態
から、さらに読込パルスＲｐ ｔ ｈ＜書込パルスＷＰ
に接近した場合であり、図に示すように、アンドゲート
１７の出力が“Ｉ”に立ち上がると、以後、読込パルス
ＲＰ２に括づいてレジスタ１２の読み込みが行なわれる
。
チャートである。第４図は書込パルスＷＰから少し遅れ
て読込パルスＲＰＩが発生し、この読込パルスＲＰＩに
基づいてレジスタ１２の読み込みが行なわれている状態
から、さらに読込パルスＲｐ ｔ ｈ＜書込パルスＷＰ
に接近した場合であり、図に示すように、アンドゲート
１７の出力が“Ｉ”に立ち上がると、以後、読込パルス
ＲＰ２に括づいてレジスタ１２の読み込みが行なわれる
。
このパルス切換の際に、レジスタ１２の出力データの時
間幅に不規則な幅（例えばデータｄ１の部分）が生じる
が、このレジスタ１２の出力データをレジスタ１３に再
度読み込むことによって上記の不規則性を補正している
。
間幅に不規則な幅（例えばデータｄ１の部分）が生じる
が、このレジスタ１２の出力データをレジスタ１３に再
度読み込むことによって上記の不規則性を補正している
。
第５図は書込パルスＷＰより少し早い時点で読込パルス
ＲＰＩが発生し、この書込パルスＲＰＩに基づいてレジ
スタ１２の読み込みが行なわれている状態から、さらに
読込パルスＲＰＩが書込パルスＷＰに接近した場合であ
る。この場合、図から明らかなように、データｄ２の欠
落が発生する。
ＲＰＩが発生し、この書込パルスＲＰＩに基づいてレジ
スタ１２の読み込みが行なわれている状態から、さらに
読込パルスＲＰＩが書込パルスＷＰに接近した場合であ
る。この場合、図から明らかなように、データｄ２の欠
落が発生する。
しかし、データがディジタルオーディオのデータの場合
は、ｌデータの欠落が大きな雑音を生じさせることはな
く、実際上の問題はない。
は、ｌデータの欠落が大きな雑音を生じさせることはな
く、実際上の問題はない。
なお、この実施例によるインタフェイス回路は、読込パ
ルスが一旦切替わると、読込パルスと書込パルスＷＰと
の位相差が１８０°異なる状態になるので、以後、当分
の間読込パルスの切替えが行なわれることはない。した
かって、上述したデータの欠落も連続して起こる恐れは
全くない。
ルスが一旦切替わると、読込パルスと書込パルスＷＰと
の位相差が１８０°異なる状態になるので、以後、当分
の間読込パルスの切替えが行なわれることはない。した
かって、上述したデータの欠落も連続して起こる恐れは
全くない。
また、第６図に示すように、第１図の回路の後段に補間
回路Ｉ（を設け、上述したデータｄ２の欠落をこの補間
回路Ｈによって補間するようにしてらよい。この場合、
例えば、検出信号ＤＥの変化点に基ついてデータｄｉ、
ｄ３を検知し、直線補間によってデータｄ２を作成し、
データｄｌ、ｄ３の間に挿入して出力すればよい。
回路Ｉ（を設け、上述したデータｄ２の欠落をこの補間
回路Ｈによって補間するようにしてらよい。この場合、
例えば、検出信号ＤＥの変化点に基ついてデータｄｉ、
ｄ３を検知し、直線補間によってデータｄ２を作成し、
データｄｌ、ｄ３の間に挿入して出力すればよい。
また、上記実奄例は、書込パルスＷ Ｐと読込パルスＲ
ＰＩ（ＲＰ２）とが接近した場合に、読込パルスＲＰＩ
（ｆｌＰ２）を、位相が１８０°穴なろ読込パルスＲＰ
２（ＲＰＩ）と交換するようにしたか、これに代えて、
読込パルスＲＰ ｌの位相を１８０”（必ずしら１８０
°でなくてらよい）ずらすようにしてもよい。この場合
、第７図に示すように、プログラマブルディバイダを用
いればよい。
ＰＩ（ＲＰ２）とが接近した場合に、読込パルスＲＰＩ
（ｆｌＰ２）を、位相が１８０°穴なろ読込パルスＲＰ
２（ＲＰＩ）と交換するようにしたか、これに代えて、
読込パルスＲＰ ｌの位相を１８０”（必ずしら１８０
°でなくてらよい）ずらすようにしてもよい。この場合
、第７図に示すように、プログラマブルディバイダを用
いればよい。
また、上記実施例では、読込パルスとしてＲＰｌ、１１
Ｐ２の２相構成の場合を説明したが、３…以」二の読込
パルスを準備し、マスク一致に伴いこれを順次切り替え
ていくようにしても良いし、また同様に、位相を３段階
以上ずらしていくようにしてらよい。
Ｐ２の２相構成の場合を説明したが、３…以」二の読込
パルスを準備し、マスク一致に伴いこれを順次切り替え
ていくようにしても良いし、また同様に、位相を３段階
以上ずらしていくようにしてらよい。
一発明の効果」
以上説明したように、この発明によれば、第１のパルス
信号によってデータ読み込みが行なわれる第１のレジス
タと、第１のパルス信号と非同期の第２のパルス信号に
よって第１のレジスタの出力データが読み込まれる第２
のレジスタとを有するインタフェイス回路において、第
１のパルス信号と第２のパルス信号との位相差が所定範
囲内であることを検出する位相差検出手段と、位相差検
出手段が上記検出を行った時第２のパルス信号の位相を
変更する位相変更手段とを設けたので、構成が極めて簡
単かつ安価であって、しかも、連続的にデータエラーを
発生することなく非同期の装置間のデータ授受を行うこ
とができろ効果が得られる。
信号によってデータ読み込みが行なわれる第１のレジス
タと、第１のパルス信号と非同期の第２のパルス信号に
よって第１のレジスタの出力データが読み込まれる第２
のレジスタとを有するインタフェイス回路において、第
１のパルス信号と第２のパルス信号との位相差が所定範
囲内であることを検出する位相差検出手段と、位相差検
出手段が上記検出を行った時第２のパルス信号の位相を
変更する位相変更手段とを設けたので、構成が極めて簡
単かつ安価であって、しかも、連続的にデータエラーを
発生することなく非同期の装置間のデータ授受を行うこ
とができろ効果が得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図、第４図、第５図は各々同実施例の動作を説明す
るためのタイミングチャート、第３図は同実施例におけ
る一致検出回路１５の構成を示す回路図、第６図は同実
施例の変形例を示すブロック図、第７図は読込パルスＲ
Ｐ１．ＲＰ２の他の作成例を説明するための図、第８図
〜第１１図はいずれも従来のインタフェイス回路を説明
するための図である。 １１・・・・・・第１のレジスタ、１２・・・・・・第
２のレジスタ、１４・・・・・・セレクタ（位相変更手
段）、１５・・一致検出回路（位相差検出手段）、ＷＰ
・・・・・・書込パルス（第１のパルス信号）、ＲＰｌ
、ＲＰ２・・・・・・読込パルス（第２のパルス信号）
。
第２図、第４図、第５図は各々同実施例の動作を説明す
るためのタイミングチャート、第３図は同実施例におけ
る一致検出回路１５の構成を示す回路図、第６図は同実
施例の変形例を示すブロック図、第７図は読込パルスＲ
Ｐ１．ＲＰ２の他の作成例を説明するための図、第８図
〜第１１図はいずれも従来のインタフェイス回路を説明
するための図である。 １１・・・・・・第１のレジスタ、１２・・・・・・第
２のレジスタ、１４・・・・・・セレクタ（位相変更手
段）、１５・・一致検出回路（位相差検出手段）、ＷＰ
・・・・・・書込パルス（第１のパルス信号）、ＲＰｌ
、ＲＰ２・・・・・・読込パルス（第２のパルス信号）
。
Claims (2)
- （１）第１のパルス信号によってデータ読み込みが行な
われる第１のレジスタと、前記第１のパルス信号と非同
期の第２のパルス信号によって前記第１のレジスタの出
力データが読み込まれる第２のレジスタとを有するイン
タフェイス回路において、前記第１のパルス信号と第２
のパルス信号との位相差が所定範囲内であることを検出
する位相差検出手段と、この位相差検出手段が上記検出
を行った時第２のパルス信号の位相を変更する位相変更
手段とを具備してなるインタフェイス回路。 - （２）前記位相変更手段は、第２のパルス信号の位相を
第１のパルス信号からほぼ１８０゜異なるように変更す
ることを特徴とする請求項（１）記載のインタフェイス
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186468A JPH0236632A (ja) | 1988-07-26 | 1988-07-26 | インタフェイス回路 |
| US07/384,637 US5012138A (en) | 1988-07-26 | 1989-07-25 | Interface circuit for asychronous data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186468A JPH0236632A (ja) | 1988-07-26 | 1988-07-26 | インタフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236632A true JPH0236632A (ja) | 1990-02-06 |
Family
ID=16188999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186468A Pending JPH0236632A (ja) | 1988-07-26 | 1988-07-26 | インタフェイス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5012138A (ja) |
| JP (1) | JPH0236632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003516092A (ja) * | 1999-12-03 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デジタル通信におけるデータ損失低減方法およびシステム |
| CN102362392A (zh) * | 2009-03-26 | 2012-02-22 | 莱尔德技术股份有限公司 | 多频带天线组件 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598545A (en) * | 1989-10-13 | 1997-01-28 | Texas Instruments Incorporated | Circuitry and method for performing two operating instructions during a single clock in a processing device |
| US5184347A (en) * | 1991-07-09 | 1993-02-02 | At&T Bell Laboratories | Adaptive synchronization arrangement |
| US5195091A (en) * | 1991-07-09 | 1993-03-16 | At&T Bell Laboratories | Adaptive synchronization arrangement |
| GB2262415B (en) * | 1991-12-13 | 1995-08-16 | Digital Equipment Int | Handshake synchronization system |
| US5452323A (en) * | 1993-12-06 | 1995-09-19 | Hughes Aircraft Company | Simple asynchronous data synchronizer to a faster clock |
| GB2294561B (en) * | 1994-10-27 | 1999-03-31 | Advanced Risc Mach Ltd | Circuit synchronization with multiple clock signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893033A (en) * | 1974-05-02 | 1975-07-01 | Honeywell Inf Systems | Apparatus for producing timing signals that are synchronized with asynchronous data signals |
| US4341950A (en) * | 1980-01-24 | 1982-07-27 | Ncr Corporation | Method and circuitry for synchronizing the read and update functions of a timer/counter circuit |
| DE3213345C2 (de) * | 1982-04-08 | 1984-11-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Datenübertragungseinrichtung zwischen zwei asynchron gesteuerten Datenverarbeitungssystemen |
| JPS5916053A (ja) * | 1982-07-16 | 1984-01-27 | Nec Corp | パイプライン演算装置 |
-
1988
- 1988-07-26 JP JP63186468A patent/JPH0236632A/ja active Pending
-
1989
- 1989-07-25 US US07/384,637 patent/US5012138A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003516092A (ja) * | 1999-12-03 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デジタル通信におけるデータ損失低減方法およびシステム |
| CN102362392A (zh) * | 2009-03-26 | 2012-02-22 | 莱尔德技术股份有限公司 | 多频带天线组件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5012138A (en) | 1991-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7167024B2 (en) | Methods and circuitry for implementing first-in first-out structure | |
| US5905766A (en) | Synchronizer, method and system for transferring data | |
| EP0226017A2 (en) | Data synchronizer between a source system and a sink system | |
| US5689530A (en) | Data recovery circuit with large retime margin | |
| JPH0236632A (ja) | インタフェイス回路 | |
| JP3593104B2 (ja) | クロック切替回路 | |
| US6075833A (en) | Method and apparatus for counting signal transitions | |
| US6137851A (en) | System and method for synchronizing a signal with respect to another signal | |
| US5898640A (en) | Even bus clock circuit | |
| US6008676A (en) | Digital clock frequency multiplier | |
| JP3039441B2 (ja) | 異クロック間同期エッジ検出方法および異クロック間同期エッジ検出方式 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JPH05344112A (ja) | ビット位相同期回路 | |
| JP2626476B2 (ja) | フレームアライナ | |
| US20050074081A1 (en) | Method and apparatus for synchronizing clock and data between two domains having unknown but coherent phase | |
| JPH03101431A (ja) | ビット同期方式 | |
| JP2002026704A (ja) | クロック異常検出装置及びその方法 | |
| JPH0314335A (ja) | シリアル通信装置 | |
| JPH08204524A (ja) | クロック位相制御回路とこれを用いたデジタル信号処理回路 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| JP2552909B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH01183934A (ja) | 非同期データ伝送用送信バッファ回路 | |
| JPH01154625A (ja) | Ｐｌｌ同期検出回路 | |
| JPH04159691A (ja) | 同期式半導体記憶装置 | |
| JPS6395518A (ja) | クロツク乗りかえ回路 |