JP3150107B2 - ジッタ検出回路 - Google Patents
ジッタ検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ジッタ検出回路に
関し、特に、ジッタを含むデータ信号が入力されると誤
動作するディジタルＬＳＩ（大規模集積回路）等におい
て、入力データのジッタ振幅値が所定の値以下であるか
否かを判定するジッタ検出回路に関するものである。
関し、特に、ジッタを含むデータ信号が入力されると誤
動作するディジタルＬＳＩ（大規模集積回路）等におい
て、入力データのジッタ振幅値が所定の値以下であるか
否かを判定するジッタ検出回路に関するものである。
【０００２】
【従来の技術】従来、この種のジッタ検出回路は、例え
ば、特開平１−１２３５１８号公報に開示されている。
ば、特開平１−１２３５１８号公報に開示されている。
【０００３】この特開平１−１２３５１８号公報に記載
されたジッタ検出回路は、図１３に示すように、ジッタ
を含むデータ入力端子７２０を信号入力とし制御クロッ
ク入力端子７２１をクロック入力とするＤフリップ・フ
ロップ７０１と、Ｄフリップ・フロップ７０１の出力を
信号入力とし制御クロック入力端子７２１をクロック入
力とするＤフリップ・フロップ７０２と、Ｄフリップ・
フロップ７０１とＤフリップ・フロップ７０２の出力を
入力とするＥＸＯＲ回路７０３と、自己の反転側出力を
信号入力とし制御クロック入力端子７２１をクロック入
力として構成された２分周回路７０４と、ＥＸＯＲ回路
７０３の出力と２分周回路７０４の正転側出力とを入力
とするＡＮＤ回路７０５と、ＥＸＯＲ回路７０３の出力
と２分周回路７０４の反転側出力とを入力とするＡＮＤ
回路７０６と、ＡＮＤ回路７０５の出力を信号入力とし
制御クロック入力端子７２１をクロック入力とするＤフ
リップ・フロップ７０７と、ＡＮＤ回路７０６の出力を
信号入力とし制御クロック入力端子７２１をクロック入
力とするＤフリップ・フロップ回路７０８と、Ｄフリッ
プ・フロップ回路７０７の出力をセット入力としＤフリ
ップ・フロップ回路７０８の出力をリセット入力とする
Ｒ−Ｓフリップ・フロップ回路７０９とを有し、Ｒ−Ｓ
フリップ・フロップ回路７０９の出力を出力端子とした
回路構成となっている。
されたジッタ検出回路は、図１３に示すように、ジッタ
を含むデータ入力端子７２０を信号入力とし制御クロッ
ク入力端子７２１をクロック入力とするＤフリップ・フ
ロップ７０１と、Ｄフリップ・フロップ７０１の出力を
信号入力とし制御クロック入力端子７２１をクロック入
力とするＤフリップ・フロップ７０２と、Ｄフリップ・
フロップ７０１とＤフリップ・フロップ７０２の出力を
入力とするＥＸＯＲ回路７０３と、自己の反転側出力を
信号入力とし制御クロック入力端子７２１をクロック入
力として構成された２分周回路７０４と、ＥＸＯＲ回路
７０３の出力と２分周回路７０４の正転側出力とを入力
とするＡＮＤ回路７０５と、ＥＸＯＲ回路７０３の出力
と２分周回路７０４の反転側出力とを入力とするＡＮＤ
回路７０６と、ＡＮＤ回路７０５の出力を信号入力とし
制御クロック入力端子７２１をクロック入力とするＤフ
リップ・フロップ７０７と、ＡＮＤ回路７０６の出力を
信号入力とし制御クロック入力端子７２１をクロック入
力とするＤフリップ・フロップ回路７０８と、Ｄフリッ
プ・フロップ回路７０７の出力をセット入力としＤフリ
ップ・フロップ回路７０８の出力をリセット入力とする
Ｒ−Ｓフリップ・フロップ回路７０９とを有し、Ｒ−Ｓ
フリップ・フロップ回路７０９の出力を出力端子とした
回路構成となっている。
【０００４】このジッタ検出回路の動作を図１４のタイ
ムチャートを用いて説明する。
ムチャートを用いて説明する。
【０００５】データ入力端子７２０からのデータ入力信
号は時刻０〜１１の期間、２分周回路７０４の正転側出
力の立ち上がりで変化する。従って、この期間の変化点
検出信号であるＥＸＯＲ回路７０３の出力は２分周回路
７０４の正転側出力の“Ｌ”の期間にパルスを出力す
る。
号は時刻０〜１１の期間、２分周回路７０４の正転側出
力の立ち上がりで変化する。従って、この期間の変化点
検出信号であるＥＸＯＲ回路７０３の出力は２分周回路
７０４の正転側出力の“Ｌ”の期間にパルスを出力す
る。
【０００６】このパルスはＡＮＤ回路７０６を通してＤ
フリップ・フロップ回路７０８に取り込まれＲ−Ｓフリ
ップ・フロップ７０９をリセットする。
フリップ・フロップ回路７０８に取り込まれＲ−Ｓフリ
ップ・フロップ７０９をリセットする。
【０００７】この状態は図１４の時刻３、７、１１に対
応する。
応する。
【０００８】図２の時刻１２にてジッタが発生するとＥ
ＸＯＲ回路７０３の出力は２分周回路７０４の正転側出
力が“Ｈ”の期間にパルスを出力する。このパルスはＡ
ＮＤ回路７０５を通してＤフリップ・フロップ回路７０
７に取り込まれＲ−Ｓフリップ・フロップ回路７０９を
セットする。
ＸＯＲ回路７０３の出力は２分周回路７０４の正転側出
力が“Ｈ”の期間にパルスを出力する。このパルスはＡ
ＮＤ回路７０５を通してＤフリップ・フロップ回路７０
７に取り込まれＲ−Ｓフリップ・フロップ回路７０９を
セットする。
【０００９】この状態は図２の時刻１４、１８に対応す
る。
る。
【００１０】Ｒ−Ｓフリップ・フロップ回路７０９の出
力は時刻１４で“Ｌ”から“Ｈ”へ変化してデータ入力
ジッタが発生したことを外部へ知らせる。
力は時刻１４で“Ｌ”から“Ｈ”へ変化してデータ入力
ジッタが発生したことを外部へ知らせる。
【００１１】
【発明が解決しようとする課題】しかしながら、この技
術では入力データ信号の変化点位相と外部から入力する
制御クロックを２分周した信号の“Ｈ”、“Ｌ”期間と
を位相比較することによりジッタを検出する方式である
ために、制御クロックの周波数は入力データ信号の周波
数に対し２ｎ倍（ｎは１以上の整数）以上の高い周波数
が要求される。
術では入力データ信号の変化点位相と外部から入力する
制御クロックを２分周した信号の“Ｈ”、“Ｌ”期間と
を位相比較することによりジッタを検出する方式である
ために、制御クロックの周波数は入力データ信号の周波
数に対し２ｎ倍（ｎは１以上の整数）以上の高い周波数
が要求される。
【００１２】さらに、検出可能なジッタの振幅値は制御
クロックの周波数に依存し、検出対象とするジッタ振幅
値を容易に変更することができないという問題点があ
る。
クロックの周波数に依存し、検出対象とするジッタ振幅
値を容易に変更することができないという問題点があ
る。
【００１３】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記欠点を解消するためになされたもので
あり、従って本発明の主目的は、ジッタを含む入力デー
タ信号のジッタ検出において、外部から入力する制御ク
ロックの周波数を低くすると共に、検出対象とするジッ
タ振幅値の変更も容易にすることを可能とした新規なジ
ッタ検出回路を提供することにある。
術に内在する上記欠点を解消するためになされたもので
あり、従って本発明の主目的は、ジッタを含む入力デー
タ信号のジッタ検出において、外部から入力する制御ク
ロックの周波数を低くすると共に、検出対象とするジッ
タ振幅値の変更も容易にすることを可能とした新規なジ
ッタ検出回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るジッタ検出回路は、ジッタを含む入力
データのジッタ振幅値が所定の値以下であるか否かを判
定するジッタ検出回路において、入力データの変化点信
号を生成する変化点検出回路と、入力データと周波数が
同一の入力クロックをもとに入力クロックに対し位相が
順次３６０度／ｍ（ｍは２以上の整数）ずつずれたｍ相
クロックを生成するｍ相クロック生成回路と、入力クロ
ックの１周期をｍ相クロックによりｍ分割し入力データ
の変化点位相が存在するｍ分割位相領域を示す値を入力
データの変化点位相情報として出力する位相比較回路
と、位相比較回路より入力される過去から現在までの入
力データ変化点位相情報をもとに入力データのジッタ振
幅値を算出するジッタ振幅値算出回路と、ジッタ振幅値
算出回路によって求められた入力データのジッタ振幅値
が所定の値以下であるか否かを判定しジッタ検出結果と
して出力する比較回路とを備えて構成される。
に、本発明に係るジッタ検出回路は、ジッタを含む入力
データのジッタ振幅値が所定の値以下であるか否かを判
定するジッタ検出回路において、入力データの変化点信
号を生成する変化点検出回路と、入力データと周波数が
同一の入力クロックをもとに入力クロックに対し位相が
順次３６０度／ｍ（ｍは２以上の整数）ずつずれたｍ相
クロックを生成するｍ相クロック生成回路と、入力クロ
ックの１周期をｍ相クロックによりｍ分割し入力データ
の変化点位相が存在するｍ分割位相領域を示す値を入力
データの変化点位相情報として出力する位相比較回路
と、位相比較回路より入力される過去から現在までの入
力データ変化点位相情報をもとに入力データのジッタ振
幅値を算出するジッタ振幅値算出回路と、ジッタ振幅値
算出回路によって求められた入力データのジッタ振幅値
が所定の値以下であるか否かを判定しジッタ検出結果と
して出力する比較回路とを備えて構成される。
【００１５】本発明によればまた、ｍ相クロック生成回
路は、入力クロックの１周期分の遅延量を生成するｍ個
直列に設けられた可変遅延回路と、２個のｎ分周回路
（ｎは２以上の整数）と、Ｄ−ＦＦと、アップ／ダウン
カウンタとを備え、入力クロックとｍ個直列に設けられ
た可変遅延回路によって１クロック周期分の遅延が付加
されたクロック信号との両位相が同期するようにｍ個直
列に設けられた可変遅延回路を調整する位相同期回路に
より構成されている。
路は、入力クロックの１周期分の遅延量を生成するｍ個
直列に設けられた可変遅延回路と、２個のｎ分周回路
（ｎは２以上の整数）と、Ｄ−ＦＦと、アップ／ダウン
カウンタとを備え、入力クロックとｍ個直列に設けられ
た可変遅延回路によって１クロック周期分の遅延が付加
されたクロック信号との両位相が同期するようにｍ個直
列に設けられた可変遅延回路を調整する位相同期回路に
より構成されている。
【００１６】位相比較回路は、変化点検出回路によって
生成された入力データの変化点信号を使用してｍ相クロ
ックそれぞれをラッチするラッチ回路と、ラッチ回路の
ｍ個のラッチ出力結果の値から入力データの変化点位相
が存在するｍ分割位相領域を示す値に変換する符号化器
とにより構成されたことを特徴としている。
生成された入力データの変化点信号を使用してｍ相クロ
ックそれぞれをラッチするラッチ回路と、ラッチ回路の
ｍ個のラッチ出力結果の値から入力データの変化点位相
が存在するｍ分割位相領域を示す値に変換する符号化器
とにより構成されたことを特徴としている。
【００１７】本発明によればさらに、ジッタ振幅値算出
回路は、ｍビットの記憶回路と、記憶回路によって保持
されている論理値“１”（あるいは論理値“０”）の個
数を求める加算器と、位相比較回路より入力される入力
データ変化点位相情報の各値に１対１に対応する記憶回
路の各ビットに対して論理値“１”（あるいは論理値
“０”）を書き込むための制御回路とにより構成されて
いる。
回路は、ｍビットの記憶回路と、記憶回路によって保持
されている論理値“１”（あるいは論理値“０”）の個
数を求める加算器と、位相比較回路より入力される入力
データ変化点位相情報の各値に１対１に対応する記憶回
路の各ビットに対して論理値“１”（あるいは論理値
“０”）を書き込むための制御回路とにより構成されて
いる。
【００１８】
【発明の実施の形態】次に、本発明をその好ましい一実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００１９】図１は、本発明による一実施の形態を示す
ブロック構成図である。
ブロック構成図である。
【００２０】［実施の形態の構成］図１を参照するに、
入力データ信号ｓ１０１は、データ入力端子１を介して
変化点検出回路２に入力される。制御クロック信号ｓ１
０８は、入力データ信号ｓ１０１と周波数が同一であ
り、制御クロック入力端子８を介してｍ相クロック生成
回路（ｍは２以上の整数）３に入力される。
入力データ信号ｓ１０１は、データ入力端子１を介して
変化点検出回路２に入力される。制御クロック信号ｓ１
０８は、入力データ信号ｓ１０１と周波数が同一であ
り、制御クロック入力端子８を介してｍ相クロック生成
回路（ｍは２以上の整数）３に入力される。
【００２１】変化点検出回路２は、入力データ信号ｓ１
０１の変化点位相を示す入力データ変化点信号ｓ１０２
を生成して出力する。
０１の変化点位相を示す入力データ変化点信号ｓ１０２
を生成して出力する。
【００２２】ｍ相クロック生成回路３は、制御クロック
信号ｓ１０８と周波数が同一でかつ互いに位相が３６０
度／ｍずつ順次ずれたｍ相クロック信号ｓ１０３−１〜
ｓ１０３−ｍを生成し出力する。
信号ｓ１０８と周波数が同一でかつ互いに位相が３６０
度／ｍずつ順次ずれたｍ相クロック信号ｓ１０３−１〜
ｓ１０３−ｍを生成し出力する。
【００２３】位相比較回路４は、変化点検出回路２から
出力される入力データ変化点信号ｓ１０２と、ｍ相クロ
ック生成回路３から出力されるｍ相クロック信号ｓ１０
３−１〜ｓ１０３−ｍとの位相比較を行い、入力データ
変化点信号ｓ１０２の立ち上がりエッジ位相が制御クロ
ック信号ｓ１０８の１周期をｍ分割した位相領域のどの
位相領域にあるかを示す値（この値はｍ値で表現され
る）を生成し、入力データ変化点位相情報ｓ１０４とし
て出力する。
出力される入力データ変化点信号ｓ１０２と、ｍ相クロ
ック生成回路３から出力されるｍ相クロック信号ｓ１０
３−１〜ｓ１０３−ｍとの位相比較を行い、入力データ
変化点信号ｓ１０２の立ち上がりエッジ位相が制御クロ
ック信号ｓ１０８の１周期をｍ分割した位相領域のどの
位相領域にあるかを示す値（この値はｍ値で表現され
る）を生成し、入力データ変化点位相情報ｓ１０４とし
て出力する。
【００２４】ジッタ振幅値算出回路５は位相比較回路４
から出力される入力データ変化点位相情報ｓ１０４の過
去から現在までの値から入力データジッタ振幅値情報ｓ
１０５を生成し出力する。
から出力される入力データ変化点位相情報ｓ１０４の過
去から現在までの値から入力データジッタ振幅値情報ｓ
１０５を生成し出力する。
【００２５】比較回路６は、ジッタ振幅値算出回路５か
ら出力される入力データ振幅値情報ｓ１０５と、設定端
子９を介して入力される検出対象とするジッタ振幅値を
示す検出ジッタ振幅値情報ｓ１０９の比較を行い、比較
結果信号ｓ１０６を生成し出力する。比較結果信号ｓ１
０６は、ジッタ検出結果としてジッタ検出結果出力端子
７を介して出力される。
ら出力される入力データ振幅値情報ｓ１０５と、設定端
子９を介して入力される検出対象とするジッタ振幅値を
示す検出ジッタ振幅値情報ｓ１０９の比較を行い、比較
結果信号ｓ１０６を生成し出力する。比較結果信号ｓ１
０６は、ジッタ検出結果としてジッタ検出結果出力端子
７を介して出力される。
【００２６】図２は図１に示した変化点検出回路２の構
成例を示した回路構成図である。
成例を示した回路構成図である。
【００２７】図２において、入力データ信号ｓ１０１
は、ＥＸＯＲ２０２と遅延素子２０１に入力される。Ｅ
ＸＯＲ２０２によって入力データ信号ｓ１０１と遅延が
付加された入力データ信号の排他的論理和がとられ、入
力データ信号ｓ１０１の論理値に変化があった場合にの
み遅延素子２０１の遅延時間分の“Ｈ”パルスを出力す
る。
は、ＥＸＯＲ２０２と遅延素子２０１に入力される。Ｅ
ＸＯＲ２０２によって入力データ信号ｓ１０１と遅延が
付加された入力データ信号の排他的論理和がとられ、入
力データ信号ｓ１０１の論理値に変化があった場合にの
み遅延素子２０１の遅延時間分の“Ｈ”パルスを出力す
る。
【００２８】図３は、図１に示したｍ相クロック生成回
路３の構成例を示した詳細ブロック構成図である。
路３の構成例を示した詳細ブロック構成図である。
【００２９】図３を参照するに、ｍ相クロック生成回路
３は、制御クロック信号ｓ１０８の約１周期分の遅延量
をもつｍ個直列に設けられた第１から第ｍまでの可変遅
延回路３０１−１〜３０１−ｍと、第１および第２のｎ
分周回路（ｎは２以上の整数）３０２および３０３と、
Ｄ−ＦＦ（フリップ・フロップ）３０４と、アップ／ダ
ウンカウンタ３０５とを備え、制御クロック信号ｓ１０
８とｍ個直列に設けられた第１から第ｍまでの可変遅延
回路３０１−１〜３０１−ｍによって１クロック周期分
の遅延が付加されたクロック信号（第ｍの可変遅延回路
３０１−ｍの出力ｓ３０１−ｍ）との両位相が同期する
ように、第１から第ｍまでの可変遅延回路３０１−１〜
３０１−ｍを調整する位相同期回路により構成されてい
る。
３は、制御クロック信号ｓ１０８の約１周期分の遅延量
をもつｍ個直列に設けられた第１から第ｍまでの可変遅
延回路３０１−１〜３０１−ｍと、第１および第２のｎ
分周回路（ｎは２以上の整数）３０２および３０３と、
Ｄ−ＦＦ（フリップ・フロップ）３０４と、アップ／ダ
ウンカウンタ３０５とを備え、制御クロック信号ｓ１０
８とｍ個直列に設けられた第１から第ｍまでの可変遅延
回路３０１−１〜３０１−ｍによって１クロック周期分
の遅延が付加されたクロック信号（第ｍの可変遅延回路
３０１−ｍの出力ｓ３０１−ｍ）との両位相が同期する
ように、第１から第ｍまでの可変遅延回路３０１−１〜
３０１−ｍを調整する位相同期回路により構成されてい
る。
【００３０】本構成では、ｍ個直列に設けられた第１か
ら第ｍまでの可変遅延回路３０１−１〜３０１−ｍの遅
延量をちょうど制御クロック信号ｓ１０８の約１周期分
の遅延量でロックさせるために、制御クロック信号ｓ１
０８と第ｍの可変遅延回路３０１−ｍの出力ｓ１０３−
ｍとを直接位相比較するのではなく、第１および第２の
ｎ分周回路３０２および３０３によりｎ分周された信号
ｓ３０２、ｓ３０３の位相比較を行う。
ら第ｍまでの可変遅延回路３０１−１〜３０１−ｍの遅
延量をちょうど制御クロック信号ｓ１０８の約１周期分
の遅延量でロックさせるために、制御クロック信号ｓ１
０８と第ｍの可変遅延回路３０１−ｍの出力ｓ１０３−
ｍとを直接位相比較するのではなく、第１および第２の
ｎ分周回路３０２および３０３によりｎ分周された信号
ｓ３０２、ｓ３０３の位相比較を行う。
【００３１】Ｄ−ＦＦ３０４による位相比較の結果、信
号ｓ３０３が信号ｓ３０２よりも位相が進んでいる場合
には、アップ／ダウンカウンタ３０５はカウントアップ
を行い、第１から第ｍまでの可変遅延回路３０１−１〜
３０１−ｍの遅延量は一律に増加される。
号ｓ３０３が信号ｓ３０２よりも位相が進んでいる場合
には、アップ／ダウンカウンタ３０５はカウントアップ
を行い、第１から第ｍまでの可変遅延回路３０１−１〜
３０１−ｍの遅延量は一律に増加される。
【００３２】一方、信号ｓ３０３が信号ｓ３０２よりも
位相が遅れている場合には、アップ／ダウンカウンタ３
０５はカウントダウンを行い、第１から第ｍまでの可変
遅延回路３０１−１〜３０１−ｍの遅延量は一律に減少
される。
位相が遅れている場合には、アップ／ダウンカウンタ３
０５はカウントダウンを行い、第１から第ｍまでの可変
遅延回路３０１−１〜３０１−ｍの遅延量は一律に減少
される。
【００３３】この動作を繰り返すことにより位相同期が
とられ、第１から第ｍまでの可変遅延回路３０１−１〜
３０１−ｍのそれぞれの出力から制御クロック信号ｓ１
０８に対して周波数が同一で位相が順次３６０度／ｍず
つずれたｍ相クロックｓ１０３−１〜ｓ３１０３−ｍを
得ることができる。
とられ、第１から第ｍまでの可変遅延回路３０１−１〜
３０１−ｍのそれぞれの出力から制御クロック信号ｓ１
０８に対して周波数が同一で位相が順次３６０度／ｍず
つずれたｍ相クロックｓ１０３−１〜ｓ３１０３−ｍを
得ることができる。
【００３４】図４は、図３に示したｍ相クロック生成回
路３で使用される第１から第ｍまでの可変遅延回路３０
１−１〜３０１−ｍの構成例を示した回路ブロック構成
図である。
路３で使用される第１から第ｍまでの可変遅延回路３０
１−１〜３０１−ｍの構成例を示した回路ブロック構成
図である。
【００３５】図４を参照するに、第１から第ｍまでの可
変遅延回路３０１−１〜３０１−ｍは、第１から第ｉま
での遅延素子３０７−１〜３０７−ｉ（ｉは１以上の整
数）と、セレクタ３０８とから構成され、制御信号ＣＮ
Ｔの値に従って入力信号ＩＮが通過する遅延素子の段数
を切り替えることにより入力信号ＩＮに付加する遅延量
の制御を行う。
変遅延回路３０１−１〜３０１−ｍは、第１から第ｉま
での遅延素子３０７−１〜３０７−ｉ（ｉは１以上の整
数）と、セレクタ３０８とから構成され、制御信号ＣＮ
Ｔの値に従って入力信号ＩＮが通過する遅延素子の段数
を切り替えることにより入力信号ＩＮに付加する遅延量
の制御を行う。
【００３６】図５は、図１に示した位相比較回路４の構
成例を示した回路ブロック構成図である。
成例を示した回路ブロック構成図である。
【００３７】図５において、Ｄ−ＦＦ４０１−１〜４０
１−ｍのデータ入力には、それぞれｍ相クロック信号ｓ
１０３−１〜ｓ１０３−ｍが入力され、クロック入力に
は、入力データ変化点信号ｓ１０２が入力される。
１−ｍのデータ入力には、それぞれｍ相クロック信号ｓ
１０３−１〜ｓ１０３−ｍが入力され、クロック入力に
は、入力データ変化点信号ｓ１０２が入力される。
【００３８】Ｄ−ＦＦ４０１−１〜４０１−ｍのラッチ
出力データｓ４０１−１〜ｓ４０１−ｍは、符号化器４
０２によって、入力データ変化点信号ｓ１０２の立ち上
がりエッジ位相が制御クロック信号ｓ１０８の１周期を
ｍ分割した位相領域のどの位相領域にあるかを示す値で
ある入力データ変化点位相情報ｓ１０４に変換される。
出力データｓ４０１−１〜ｓ４０１−ｍは、符号化器４
０２によって、入力データ変化点信号ｓ１０２の立ち上
がりエッジ位相が制御クロック信号ｓ１０８の１周期を
ｍ分割した位相領域のどの位相領域にあるかを示す値で
ある入力データ変化点位相情報ｓ１０４に変換される。
【００３９】図６は、図１に示したジッタ振幅値算出回
路５の構成例を示したブロック構成図である。
路５の構成例を示したブロック構成図である。
【００４０】図６において、ジッタ振幅値算出回路５
は、デコーダ５０１と、ＯＲ回路５０２−１〜５０２−
ｍと、Ｄ−ＦＦ５０３−１〜５０３−ｍと、加算器５０
４とから構成されている。
は、デコーダ５０１と、ＯＲ回路５０２−１〜５０２−
ｍと、Ｄ−ＦＦ５０３−１〜５０３−ｍと、加算器５０
４とから構成されている。
【００４１】リセット信号ｓ１１０はリセット入力端子
１０を介してＤ−ＦＦ５０３−１〜５０３−ｍのリセッ
ト入力に入力され、Ｄ−ＦＦ５０３−１〜５０３−ｍの
初期化（論理値“０”に設定）を行う。さらに、Ｄ−Ｆ
Ｆ５０３−１〜５０３−ｍのデータ入力には、デコーダ
５０１の出力信号とＤ−ＦＦ５０３−１〜５０３−ｍの
正転出力（Ｑ出力）の論理和がとられた信号がそれぞれ
入力される。
１０を介してＤ−ＦＦ５０３−１〜５０３−ｍのリセッ
ト入力に入力され、Ｄ−ＦＦ５０３−１〜５０３−ｍの
初期化（論理値“０”に設定）を行う。さらに、Ｄ−Ｆ
Ｆ５０３−１〜５０３−ｍのデータ入力には、デコーダ
５０１の出力信号とＤ−ＦＦ５０３−１〜５０３−ｍの
正転出力（Ｑ出力）の論理和がとられた信号がそれぞれ
入力される。
【００４２】本構成により、入力データ変化点位相情報
ｓ１０４の値に応じて１：１に対応するＤ−ＦＦに論理
値“１”がラッチされ、一度論理値“１”がラッチされ
た場合には、リセット信号ｓ１１０による初期化が行な
われるまでその値は保持される。
ｓ１０４の値に応じて１：１に対応するＤ−ＦＦに論理
値“１”がラッチされ、一度論理値“１”がラッチされ
た場合には、リセット信号ｓ１１０による初期化が行な
われるまでその値は保持される。
【００４３】また、加算器５０４は、Ｄ−ＦＦ５０３−
１〜５０３−ｍによって保持されている論理値“１”を
全て加算する１ビットｍ入力の加算器である。加算器５
０４の加算結果は、制御クロック信号ｓ１０８の１周期
をｍ分割したｍ個の位相領域に対し、入力データの変化
点位相が過去から現在までにおいて何個の位相領域に存
在したかを示しており、ジッタ振幅値情報ｓ１０５とし
て出力される。
１〜５０３−ｍによって保持されている論理値“１”を
全て加算する１ビットｍ入力の加算器である。加算器５
０４の加算結果は、制御クロック信号ｓ１０８の１周期
をｍ分割したｍ個の位相領域に対し、入力データの変化
点位相が過去から現在までにおいて何個の位相領域に存
在したかを示しており、ジッタ振幅値情報ｓ１０５とし
て出力される。
【００４４】［実施の形態の動作］次に各タイミングチ
ャートを用いて本一実施の形態の動作を説明する。
ャートを用いて本一実施の形態の動作を説明する。
【００４５】図７は、図１に示した実施の形態において
ｍ相クロック生成回路３が生成するｍ相クロックの相数
ｍを８とし、検出対象とするジッタ振幅値情報に２が設
定され（ｍ分割位相領域の２領域分に相当）、かつジッ
タ振幅値が３（ｍ分割位相領域の３領域分に相当）で変
化点位相が時刻１０、２１、３２、４１、５０にあるデ
ータｓ１０１が入力された場合の動作を示すタイミング
チャートである。
ｍ相クロック生成回路３が生成するｍ相クロックの相数
ｍを８とし、検出対象とするジッタ振幅値情報に２が設
定され（ｍ分割位相領域の２領域分に相当）、かつジッ
タ振幅値が３（ｍ分割位相領域の３領域分に相当）で変
化点位相が時刻１０、２１、３２、４１、５０にあるデ
ータｓ１０１が入力された場合の動作を示すタイミング
チャートである。
【００４６】この場合には、変化点検出回路２は、時刻
１０、２１、３２、４１、５０に立ち上がり、エッジを
もつ入力データ変化点信号ｓ１０２を生成して出力す
る。
１０、２１、３２、４１、５０に立ち上がり、エッジを
もつ入力データ変化点信号ｓ１０２を生成して出力す
る。
【００４７】ｍ相クロック生成回路３は、制御クロック
信号ｓ１０８と周波数が同一で位相が順次３６０度／ｍ
ずつずれた８相クロック信号ｓ１０３−１〜ｓ１０３−
８を生成し出力する。
信号ｓ１０８と周波数が同一で位相が順次３６０度／ｍ
ずつずれた８相クロック信号ｓ１０３−１〜ｓ１０３−
８を生成し出力する。
【００４８】位相比較回路４は、入力データ変化点信号
ｓ１０２と８相クロック信号ｓ１０３−１〜ｓ１０３−
８との位相関係から、入力データ変化点信号ｓ１０２の
立ち上がりエッジの位相をｍ分割位相領域番号で示した
入力データ変化点位相情報ｓ１０４を生成し出力する
（ｍ分割位相領域は８相クロック信号の場合８個存在
し、図７の例ではそれぞれの位相領域を表す値として０
〜７の番号付けを行なっている）。
ｓ１０２と８相クロック信号ｓ１０３−１〜ｓ１０３−
８との位相関係から、入力データ変化点信号ｓ１０２の
立ち上がりエッジの位相をｍ分割位相領域番号で示した
入力データ変化点位相情報ｓ１０４を生成し出力する
（ｍ分割位相領域は８相クロック信号の場合８個存在
し、図７の例ではそれぞれの位相領域を表す値として０
〜７の番号付けを行なっている）。
【００４９】従って、入力データ変化点位相情報ｓ１０
４は、時刻１０と５０で“０”、時刻２１と４１で
“１”、時刻３２で“２”となる。
４は、時刻１０と５０で“０”、時刻２１と４１で
“１”、時刻３２で“２”となる。
【００５０】ジッタ振幅値算出回路５は、入力データ変
化点位相情報ｓ１０４が示すｍ分割位相領域が過去から
現在までに何領域あるかを求め、入力ジッタ振幅値情報
ｓ１０５として出力する。入力ジッタ振幅値情報ｓ１０
５には、時刻２１において時刻２０までの領域数１、時
刻３２において時刻３１までの領域数２、時刻４１にお
いて時刻４０までの領域数３が出力される。
化点位相情報ｓ１０４が示すｍ分割位相領域が過去から
現在までに何領域あるかを求め、入力ジッタ振幅値情報
ｓ１０５として出力する。入力ジッタ振幅値情報ｓ１０
５には、時刻２１において時刻２０までの領域数１、時
刻３２において時刻３１までの領域数２、時刻４１にお
いて時刻４０までの領域数３が出力される。
【００５１】比較回路６は、この入力ジッタ振幅値情報
ｓ１０５と検出対象とするジッタ振幅値情報の値を常に
比較しジッタ検出結果として出力する。
ｓ１０５と検出対象とするジッタ振幅値情報の値を常に
比較しジッタ検出結果として出力する。
【００５２】従って、検出対象とするジッタ振幅値情報
が２の場合には、時刻３２においてジッタ検出されたこ
とを示す“Ｈ”が出力される。
が２の場合には、時刻３２においてジッタ検出されたこ
とを示す“Ｈ”が出力される。
【００５３】図８は、ｍ相クロック生成回路３において
第１及び第２のｎ分周回路３０２および３０３を４分周
回路（ｎ＝４）で構成し、かつ位相同期回路がロックし
た状態での各信号の位相関係を示すタイミングチャート
である。
第１及び第２のｎ分周回路３０２および３０３を４分周
回路（ｎ＝４）で構成し、かつ位相同期回路がロックし
た状態での各信号の位相関係を示すタイミングチャート
である。
【００５４】図９は、位相比較回路４の動作例を示すタ
イミングチャートである。
イミングチャートである。
【００５５】ｍ相クロック生成回路３で生成された８相
クロック信号ｓ１０３−１〜ｓ１０３−８は、入力デー
タ変化点信号ｓ１０２の立ち上がりエッジを使用してそ
れぞれＤ−ＦＦ４０１−１〜４０１−８にラッチされ
る。
クロック信号ｓ１０３−１〜ｓ１０３−８は、入力デー
タ変化点信号ｓ１０２の立ち上がりエッジを使用してそ
れぞれＤ−ＦＦ４０１−１〜４０１−８にラッチされ
る。
【００５６】このラッチ結果信号ｓ４０１−１〜ｓ４０
１−８は、８相クロック信号ｓ１０３−１〜ｓ１０３−
８によってクロック１周期を８分割した位相領域に対
し、入力データ変化点信号ｓ１０２の立ち上がりエッジ
位相がどの位相領域にあるかを示すものであり、符号化
器４０２によって０〜７の値に変換される。
１−８は、８相クロック信号ｓ１０３−１〜ｓ１０３−
８によってクロック１周期を８分割した位相領域に対
し、入力データ変化点信号ｓ１０２の立ち上がりエッジ
位相がどの位相領域にあるかを示すものであり、符号化
器４０２によって０〜７の値に変換される。
【００５７】図１０に符号化器４０２の変換論理を示
す。
す。
【００５８】図１１は、ジッタ振幅値算出回路５の動作
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【００５９】図１２はジッタ振幅値算出回路５で使用さ
れるデコーダ回路５０１のデコード論理を示すものであ
る。
れるデコーダ回路５０１のデコード論理を示すものであ
る。
【００６０】位相比較回路４で生成された入力データ振
幅値情報ｓ１０４は、デコーダ５０１によってデコード
され、デコード出力信号５０１（０）〜（７）の８ビッ
トのうち１ビットのみ論理値“１”となる値に変換され
る。デコード出力信号５０１（０）〜（７）は、ＯＲ５
０２−１〜５０２−８を介してそれぞれ対応するＤ−Ｆ
Ｆ５０３−１〜５０３−８に入力されており、例えば図
１１においてデコーダ出力信号５０１（０）の論理値
“１”は、Ｄ−ＦＦ５０３−１にラッチされて保持され
る。
幅値情報ｓ１０４は、デコーダ５０１によってデコード
され、デコード出力信号５０１（０）〜（７）の８ビッ
トのうち１ビットのみ論理値“１”となる値に変換され
る。デコード出力信号５０１（０）〜（７）は、ＯＲ５
０２−１〜５０２−８を介してそれぞれ対応するＤ−Ｆ
Ｆ５０３−１〜５０３−８に入力されており、例えば図
１１においてデコーダ出力信号５０１（０）の論理値
“１”は、Ｄ−ＦＦ５０３−１にラッチされて保持され
る。
【００６１】１ビット８入力の加算器５０４は、Ｄ−Ｆ
Ｆ５０３−１〜５０３−８により保持されている論理値
“１”の加算を行う。
Ｆ５０３−１〜５０３−８により保持されている論理値
“１”の加算を行う。
【００６２】
【発明の効果】以上説明したように、本発明によるジッ
タ検出回路によれば、変化点検出回路によって生成され
た入力データの変化点信号と、入力データと周波数が同
一の入力クロックからｍ相クロック生成回路によって生
成されたｍ相クロックとの位相比較を行う方式であるた
めに、外部からの高速クロック入力が不要である。
タ検出回路によれば、変化点検出回路によって生成され
た入力データの変化点信号と、入力データと周波数が同
一の入力クロックからｍ相クロック生成回路によって生
成されたｍ相クロックとの位相比較を行う方式であるた
めに、外部からの高速クロック入力が不要である。
【００６３】また、位相比較回路により入力データの変
化点位相情報を数値化（ｍ値に変換）し、その数値の変
動量をジッタ振幅値算出回路により求め位相比較回路と
同様にｍ値で表す方式であるために、検出対象とするジ
ッタ振幅値を容易に変更することが可能である。
化点位相情報を数値化（ｍ値に変換）し、その数値の変
動量をジッタ振幅値算出回路により求め位相比較回路と
同様にｍ値で表す方式であるために、検出対象とするジ
ッタ振幅値を容易に変更することが可能である。
【００６４】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。
【図１】本発明の一実施の形態を示すブロック構成図で
ある。
ある。
【図２】変化点検出回路２の構成例を示す回路構成図で
ある。
ある。
【図３】ｍ相クロック生成回路３の構成例を示すブロッ
ク構成図である。
ク構成図である。
【図４】可変遅延回路３０１−１〜３０１−ｍの構成例
を示す回路ブロック構成図である。
を示す回路ブロック構成図である。
【図５】位相比較回路４の構成例を示すブロック構成図
である。
である。
【図６】ジッタ振幅値算出回路５の構成例を示す回路ブ
ロック構成図である。
ロック構成図である。
【図７】図１に示した実施の形態の動作例を示すタイミ
ングチャートである。
ングチャートである。
【図８】ｍ相クロック生成回路３の動作例を示すタイミ
ングチャートである。
ングチャートである。
【図９】位相比較回路４の動作例を示すタイミングチャ
ートである。
ートである。
【図１０】符号化器５０４の符号化の論理を示す図であ
る。
る。
【図１１】ジッタ振幅値算出回路５の動作例を示すタイ
ミングチャートである。
ミングチャートである。
【図１２】デコーダ５０１のデコード論理を示す図であ
る。
る。
【図１３】従来の回路構成例を示すブロック図である。
【図１４】従来の回路構成例の動作例を示すタイミング
チャートである。
チャートである。
１…データ入力端子 ２…変化点検出回路 ３…ｍ相クロック生成回路 ４…位相比較回路 ５…ジッタ振幅値算出回路 ６…比較回路 ７…ジッタ検出結果出力端子 ８…制御クロック入力端子 ９…設定端子 １０…リセット入力端子 ３０１−１〜３０１−ｍ…可変遅延回路 ３０２、３０３…ｎ分周回路 ３０４…Ｄ−ＦＦ ３０５…アップ／ダウンカウンタ ３０７−１〜３０７−ｉ…遅延素子 ３０８…セレクタ ４０２…符号化器 ５０１…デコーダ ５０４…加算器
フロントページの続き (72)発明者 片山 富史 東京都港区芝浦三丁目18番21号日本電気 エンジニア リング株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 G01R 29/02 G01R 31/28 H03K 5/15 - 5/26
Claims (5)
- 【請求項１】 ジッタを含む入力データのジッタ振幅値
が所定の値以下であるか否かを判定するジッタ検出回路
において、前記入力データを入力とし前記入力データの
変化点信号を出力する変化点検出回路と、前記入力デー
タと周波数が同一の入力クロックを基に前記入力クロッ
クに対し位相が順次３６０度／ｍ（ｍは２以上の整数）
ずつずれたｍ相クロックを生成するｍ相クロック生成回
路と、前記入力データ変化点信号と前記ｍ相クロックを
入力とし前記入力クロックの１周期を前記ｍ相クロック
によりｍ分割し前記入力データの変化点位相が存在する
ｍ分割位相領域を示す値を前記入力データの変化点位相
情報として出力する位相比較回路と、前記入力データの
変化点位相情報を入力とし過去から現在までの前記入力
データ変化点位相情報を基に前記入力データのジッタ振
幅値を算出するジッタ振幅値算出回路と、前記ジッタ振
幅値算出回路より入力される前記入力データのジッタ振
幅値が所定の値以下であるか否かを判定しジッタ検出結
果として出力する比較回路とを設けたことを特徴とする
ジッタ検出回路。 - 【請求項２】 前記ジッタ検出回路は、前記入力データ
を遅延させる遅延素子と、該遅延素子の遅延出力と前記
入力データを入力とし該入力データの論理値に変化があ
った場合にのみ前記遅延素子の遅延時間分のパルスを発
生する排他的論理和回路とを有することを更に特徴とす
る請求項１に記載のジッタ検出回路。 - 【請求項３】 前記ｍ相クロック生成回路は、前記入力
クロックの１周期分の遅延量を生成するｍ個直列に設け
た可変遅延回路と、２個のｎ分周回路（ｎは２以上の整
数）と、Ｄ−ＦＦと、アップ／ダウンカウンタとを備
え、前記入力クロックと前記ｍ個直列に設けた可変遅延
回路によって１クロック周期分の遅延が付加されたクロ
ック信号との両位相が同期するように前記ｍ個直列に設
けた可変遅延回路を調整する位相同期回路により構成さ
れたことを更に特徴とする請求項１に記載のジッタ検出
回路。 - 【請求項４】 前記位相比較回路は、前記変化点検出回
路によって生成された前記入力データの変化点信号を使
用して前記ｍ相クロックそれぞれをラッチするラッチ回
路と、前記ラッチ回路のｍ個のラッチ出力結果の値から
前記入力データの変化点位相が存在するｍ分割位相領域
を示す値に変換する符号化器とにより構成されたことを
更に特徴とする請求項１に記載のジッタ検出回路。 - 【請求項５】 前記ジッタ振幅値算出回路は、ｍビット
の記憶回路と、前記記憶回路によって保持されている論
理値“１”（あるいは論理値“０”）の個数を求める加
算器と、前記位相比較回路より入力される前記入力デー
タ変化点位相情報の各値に１対１に対応する前記記憶回
路の各ビットに対して論理値“１”（あるいは論理値
“０”）を書き込むための制御回路とにより構成された
ことを更に特徴とする請求項１に記載のジッタ検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27838098A JP3150107B2 (ja) | 1998-09-30 | 1998-09-30 | ジッタ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27838098A JP3150107B2 (ja) | 1998-09-30 | 1998-09-30 | ジッタ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000111587A JP2000111587A (ja) | 2000-04-21 |
| JP3150107B2 true JP3150107B2 (ja) | 2001-03-26 |
Family
ID=17596538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27838098A Expired - Fee Related JP3150107B2 (ja) | 1998-09-30 | 1998-09-30 | ジッタ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150107B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100362353C (zh) * | 2003-12-24 | 2008-01-16 | 华为技术有限公司 | 时钟信号幅度的检测方法与电路 |
| US8019560B2 (en) | 2005-09-28 | 2011-09-13 | Nec Corporation | Signal measuring device |
| WO2007037340A1 (ja) | 2005-09-28 | 2007-04-05 | Nec Corporation | 位相差測定装置及び位相比較回路の調整方法 |
| US8004268B2 (en) | 2005-09-28 | 2011-08-23 | Nec Corporation | Signal measuring device |
| JPWO2007091413A1 (ja) * | 2006-02-10 | 2009-07-02 | 株式会社アドバンテスト | 変化点検出回路、ジッタ測定装置、及び試験装置 |
| EP2103948A4 (en) * | 2007-01-05 | 2013-09-25 | Nec Corp | SIGNAL QUALITY MEASURING DEVICE, SPECTRUM MEASUREMENT AND PROGRAM |
-
1998
- 1998-09-30 JP JP27838098A patent/JP3150107B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000111587A (ja) | 2000-04-21 |
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