JPH0795062A - 位相ロック・ループにおけるプログラム可能周波数分周器 - Google Patents
位相ロック・ループにおけるプログラム可能周波数分周器Info
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- JPH0795062A JPH0795062A JP6101744A JP10174494A JPH0795062A JP H0795062 A JPH0795062 A JP H0795062A JP 6101744 A JP6101744 A JP 6101744A JP 10174494 A JP10174494 A JP 10174494A JP H0795062 A JPH0795062 A JP H0795062A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 プログラム整数を受信する第１入力とラッチ
整数を導出する出力を有するラッチ回路を有する位相ロ
ック・ループ用のプログラム可能周波数分周器を提供す
る。 【構成】 位相ロック・ループは第１ディジタル信号を
監視し、この信号と同相の周波数で実質的に動作する第
２ディジタル信号を導出する。プログラム可能分周器は
プログラム整数をラッチしてラッチ整数を導出し、これ
を一定の整数と比較し、ラッチ整数が前記一定の整数と
一致しない場合には、第１状態を有するフラグ信号を導
出し、ラッチ整数が一定の整数と一致する場合には、第
２状態を有するフラグ信号を導出する。フラグ信号が第
１状態を有すると、ラッチ整数をデクリメントする。こ
のフラグ信号を第１，第２クロック信号に応答して遅延
し、プログラム整数によって決まる周波数を有する第２
ディジタル信号を導出する。第１，第２ディジタル信号
をロック検出回路に加え、ロック検出信号を導出する。
整数を導出する出力を有するラッチ回路を有する位相ロ
ック・ループ用のプログラム可能周波数分周器を提供す
る。 【構成】 位相ロック・ループは第１ディジタル信号を
監視し、この信号と同相の周波数で実質的に動作する第
２ディジタル信号を導出する。プログラム可能分周器は
プログラム整数をラッチしてラッチ整数を導出し、これ
を一定の整数と比較し、ラッチ整数が前記一定の整数と
一致しない場合には、第１状態を有するフラグ信号を導
出し、ラッチ整数が一定の整数と一致する場合には、第
２状態を有するフラグ信号を導出する。フラグ信号が第
１状態を有すると、ラッチ整数をデクリメントする。こ
のフラグ信号を第１，第２クロック信号に応答して遅延
し、プログラム整数によって決まる周波数を有する第２
ディジタル信号を導出する。第１，第２ディジタル信号
をロック検出回路に加え、ロック検出信号を導出する。
Description
【０００１】
【関連特許出願の参照】本出願は、ラニーＬ．パーカ他
によって１９９２年１０月２６日に出願され、同じ譲受
人、コーデックス社に譲渡された「位相ロック・ループ
における位相ロックの検出」という名称の共願の米国特
許出願第０７／９６６，８２４に関連する。
によって１９９２年１０月２６日に出願され、同じ譲受
人、コーデックス社に譲渡された「位相ロック・ループ
における位相ロックの検出」という名称の共願の米国特
許出願第０７／９６６，８２４に関連する。
【０００２】
【産業上の利用分野】本発明は、一般的に位相ロック・
ループに関し、更に詳しくは、制御信号のパルス幅をロ
ック検出回路迄拡張する位相ロック・ループのプログラ
ム可能周波数分周器に関する。
ループに関し、更に詳しくは、制御信号のパルス幅をロ
ック検出回路迄拡張する位相ロック・ループのプログラ
ム可能周波数分周器に関する。
【０００３】
【従来の技術および発明が解決しようとする課題】位相
ロック・ループ（ＰＬＬｓ）は、コンピュータ・システ
ム用のモデムやクロック同期回路のような無数の電子的
用途で見られる。従来のＰＬＬは、電圧制御発振器（Ｖ
ＣＯ）の入力信号と出力信号との間の位相差を監視する
位相検出器を有す。位相検出器はチャージ・ポンプ用の
アップ制御信号とダウン制御信号を発生し、ＶＣＯの入
力のループ・ノードでループ・フィルタを充放電する。
ループ・フィルタの両端に生じるループ電圧によって、
ＶＣＯの出力周波数は決定される。チャージ・ポンプを
駆動するアップ及びダウン制御信号によって、ＶＣＯの
入力の適切なループ・ノード電圧を設定し、位相検出器
で利用される信号の間の所定の位相関係を保持する。
ロック・ループ（ＰＬＬｓ）は、コンピュータ・システ
ム用のモデムやクロック同期回路のような無数の電子的
用途で見られる。従来のＰＬＬは、電圧制御発振器（Ｖ
ＣＯ）の入力信号と出力信号との間の位相差を監視する
位相検出器を有す。位相検出器はチャージ・ポンプ用の
アップ制御信号とダウン制御信号を発生し、ＶＣＯの入
力のループ・ノードでループ・フィルタを充放電する。
ループ・フィルタの両端に生じるループ電圧によって、
ＶＣＯの出力周波数は決定される。チャージ・ポンプを
駆動するアップ及びダウン制御信号によって、ＶＣＯの
入力の適切なループ・ノード電圧を設定し、位相検出器
で利用される信号の間の所定の位相関係を保持する。
【０００４】入力信号が弱くなるかまたは異なった動作
周波数に飛べば、ＰＬＬは位相ロックが外れるのが普通
である。ロックが外れた状態は、ロック検出回路によっ
て検出することができ、ＰＬＬが再び位相ロックを確立
することができる迄、他のシステムの処理は中断する。
１つのロック検出機構(scheme)は、位相検出器の出力で
アップ制御信号とダウン制御信号を監視し、ＰＬローロ
ック状態を確認する。もしアップ制御信号とダウン制御
信号が脈動がなければ、ループ・ノードの電圧は実質的
に一定のままであり、ＰＬＬは位相ロック状態にある。
アップ制御信号とダウン制御信号が、ループ・フィルタ
を充電または放電するパルスを次々と発生して、ＶＣＯ
の入力電圧を調整すると、ループは動作状態になければ
ならず、従って位相ロックが外れる。
周波数に飛べば、ＰＬＬは位相ロックが外れるのが普通
である。ロックが外れた状態は、ロック検出回路によっ
て検出することができ、ＰＬＬが再び位相ロックを確立
することができる迄、他のシステムの処理は中断する。
１つのロック検出機構(scheme)は、位相検出器の出力で
アップ制御信号とダウン制御信号を監視し、ＰＬローロ
ック状態を確認する。もしアップ制御信号とダウン制御
信号が脈動がなければ、ループ・ノードの電圧は実質的
に一定のままであり、ＰＬＬは位相ロック状態にある。
アップ制御信号とダウン制御信号が、ループ・フィルタ
を充電または放電するパルスを次々と発生して、ＶＣＯ
の入力電圧を調整すると、ループは動作状態になければ
ならず、従って位相ロックが外れる。
【０００５】通常の動作の間ループ・ノードは、チャー
ジ・ポンプ回路を介して、絶えずリークするのでＶＣＯ
を制御する電圧を保持するためにときどきパルスを必要
とする。しかし、これらの断続的なパルスは、ロックが
外れた状態を示してはいけない。従来のロック検出回路
は遅延回路を有し、所定のパルス幅未満のパルス幅を有
する位相検出器からの短い断続的パルスを無視するよう
に設計された、一連の直列結合したインバータによって
構成される。アップ制御信号とダウン制御信号は、ロッ
クが外れた状態をトリガするため少なくともこの遅延回
路と同じ長さのパルス幅を有しなければならない。アッ
プ制御信号とダウン制御信号のパルス幅は、温度とプロ
セスの変動の影響を受け、従って位相ロックを確認する
ための制御パラメータとして十分適さない。アップ制御
信号とダウン制御信号のパルス幅は、位相検出器の入力
信号の間の真の位相関係の精度に限定された単に粗い指
示器にすぎない。
ジ・ポンプ回路を介して、絶えずリークするのでＶＣＯ
を制御する電圧を保持するためにときどきパルスを必要
とする。しかし、これらの断続的なパルスは、ロックが
外れた状態を示してはいけない。従来のロック検出回路
は遅延回路を有し、所定のパルス幅未満のパルス幅を有
する位相検出器からの短い断続的パルスを無視するよう
に設計された、一連の直列結合したインバータによって
構成される。アップ制御信号とダウン制御信号は、ロッ
クが外れた状態をトリガするため少なくともこの遅延回
路と同じ長さのパルス幅を有しなければならない。アッ
プ制御信号とダウン制御信号のパルス幅は、温度とプロ
セスの変動の影響を受け、従って位相ロックを確認する
ための制御パラメータとして十分適さない。アップ制御
信号とダウン制御信号のパルス幅は、位相検出器の入力
信号の間の真の位相関係の精度に限定された単に粗い指
示器にすぎない。
【０００６】他の周知のロック検出機構は、位相検出器
に加えられたＶＣＯの入力信号と出力信号の間の位相差
を監視する。もしこれらの信号の遷移がタイムスロット
・ウインドの外部で発生すれば、ループは位相ロックが
外れた状態である。タイムスロット・ウインドは、一般
的にＶＣＯの出力周波数から発生し、ロック検出器は入
力信号の両方のエッジをチェックするので、タイムスロ
ット・ウインドは入力信号が５０％のデューティ・サイ
クルを有することを必要とする。更に、タイムスロット
・ウインドは、一般的にＶＣＯの出力周波数の周期と等
しい周期を有する。ＶＣＯの出力周波数が、例えば２０
０ＭＨｚを超えて増加するのに従って、タイムスロット
・ウインドの幅は使用不能になる点迄低下する可能性が
ある。５０％のデューティ・サイクルを有する入力信号
の要求を取り除き、ＶＣＯの出力周波数とは無関係に、
拡張可能な周期を有するタイムスロット・ウインドを設
けることが好ましい。
に加えられたＶＣＯの入力信号と出力信号の間の位相差
を監視する。もしこれらの信号の遷移がタイムスロット
・ウインドの外部で発生すれば、ループは位相ロックが
外れた状態である。タイムスロット・ウインドは、一般
的にＶＣＯの出力周波数から発生し、ロック検出器は入
力信号の両方のエッジをチェックするので、タイムスロ
ット・ウインドは入力信号が５０％のデューティ・サイ
クルを有することを必要とする。更に、タイムスロット
・ウインドは、一般的にＶＣＯの出力周波数の周期と等
しい周期を有する。ＶＣＯの出力周波数が、例えば２０
０ＭＨｚを超えて増加するのに従って、タイムスロット
・ウインドの幅は使用不能になる点迄低下する可能性が
ある。５０％のデューティ・サイクルを有する入力信号
の要求を取り除き、ＶＣＯの出力周波数とは無関係に、
拡張可能な周期を有するタイムスロット・ウインドを設
けることが好ましい。
【０００７】
【課題を解決するための手段】簡単には、本発明はプロ
グラム整数(program integer) を受け取る第１入力とラ
ッチ整数(latch integer) を提供する出力を有するラッ
チ回路を有するプログラム可能周波数分周器によって構
成される。デクリメント回路は、ラッチ回路の出力に結
合された入力とラッチ回路の第２入力に結合された出力
を有する。比較回路は、ラッチ整数を受け取る第１入力
と一定の整数を受け取る第２入力を有する。遅延回路
は、比較回路の出力に結合された入力を有し、第１及び
第２クロック信号に応答して動作し、第１出力信号を提
供する。
グラム整数(program integer) を受け取る第１入力とラ
ッチ整数(latch integer) を提供する出力を有するラッ
チ回路を有するプログラム可能周波数分周器によって構
成される。デクリメント回路は、ラッチ回路の出力に結
合された入力とラッチ回路の第２入力に結合された出力
を有する。比較回路は、ラッチ整数を受け取る第１入力
と一定の整数を受け取る第２入力を有する。遅延回路
は、比較回路の出力に結合された入力を有し、第１及び
第２クロック信号に応答して動作し、第１出力信号を提
供する。
【０００８】他の面では、本発明は発振器の信号の周波
数を分周する方法であり、この方法は、プログラム整数
をラッチしてラッチ整数を提供する段階、ラッチ整数を
一定の整数と比較し、ラッチ整数が一定の整数と一致し
ない場合には、第１状態を有するフラグ信号を発生し、
ラッチ整数が一定の整数と一致する場合には、第２状態
を有するフラグ信号を発生する段階、フラグ信号が第１
状態を有する場合、ラッチ整数をデクリメントする段
階、及び第１，第２クロック信号に応答してフラグ信号
を遅延させ、プログラム整数によって決まる周波数を有
する第２発振器信号を発生する段階によって構成され
る。
数を分周する方法であり、この方法は、プログラム整数
をラッチしてラッチ整数を提供する段階、ラッチ整数を
一定の整数と比較し、ラッチ整数が一定の整数と一致し
ない場合には、第１状態を有するフラグ信号を発生し、
ラッチ整数が一定の整数と一致する場合には、第２状態
を有するフラグ信号を発生する段階、フラグ信号が第１
状態を有する場合、ラッチ整数をデクリメントする段
階、及び第１，第２クロック信号に応答してフラグ信号
を遅延させ、プログラム整数によって決まる周波数を有
する第２発振器信号を発生する段階によって構成され
る。
【０００９】
【実施例】図１は、従来の集積回路のプロセスを使用す
る集積回路として、製造するのに適した位相ロック・ル
ープ（ＰＬＬ）１０を示す。例えば２．０ＭＨｚで動作
するＲＥＦＣＬＫ信号を位相検出器１４の第１入力の入
力１２に加え、チャージ・ポンプ１６用のＵＰ制御信号
とＤＯＷＮ制御信号を導出する。チャージ・ポンプ１６
は、正の電源導体とアース電位の間に直列に結合したＰ
‐チャネル・トランジスタとＮ‐チャネル・トランジス
タ（図示せず）によって構成することができ、ここでＰ
‐チャネル・トランジスタはＵＰ制御信号に応答し、Ｎ
‐チャネル・トランジスタはＤＯＷＮ制御信号に応答す
る。チャージ・ポンプのトランジスタのドレインの相互
接続部は、ループ・ノード１８を駆動してループ・フィ
ルタ２２を充放電する。このループ・フィルタ２２は、
ループ・ノード１８とアース電位の間に結合されたコン
デンサ（図示せず）によって構成される。ループ・ノー
ド１８の電圧は、ＶＣＯ２４を制御して出力２６に発振
器信号ＯＳＣＯＵＴを発生する。ＶＣＯ２４のＯＳＣＯ
ＵＴ信号は逆位相発振器２８に加えられ、非重複(non-o
verlapping) 逆位相クロックＸＣＬＫとＹＣＬＫを発生
する。ＸＣＬＫとＹＣＬＫクロック信号は、プログラム
可能周波数分周回路３０を介して分周され、位相検出器
１４の第２入力に加えるＯＳＣＯＵＴ／Ｎ信号を発生す
る。プログラム可能周波数分周回路３０は、ＰＬＬ１０
のロック検出の特徴のための反転ＴＩＭＥＳＬＯＴ信
号、ＳＡＭＰＬＥ ＣＬＯＣＫ信号とＸＦＥＲ ＣＬＯ
ＣＫ信号を発生する。
る集積回路として、製造するのに適した位相ロック・ル
ープ（ＰＬＬ）１０を示す。例えば２．０ＭＨｚで動作
するＲＥＦＣＬＫ信号を位相検出器１４の第１入力の入
力１２に加え、チャージ・ポンプ１６用のＵＰ制御信号
とＤＯＷＮ制御信号を導出する。チャージ・ポンプ１６
は、正の電源導体とアース電位の間に直列に結合したＰ
‐チャネル・トランジスタとＮ‐チャネル・トランジス
タ（図示せず）によって構成することができ、ここでＰ
‐チャネル・トランジスタはＵＰ制御信号に応答し、Ｎ
‐チャネル・トランジスタはＤＯＷＮ制御信号に応答す
る。チャージ・ポンプのトランジスタのドレインの相互
接続部は、ループ・ノード１８を駆動してループ・フィ
ルタ２２を充放電する。このループ・フィルタ２２は、
ループ・ノード１８とアース電位の間に結合されたコン
デンサ（図示せず）によって構成される。ループ・ノー
ド１８の電圧は、ＶＣＯ２４を制御して出力２６に発振
器信号ＯＳＣＯＵＴを発生する。ＶＣＯ２４のＯＳＣＯ
ＵＴ信号は逆位相発振器２８に加えられ、非重複(non-o
verlapping) 逆位相クロックＸＣＬＫとＹＣＬＫを発生
する。ＸＣＬＫとＹＣＬＫクロック信号は、プログラム
可能周波数分周回路３０を介して分周され、位相検出器
１４の第２入力に加えるＯＳＣＯＵＴ／Ｎ信号を発生す
る。プログラム可能周波数分周回路３０は、ＰＬＬ１０
のロック検出の特徴のための反転ＴＩＭＥＳＬＯＴ信
号、ＳＡＭＰＬＥ ＣＬＯＣＫ信号とＸＦＥＲ ＣＬＯ
ＣＫ信号を発生する。
【００１０】ＰＬＬ１０の動作は、下記の通りに行われ
る。位相検出器１４の第１入力に加えられるＲＥＦＣＬ
Ｋ信号は、この位相検出器１４の第２入力に加えられる
ＯＳＣＯＵＴ／Ｎ信号と協働し、これらの間の位相関係
に従って、ＵＰ制御信号またはＤＯＷＮ制御信号を発生
する。もしＯＳＣＯＵＴ／Ｎ信号がＲＥＦＣＬＫ信号よ
りも遅延すれば、即ち、ＯＳＣＯＵＴ／Ｎ信号の周波数
がＲＥＦＣＬＫ信号に対して低く過ぎれば、ＵＰ制御信
号は脈動する。または、もしＯＳＣＯＵＴ／Ｎ信号がＲ
ＥＦＣＬＫ信号よりも先行すれば、ＤＯＷＮ制御信号は
脈動してＶＣＯ２４から供給される発振器の信号の周波
数を減少させる。チャージ・ポンプ１６は、ＵＰ制御信
号とＤＯＷＮ制御信号に応答し、ループ・ノード１８を
充放電する。ループ・ノード１８に発生した電圧は、Ｖ
ＣＯ２４を駆動し、ＯＳＣＯＵＴ信号に対して最高例え
ば２００ＭＨｚを発生する。この信号は、プログラム可
能分周回路３０によって下方に分周され、位相検出器１
４の第２入力にＯＳＣＯＵＴ／Ｎ信号を発生する。制御
信号Ｎは、プログラム可能周波数分周回路３０の除数を
選択する。従って、位相検出器１４は、ＲＥＦＣＬＫ信
号とＯＳＣＯＵＴ／Ｎ信号の間の位相差を監視し、チャ
ージ・ポンプ１６に対して必要に応じてＵＰ及びＤＯＷ
Ｎ制御信号を発生し、ループ・ノード１８とＶＣＯ２４
を駆動してＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の
間に所定の位相関係を保持する。
る。位相検出器１４の第１入力に加えられるＲＥＦＣＬ
Ｋ信号は、この位相検出器１４の第２入力に加えられる
ＯＳＣＯＵＴ／Ｎ信号と協働し、これらの間の位相関係
に従って、ＵＰ制御信号またはＤＯＷＮ制御信号を発生
する。もしＯＳＣＯＵＴ／Ｎ信号がＲＥＦＣＬＫ信号よ
りも遅延すれば、即ち、ＯＳＣＯＵＴ／Ｎ信号の周波数
がＲＥＦＣＬＫ信号に対して低く過ぎれば、ＵＰ制御信
号は脈動する。または、もしＯＳＣＯＵＴ／Ｎ信号がＲ
ＥＦＣＬＫ信号よりも先行すれば、ＤＯＷＮ制御信号は
脈動してＶＣＯ２４から供給される発振器の信号の周波
数を減少させる。チャージ・ポンプ１６は、ＵＰ制御信
号とＤＯＷＮ制御信号に応答し、ループ・ノード１８を
充放電する。ループ・ノード１８に発生した電圧は、Ｖ
ＣＯ２４を駆動し、ＯＳＣＯＵＴ信号に対して最高例え
ば２００ＭＨｚを発生する。この信号は、プログラム可
能分周回路３０によって下方に分周され、位相検出器１
４の第２入力にＯＳＣＯＵＴ／Ｎ信号を発生する。制御
信号Ｎは、プログラム可能周波数分周回路３０の除数を
選択する。従って、位相検出器１４は、ＲＥＦＣＬＫ信
号とＯＳＣＯＵＴ／Ｎ信号の間の位相差を監視し、チャ
ージ・ポンプ１６に対して必要に応じてＵＰ及びＤＯＷ
Ｎ制御信号を発生し、ループ・ノード１８とＶＣＯ２４
を駆動してＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の
間に所定の位相関係を保持する。
【００１１】逆位相クロック発生器２８を図２に示す。
ここでＯＳＣＯＵＴは、インバータ３２，３３，３４と
３６を介してＡＮＤゲート３８の第１入力に加えられ
る。インバータ３２の出力は、インバータ４０と４２を
介して、ＡＮＤゲート４４の第１入力と結合する。ＡＮ
Ｄゲート３８の出力は、ＸＣＬＫクロック信号を発生
し、インバータ４６を介してＡＮＤゲート４４の第２入
力に加えられる。同様に、ＡＮＤゲート４４の出力はＹ
ＣＬＫクロック信号を発生し、インバータ４８を介して
ＡＮＤゲート３８の第２入力に加えられる。ノード５０
のインバータ３４の出力は、インバータ５２を介してイ
ンバータ４２の入力に結合され、一方ノード５４のイン
バータ４０の出力はインバータ５６を介してインバータ
３６の入力に結合される。
ここでＯＳＣＯＵＴは、インバータ３２，３３，３４と
３６を介してＡＮＤゲート３８の第１入力に加えられ
る。インバータ３２の出力は、インバータ４０と４２を
介して、ＡＮＤゲート４４の第１入力と結合する。ＡＮ
Ｄゲート３８の出力は、ＸＣＬＫクロック信号を発生
し、インバータ４６を介してＡＮＤゲート４４の第２入
力に加えられる。同様に、ＡＮＤゲート４４の出力はＹ
ＣＬＫクロック信号を発生し、インバータ４８を介して
ＡＮＤゲート３８の第２入力に加えられる。ノード５０
のインバータ３４の出力は、インバータ５２を介してイ
ンバータ４２の入力に結合され、一方ノード５４のイン
バータ４０の出力はインバータ５６を介してインバータ
３６の入力に結合される。
【００１２】ＯＳＣＯＵＴが論理ゼロに切り替わると、
インバータ３２の出力は論理１になる。ノード５４はＯ
ＳＣＯＵＴからインバータ２個分だけ遅れるに過ぎない
が、ノード５０はＯＳＣＯＵＴからインバータ３個分だ
け遅れるから、ノード５０が論理１に切り替わる前に、
インバータ４０はノード５４を論理ゼロに切り替えよう
とする。しかし、ＯＳＣＯＵＴが論理ゼロに変化した
後、ノード５０はインバータ２個の遅延分がまだ論理ゼ
ロの状態にあるから、論理ゼロへのノード５４の遷移速
度はインバータ５２によって低下される。インバータ３
４の出力が状態が変化する迄、インバータ５２はノード
５４を論理１に保持しようと動作する。ＯＳＣＯＵＴが
論値１に切り替わる場合にも、同様の筋書きに従う。従
って、インバータ３６と４２の遷移は、１８０゜位相が
ずれて重なり、ほぼ５０％のマークで交差し、これによ
ってＯＳＣＯＵＴとノード５０，５４との間の等しくな
い数のインバータによって課せられた遅延の差を解消す
る。
インバータ３２の出力は論理１になる。ノード５４はＯ
ＳＣＯＵＴからインバータ２個分だけ遅れるに過ぎない
が、ノード５０はＯＳＣＯＵＴからインバータ３個分だ
け遅れるから、ノード５０が論理１に切り替わる前に、
インバータ４０はノード５４を論理ゼロに切り替えよう
とする。しかし、ＯＳＣＯＵＴが論理ゼロに変化した
後、ノード５０はインバータ２個の遅延分がまだ論理ゼ
ロの状態にあるから、論理ゼロへのノード５４の遷移速
度はインバータ５２によって低下される。インバータ３
４の出力が状態が変化する迄、インバータ５２はノード
５４を論理１に保持しようと動作する。ＯＳＣＯＵＴが
論値１に切り替わる場合にも、同様の筋書きに従う。従
って、インバータ３６と４２の遷移は、１８０゜位相が
ずれて重なり、ほぼ５０％のマークで交差し、これによ
ってＯＳＣＯＵＴとノード５０，５４との間の等しくな
い数のインバータによって課せられた遅延の差を解消す
る。
【００１３】インバータ３６の出力が論理ゼロの場合、
ＡＮＤゲート３８の出力のＸＣＬＫクロック信号は論理
ゼロになる。ＡＮＤゲート４４は、論理１のＹＣＬＫク
ロック信号を発生するためにインバータ４２と４６の出
力から論理１を受信する。インバータ４２の出力が論理
ゼロになると、ＹＣＬＫクロック信号は論理ゼロにな
る。ＡＮＤゲート３８は論理１のＸＣＬＫクロック信号
を発生するためにインバータ３６と４８の出力から論理
１を受信する。従って、ＸＣＬＫクロック信号とＹＣＬ
Ｋクロック信号は重複せず、実質的に５０％のマークで
逆位相に切り替わり、ＯＳＣＯＵＴの周波数で動作す
る。ＯＳＣＯＵＴ信号とＸＣＬＫ信号は、同相で動作す
る。
ＡＮＤゲート３８の出力のＸＣＬＫクロック信号は論理
ゼロになる。ＡＮＤゲート４４は、論理１のＹＣＬＫク
ロック信号を発生するためにインバータ４２と４６の出
力から論理１を受信する。インバータ４２の出力が論理
ゼロになると、ＹＣＬＫクロック信号は論理ゼロにな
る。ＡＮＤゲート３８は論理１のＸＣＬＫクロック信号
を発生するためにインバータ３６と４８の出力から論理
１を受信する。従って、ＸＣＬＫクロック信号とＹＣＬ
Ｋクロック信号は重複せず、実質的に５０％のマークで
逆位相に切り替わり、ＯＳＣＯＵＴの周波数で動作す
る。ＯＳＣＯＵＴ信号とＸＣＬＫ信号は、同相で動作す
る。
【００１４】図３は、ラッチ６０を有するプログラム可
能周波数分周回路３０のさらなる詳細を示す。このラッ
チ６０は、プログラム整数Ｎとデクリメント回路６２か
らの出力をそれぞれ受信する第１及び第２入力、ＩＮ１
とＩＮ２を有する。ラッチ６０の出力は、デクリメント
回路６２の入力と比較回路６４のＩＮ１入力に結合され
る。比較回路６４のＩＮ２入力は、一定の整数Ｋを受信
する。トランジスタ６６は、比較回路６４の出力でプル
アップ装置として機能する。トランジスタ６６のゲート
はアース電位を受信し、一方このトランジスタ６６のソ
ースは例えば５．０ボルトで動作する電源電位ＶDDを受
信する。比較回路６４からの出力信号は、トランジスタ
６８，７２のゲートにそれぞれ加えられたＸＣＬＫとＹ
ＣＬＫクロック信号に応答し、トランジスタ６８，イン
バータ７０，トランジスタ７２とインバータ７４を介し
てノード７６に供給される。インバータ８０はノード７
６に結合される入力とノード８２に結合される出力を有
す。ＡＮＤゲート８４は、ノード７６に結合された１つ
の入力を有し、一方その第２入力はＸＣＬＫクロック信
号を受信する。ＡＮＤゲート８６は、ノード８２に結合
された１つの入力を有し、一方その第２入力はＸＣＬＫ
クロック信号を受信する。ＡＮＤゲート８４，８６の出
力は、それぞれラッチ６０の負荷入力、ＬＤ１とＬＤ２
に結合される。ラッチ６０のＰＡＳＳ入力は、ＹＣＬＫ
クロック信号を受信する。
能周波数分周回路３０のさらなる詳細を示す。このラッ
チ６０は、プログラム整数Ｎとデクリメント回路６２か
らの出力をそれぞれ受信する第１及び第２入力、ＩＮ１
とＩＮ２を有する。ラッチ６０の出力は、デクリメント
回路６２の入力と比較回路６４のＩＮ１入力に結合され
る。比較回路６４のＩＮ２入力は、一定の整数Ｋを受信
する。トランジスタ６６は、比較回路６４の出力でプル
アップ装置として機能する。トランジスタ６６のゲート
はアース電位を受信し、一方このトランジスタ６６のソ
ースは例えば５．０ボルトで動作する電源電位ＶDDを受
信する。比較回路６４からの出力信号は、トランジスタ
６８，７２のゲートにそれぞれ加えられたＸＣＬＫとＹ
ＣＬＫクロック信号に応答し、トランジスタ６８，イン
バータ７０，トランジスタ７２とインバータ７４を介し
てノード７６に供給される。インバータ８０はノード７
６に結合される入力とノード８２に結合される出力を有
す。ＡＮＤゲート８４は、ノード７６に結合された１つ
の入力を有し、一方その第２入力はＸＣＬＫクロック信
号を受信する。ＡＮＤゲート８６は、ノード８２に結合
された１つの入力を有し、一方その第２入力はＸＣＬＫ
クロック信号を受信する。ＡＮＤゲート８４，８６の出
力は、それぞれラッチ６０の負荷入力、ＬＤ１とＬＤ２
に結合される。ラッチ６０のＰＡＳＳ入力は、ＹＣＬＫ
クロック信号を受信する。
【００１５】２００ＭＨｚで動作するＶＣＯ出力周波数
を考える。もし反転ＴＩＭＥＳＬＯＴの所望の周期が例
えば５００ｎｓであれば、プログラム可能分周回路３０
を設定し、例えば整数１００によって２００ＭＨｚのＸ
ＣＬＫとＹＣＬＫクロック信号を分周することができ
る。従って、プログラム整数Ｎは、９９（１００より１
少ない）、即ち、「１１０００１１」に等しく設定され
る。比較回路６４は、１００番目のＯＳＣＯＵＴクロッ
ク周期毎に論理１のＦＬＡＧパルスを発生する。ＦＬＡ
Ｇパルスの周期は、ＯＳＣＯＵＴの周期と同じである。
このＦＬＡＧパルスは、遅延回路（１１４〜１３８）に
よって長くされ、反転ＴＩＭＥＳＬＯＴとＸＦＥＲ Ｃ
ＬＯＣＫ信号用の所望のパルス幅（少なくとも１ＸＣＬ
Ｋクロック周期）を達成する。
を考える。もし反転ＴＩＭＥＳＬＯＴの所望の周期が例
えば５００ｎｓであれば、プログラム可能分周回路３０
を設定し、例えば整数１００によって２００ＭＨｚのＸ
ＣＬＫとＹＣＬＫクロック信号を分周することができ
る。従って、プログラム整数Ｎは、９９（１００より１
少ない）、即ち、「１１０００１１」に等しく設定され
る。比較回路６４は、１００番目のＯＳＣＯＵＴクロッ
ク周期毎に論理１のＦＬＡＧパルスを発生する。ＦＬＡ
Ｇパルスの周期は、ＯＳＣＯＵＴの周期と同じである。
このＦＬＡＧパルスは、遅延回路（１１４〜１３８）に
よって長くされ、反転ＴＩＭＥＳＬＯＴとＸＦＥＲ Ｃ
ＬＯＣＫ信号用の所望のパルス幅（少なくとも１ＸＣＬ
Ｋクロック周期）を達成する。
【００１６】ＦＬＡＧは、最初論理１であると仮定す
る。論理１のＸＣＬＫクロック信号は、トランジスタ６
８をオンし、論理１をインバータ７０に転送する。次の
論理１のＹＣＬＫクロック信号は、トランジスタ７２を
オンし、論理ゼロをインバータ７０からインバータ７４
に転送する。従って、ＦＬＡＧが論理１になった後、Ｘ
ＣＬＫクロック信号とＹＣＬＫクロック信号の１つの周
期に続いて、ノード７６は論理１になり、ノード８２は
論理ゼロになる。ラッチ６０のＬＤ１入力は、次の論理
１のＸＣＬＫクロック信号でＡＮＤゲート８４から論理
１を受信し、ＩＮ１入力からプログラム整数Ｎをロード
する。ラッチ６０は、整数「１１０００１１」を有し、
次の論理１のＹＣＬＫクロック信号の後、そのＯＵＴ出
力に同じ整数を提供する。デクリメント回路６２は、ラ
ッチ６０から「１１０００１１」を受信し、ＸＣＬＫク
ロック信号とＹＣＬＫクロック信号の各周期毎に１をデ
クリメントする。
る。論理１のＸＣＬＫクロック信号は、トランジスタ６
８をオンし、論理１をインバータ７０に転送する。次の
論理１のＹＣＬＫクロック信号は、トランジスタ７２を
オンし、論理ゼロをインバータ７０からインバータ７４
に転送する。従って、ＦＬＡＧが論理１になった後、Ｘ
ＣＬＫクロック信号とＹＣＬＫクロック信号の１つの周
期に続いて、ノード７６は論理１になり、ノード８２は
論理ゼロになる。ラッチ６０のＬＤ１入力は、次の論理
１のＸＣＬＫクロック信号でＡＮＤゲート８４から論理
１を受信し、ＩＮ１入力からプログラム整数Ｎをロード
する。ラッチ６０は、整数「１１０００１１」を有し、
次の論理１のＹＣＬＫクロック信号の後、そのＯＵＴ出
力に同じ整数を提供する。デクリメント回路６２は、ラ
ッチ６０から「１１０００１１」を受信し、ＸＣＬＫク
ロック信号とＹＣＬＫクロック信号の各周期毎に１をデ
クリメントする。
【００１７】ラッチ６０の１つの実施例を図４に示す。
ここでトランジスタ９０，９２のゲートは、ＬＤ１入
力，ＬＤ２入力をそれぞれ受信する。トランジスタ９
０，９２のソースは、共にインバータ９４の入力に結合
される。パス・トランジスタ９６は、インバータ９４の
出力とインバータ９８の入力の間に結合され、ラッチ６
０のＰＡＳＳ入力に応答して動作する。ＬＤ１入力が論
理１であると、トランジスタ９０はＩＮ１入力に加えら
れた論理状態をインバータ９４に転送する。論理１のＹ
ＣＬＫクロック信号は、トランジスタ９６が反転論理状
態をインバータ９４から転送することを可能にし、ＩＮ
１入力に加えられたのと同じ論理状態をラッチ６０のＯ
ＵＴ出力に導出する。または、ＬＤ２入力が論理１であ
ると、トランジスタ９２はＩＮ２入力に加えられた論理
状態をインバータ９４に転送する。論理１のＹＣＬＫク
ロック信号は、トランジスタ９６が反転論理状態をイン
バータ９４から転送することを可能にし、ＩＮ２入力に
加えられたのと同じ論理状態をラッチ６０のＯＵＴ出力
に導出する。ラッチ回路９０〜９８は、加えられたディ
ジタル信号の最下位ビットをラッチする。９０〜９８の
ようなラッチ回路は、加えられたディジタル信号の各ビ
ットに対して提供される。
ここでトランジスタ９０，９２のゲートは、ＬＤ１入
力，ＬＤ２入力をそれぞれ受信する。トランジスタ９
０，９２のソースは、共にインバータ９４の入力に結合
される。パス・トランジスタ９６は、インバータ９４の
出力とインバータ９８の入力の間に結合され、ラッチ６
０のＰＡＳＳ入力に応答して動作する。ＬＤ１入力が論
理１であると、トランジスタ９０はＩＮ１入力に加えら
れた論理状態をインバータ９４に転送する。論理１のＹ
ＣＬＫクロック信号は、トランジスタ９６が反転論理状
態をインバータ９４から転送することを可能にし、ＩＮ
１入力に加えられたのと同じ論理状態をラッチ６０のＯ
ＵＴ出力に導出する。または、ＬＤ２入力が論理１であ
ると、トランジスタ９２はＩＮ２入力に加えられた論理
状態をインバータ９４に転送する。論理１のＹＣＬＫク
ロック信号は、トランジスタ９６が反転論理状態をイン
バータ９４から転送することを可能にし、ＩＮ２入力に
加えられたのと同じ論理状態をラッチ６０のＯＵＴ出力
に導出する。ラッチ回路９０〜９８は、加えられたディ
ジタル信号の最下位ビットをラッチする。９０〜９８の
ようなラッチ回路は、加えられたディジタル信号の各ビ
ットに対して提供される。
【００１８】比較回路６４は、ラッチ６０からの「１１
０００１１」を整数Ｋ＝「００００００１」と比較す
る。比較回路６４の１つの実施例は、排他的ＯＲゲート
１００，トランジスタ１０２，排他的ＯＲゲート１０４
とトランジスタ１０６として図５に示す。比較回路１０
０〜１０２は、加えられたディジタル信号の最下位ＢＩ
Ｔ０を比較し、一方比較回路１０４〜１０６は、第２最
下位ＢＩＴ１を比較する。１００〜１０２のような比較
回路を比較回路６４のＩＮ１，ＩＮ２入力に加えられた
ディジタル信号の各ビットに対して提供する。この例で
は、整数Ｋ＝「００００００１」とラッチ６０からの
「１１０００１１」の最下位ビットは一致し、これによ
って排他的ＯＲゲート１００の出力は論理０になる。ト
ランジスタ１０２は、これによって禁止される。第２最
下位ビットは一致せず、排他的ＯＲゲート１０４は論理
１を発生する。トランジスタ１０６はオンし、比較回路
６４のＯＵＴ出力を論理０にする。トランジスタ１０２
と１０６のドレインは共に結合され、その結果、ラッチ
６０の出力信号と整数Ｋとの間の１つの不一致のみによ
って、論理０のＦＬＡＧを導出する。
０００１１」を整数Ｋ＝「００００００１」と比較す
る。比較回路６４の１つの実施例は、排他的ＯＲゲート
１００，トランジスタ１０２，排他的ＯＲゲート１０４
とトランジスタ１０６として図５に示す。比較回路１０
０〜１０２は、加えられたディジタル信号の最下位ＢＩ
Ｔ０を比較し、一方比較回路１０４〜１０６は、第２最
下位ＢＩＴ１を比較する。１００〜１０２のような比較
回路を比較回路６４のＩＮ１，ＩＮ２入力に加えられた
ディジタル信号の各ビットに対して提供する。この例で
は、整数Ｋ＝「００００００１」とラッチ６０からの
「１１０００１１」の最下位ビットは一致し、これによ
って排他的ＯＲゲート１００の出力は論理０になる。ト
ランジスタ１０２は、これによって禁止される。第２最
下位ビットは一致せず、排他的ＯＲゲート１０４は論理
１を発生する。トランジスタ１０６はオンし、比較回路
６４のＯＵＴ出力を論理０にする。トランジスタ１０２
と１０６のドレインは共に結合され、その結果、ラッチ
６０の出力信号と整数Ｋとの間の１つの不一致のみによ
って、論理０のＦＬＡＧを導出する。
【００１９】図３に戻って、ＸＣＬＫとＹＣＬＫクロッ
ク信号の後続の周期の間、論理０のＦＬＡＧはトランジ
スタ６８，７２及びインバータ７０，７４を通過する。
ノード７６は論理０になり、ノード８２は論理１にな
る。次の論理１のＸＣＬＫクロック信号は、ＡＮＤゲー
ト８６の出力に論理１を導出し、ラッチ６０のＩＮ２入
力を動作可能にする。ＸＣＬＫとＹＣＬＫクロック信号
の前の周期の間に、デクリメント回路６２によって１だ
けデクリメントされて「１１０００１０」になった値
「１１０００１１」は、ラッチ６０にロードされ、デク
リメント回路６２と比較回路６４に転送される。値「１
１０００１０」は、ＸＣＬＫとＹＣＬＫクロック信号の
次の周期の間に、デクリメント回路６２によって再びデ
クリメントされる。値「１１０００１０」は、整数Ｋ＝
「００００００１」と比較される。ディジタル信号はま
だ一致しないので、ＦＬＡＧは論理０のままである。ノ
ード７６，８２は、それぞれ論理０，論理１のままであ
る。ラッチ６０の値が「００００００１」迄デクリメン
トされて整数Ｋ＝「００００００１」と一致する迄、こ
のプロセスを継続し、一致した時点で比較回路６４はＯ
ＳＣＯＵＴに等しいパルス幅を有する論理１のＦＬＡＧ
パルスを導出する。
ク信号の後続の周期の間、論理０のＦＬＡＧはトランジ
スタ６８，７２及びインバータ７０，７４を通過する。
ノード７６は論理０になり、ノード８２は論理１にな
る。次の論理１のＸＣＬＫクロック信号は、ＡＮＤゲー
ト８６の出力に論理１を導出し、ラッチ６０のＩＮ２入
力を動作可能にする。ＸＣＬＫとＹＣＬＫクロック信号
の前の周期の間に、デクリメント回路６２によって１だ
けデクリメントされて「１１０００１０」になった値
「１１０００１１」は、ラッチ６０にロードされ、デク
リメント回路６２と比較回路６４に転送される。値「１
１０００１０」は、ＸＣＬＫとＹＣＬＫクロック信号の
次の周期の間に、デクリメント回路６２によって再びデ
クリメントされる。値「１１０００１０」は、整数Ｋ＝
「００００００１」と比較される。ディジタル信号はま
だ一致しないので、ＦＬＡＧは論理０のままである。ノ
ード７６，８２は、それぞれ論理０，論理１のままであ
る。ラッチ６０の値が「００００００１」迄デクリメン
トされて整数Ｋ＝「００００００１」と一致する迄、こ
のプロセスを継続し、一致した時点で比較回路６４はＯ
ＳＣＯＵＴに等しいパルス幅を有する論理１のＦＬＡＧ
パルスを導出する。
【００２０】論理１のＦＬＡＧは、ＸＣＬＫとＹＣＬＫ
クロック信号の後続の周期の間トランジスタ６８，７２
及びインバータ７０，７４を通過する。ノード７６は論
理１になり、ノード８２は論理０になる。ＦＬＡＧパル
スが論理１になった後、ノード８２の論理０はＸＣＬＫ
クロック信号の第２のハイ(high)状態の間トランジスタ
１０８を通過する。インバータ１１０はこの信号の補数
をとり、トランジスタ１１２のゲートに論理１のＳＡＭ
ＰＬＥ ＣＬＯＣＫ出力信号を導出する。トランジスタ
１１２はオンし、インバータ１１６の出力のＯＳＣＯＵ
Ｔ／Ｎ出力信号が論理１になるのに従って、インバータ
１１４の入力を論理１にする。
クロック信号の後続の周期の間トランジスタ６８，７２
及びインバータ７０，７４を通過する。ノード７６は論
理１になり、ノード８２は論理０になる。ＦＬＡＧパル
スが論理１になった後、ノード８２の論理０はＸＣＬＫ
クロック信号の第２のハイ(high)状態の間トランジスタ
１０８を通過する。インバータ１１０はこの信号の補数
をとり、トランジスタ１１２のゲートに論理１のＳＡＭ
ＰＬＥ ＣＬＯＣＫ出力信号を導出する。トランジスタ
１１２はオンし、インバータ１１６の出力のＯＳＣＯＵ
Ｔ／Ｎ出力信号が論理１になるのに従って、インバータ
１１４の入力を論理１にする。
【００２１】ノード７６の論理１によって、ラッチ６０
のＬＤ１入力はプログラム整数Ｎ＝「１１０００１１」
を再ロードすることが可能になる。新しいラッチの値
は、ノード７６が論理１になった後、ＹＣＬＫクロック
信号の次のハイ状態で比較回路６４に転送される。この
新しいラッチの値と整数Ｋを比較すると、不一致が生
じ、ＦＬＡＧ信号は論理０に戻る。ＸＣＬＫとＹＣＬＫ
クロック信号の次の周期の間ノード７６，８２は、それ
ぞれ論理０，論理１に切り替わって戻り、上述した過程
を反復する。従って、プログラム可能分周回路３０は、
ＯＳＣＯＵＴのＮ番目のサイクル毎に１度、ＯＳＣＯＵ
Ｔと同じパルス幅を有する論理１のＦＬＡＧパルスを導
出する。
のＬＤ１入力はプログラム整数Ｎ＝「１１０００１１」
を再ロードすることが可能になる。新しいラッチの値
は、ノード７６が論理１になった後、ＹＣＬＫクロック
信号の次のハイ状態で比較回路６４に転送される。この
新しいラッチの値と整数Ｋを比較すると、不一致が生
じ、ＦＬＡＧ信号は論理０に戻る。ＸＣＬＫとＹＣＬＫ
クロック信号の次の周期の間ノード７６，８２は、それ
ぞれ論理０，論理１に切り替わって戻り、上述した過程
を反復する。従って、プログラム可能分周回路３０は、
ＯＳＣＯＵＴのＮ番目のサイクル毎に１度、ＯＳＣＯＵ
Ｔと同じパルス幅を有する論理１のＦＬＡＧパルスを導
出する。
【００２２】反転ＴＩＭＥＳＬＯＴのパルス幅を広くす
るため、ノード８２が論理０になった後、ＸＣＬＫクロ
ック信号の次のハイ状態の間にトランジスタ１１８がオ
ンし、論理０状態をインバータ１２０に転送する。イン
バータ１２０は、この信号の補数をとり、ＹＣＬＫクロ
ック信号のハイ状態の間にこの信号をトランジスタ１２
２を介して転送し、インバータ１２４は再びこの信号の
補数をとる。インバータ１２４からの論理０は、ＸＣＬ
Ｋクロック信号の別のハイ状態の間にトランジスタ１２
６を介して転送される。インバータ１２８はこの信号の
補数をとり、ＹＣＬＫクロック信号の別のハイ状態の間
にこの信号をトランジスタ１３０を介して転送し、イン
バータ１３２は再びこの信号の補数をとる。ＸＣＬＫク
ロック信号の次のハイ状態によって、インバータ１３２
からの論理０がトランジスタ１３４を介して転送され、
インバータ１３６の出力に論理１を導出する。トランジ
スタ１３８はオンし、インバータ１１４の入力を論理０
にする。この段階で、ノード８２は論理１に切り替わっ
て戻り、トランジスタ１１２をオフする。ＯＳＣＯＵＴ
／Ｎ出力信号は、インバータ１１６に従って論理０にな
る。トランジスタ１１８，１２２，１２６，１３０と１
３４及びインバータ１２０，１２４，１２８，１３２と
１３６は、遅延回路として動作し、ＯＳＣＯＵＴ／Ｎ信
号の論理０の状態を長くする。この遅延は、ノード８２
とトランジスタ１３８のゲートとの間に設けたトランジ
スタ‐インバータ対を多少とも提出することによって調
整することができる。
るため、ノード８２が論理０になった後、ＸＣＬＫクロ
ック信号の次のハイ状態の間にトランジスタ１１８がオ
ンし、論理０状態をインバータ１２０に転送する。イン
バータ１２０は、この信号の補数をとり、ＹＣＬＫクロ
ック信号のハイ状態の間にこの信号をトランジスタ１２
２を介して転送し、インバータ１２４は再びこの信号の
補数をとる。インバータ１２４からの論理０は、ＸＣＬ
Ｋクロック信号の別のハイ状態の間にトランジスタ１２
６を介して転送される。インバータ１２８はこの信号の
補数をとり、ＹＣＬＫクロック信号の別のハイ状態の間
にこの信号をトランジスタ１３０を介して転送し、イン
バータ１３２は再びこの信号の補数をとる。ＸＣＬＫク
ロック信号の次のハイ状態によって、インバータ１３２
からの論理０がトランジスタ１３４を介して転送され、
インバータ１３６の出力に論理１を導出する。トランジ
スタ１３８はオンし、インバータ１１４の入力を論理０
にする。この段階で、ノード８２は論理１に切り替わっ
て戻り、トランジスタ１１２をオフする。ＯＳＣＯＵＴ
／Ｎ出力信号は、インバータ１１６に従って論理０にな
る。トランジスタ１１８，１２２，１２６，１３０と１
３４及びインバータ１２０，１２４，１２８，１３２と
１３６は、遅延回路として動作し、ＯＳＣＯＵＴ／Ｎ信
号の論理０の状態を長くする。この遅延は、ノード８２
とトランジスタ１３８のゲートとの間に設けたトランジ
スタ‐インバータ対を多少とも提出することによって調
整することができる。
【００２３】ＯＳＣＯＵＴ／Ｎ信号もまた、インバータ
１４２が信号の補数をとるＹＣＬＫクロック信号のハイ
状態の間に、トランジスタ１４０を介して転送する。ト
ランジスタ１４６は、補数をとった信号をＸＣＬＫクロ
ック信号の次のハイ状態の間にインバータ１４８に転送
する。インバータ１５０によって反転された後、インバ
ータ１４８の出力信号は、反転ＴＩＭＥＳＬＯＴ出力信
号を提供する。インバータ１４８の出力信号もまた、Ｙ
ＣＬＫクロック信号の別のハイ状態の間にトランジスタ
１５２を介して転送する。インバータ１５４はこの信号
の補数をとり、ＸＣＬＫクロック信号の別のハイ状態の
間にこの信号をトランジスタ１５６を介して転送する。
インバータ１５８は、出力にＸＦＥＲ ＣＬＯＣＫ出力
信号を導出する。トランジスタ１４０，１４６，１５２
と１５６及びインバータ１４２，１４８，１５０，１５
４と１５８は、ＯＳＣＯＵＴ／Ｎ信号の０に向かう（論
理１から論理０に向かう）遷移の中心に反転ＴＩＭＥＳ
ＬＯＴを設定するように動作し、ＸＦＥＲ ＣＬＯＣＫ
信号をＸＣＬＫとＹＣＬＫクロック信号の１周期後に導
出する。トランジスタ１４０，１４６及びインバータ１
４２，１４８と１５０は、反転ＴＩＭＥＳＬＯＴのパル
ス幅を広げるように動作する。
１４２が信号の補数をとるＹＣＬＫクロック信号のハイ
状態の間に、トランジスタ１４０を介して転送する。ト
ランジスタ１４６は、補数をとった信号をＸＣＬＫクロ
ック信号の次のハイ状態の間にインバータ１４８に転送
する。インバータ１５０によって反転された後、インバ
ータ１４８の出力信号は、反転ＴＩＭＥＳＬＯＴ出力信
号を提供する。インバータ１４８の出力信号もまた、Ｙ
ＣＬＫクロック信号の別のハイ状態の間にトランジスタ
１５２を介して転送する。インバータ１５４はこの信号
の補数をとり、ＸＣＬＫクロック信号の別のハイ状態の
間にこの信号をトランジスタ１５６を介して転送する。
インバータ１５８は、出力にＸＦＥＲ ＣＬＯＣＫ出力
信号を導出する。トランジスタ１４０，１４６，１５２
と１５６及びインバータ１４２，１４８，１５０，１５
４と１５８は、ＯＳＣＯＵＴ／Ｎ信号の０に向かう（論
理１から論理０に向かう）遷移の中心に反転ＴＩＭＥＳ
ＬＯＴを設定するように動作し、ＸＦＥＲ ＣＬＯＣＫ
信号をＸＣＬＫとＹＣＬＫクロック信号の１周期後に導
出する。トランジスタ１４０，１４６及びインバータ１
４２，１４８と１５０は、反転ＴＩＭＥＳＬＯＴのパル
ス幅を広げるように動作する。
【００２４】図１に戻って、ＲＥＦＣＬＫ信号とＯＳＣ
ＯＵＴ／Ｎ信号は、ロック検出回路１６０の第１，第２
入力に加えられる。プログラム可能分周回路３０からの
反転ＴＩＭＥＳＬＯＴ信号もまた、このロック検出回路
１６０に加えられ、反転ＴＩＭＥＳＬＯＴ信号の０に向
かう遷移の時点と、この反転ＴＩＭＥＳＬＯＴのウイン
ドの正に向かう遷移の時点で、ＲＥＦＣＬＫ信号とＯＳ
ＣＯＵＴ／Ｎ信号が論理０になると、ＤＥＴＥＣＴ信号
を発生する。反転ＴＩＭＥＳＬＯＴのウインドは、反転
ＴＩＭＥＳＬＯＴ信号のロー(low) 状態と定義する。
ＯＵＴ／Ｎ信号は、ロック検出回路１６０の第１，第２
入力に加えられる。プログラム可能分周回路３０からの
反転ＴＩＭＥＳＬＯＴ信号もまた、このロック検出回路
１６０に加えられ、反転ＴＩＭＥＳＬＯＴ信号の０に向
かう遷移の時点と、この反転ＴＩＭＥＳＬＯＴのウイン
ドの正に向かう遷移の時点で、ＲＥＦＣＬＫ信号とＯＳ
ＣＯＵＴ／Ｎ信号が論理０になると、ＤＥＴＥＣＴ信号
を発生する。反転ＴＩＭＥＳＬＯＴのウインドは、反転
ＴＩＭＥＳＬＯＴ信号のロー(low) 状態と定義する。
【００２５】ロック検出回路１６０からのＤＥＴＥＣＴ
信号は、プログラム可能分周回路３０からＳＡＭＰＬＥ
ＣＬＯＣＫとＸＦＥＲ ＣＬＯＣＫ信号が４ビットの
マスタ／スレーブ・シフト・レジスタ１６４のクロック
入力に加えられる間に、このシフト・レジスタ１６４の
データ入力に加えられる。ＸＦＥＲ ＣＬＯＣＫ信号が
データ比スレーブ部分に転送する間に、ＳＡＭＰＬＥ
ＣＬＯＣＫはこのシフト・レジスタ１６４のマスタ部分
の入力データをラッチする。全体としての効果は、隣接
するビットのロケーション(location)の間でデータをシ
フトすることである。シフト・レジスタ１６４は、各ビ
ット位置にＡＮＤゲート１６６の入力に結合されるタッ
プ点を有し、ＬＯＣＫ信号を出力１６８に提供する。Ｌ
ＯＣＫ信号をロックが外れた状態を示すロー状態に駆動
するには、シフト・レジスタ１６４にシフトする偽のＤ
ＥＴＥＣＴ信号（論理０）がただ１つあればよい。４ビ
ットのシフト・レジスタ１６４から論理０を完全にシフ
トして、ＬＯＣＫ信号の真の状態を再び確立するには、
ＤＥＴＥＣＴ信号は少なくとも４周期のＳＡＭＰＬＥ
ＣＬＯＣＫとＸＦＥＲ ＣＬＯＣＫの間真の状態（論理
１）に戻らなければならない。真のＬＯＣＫ信号を発生
するために必要な連続する真のＤＥＴＥＣＴ信号の数を
増やすためには、シフト・レジスタ１６４の幅を更に広
くする、例えば１２ビット以上にすることができること
を理解されたい。
信号は、プログラム可能分周回路３０からＳＡＭＰＬＥ
ＣＬＯＣＫとＸＦＥＲ ＣＬＯＣＫ信号が４ビットの
マスタ／スレーブ・シフト・レジスタ１６４のクロック
入力に加えられる間に、このシフト・レジスタ１６４の
データ入力に加えられる。ＸＦＥＲ ＣＬＯＣＫ信号が
データ比スレーブ部分に転送する間に、ＳＡＭＰＬＥ
ＣＬＯＣＫはこのシフト・レジスタ１６４のマスタ部分
の入力データをラッチする。全体としての効果は、隣接
するビットのロケーション(location)の間でデータをシ
フトすることである。シフト・レジスタ１６４は、各ビ
ット位置にＡＮＤゲート１６６の入力に結合されるタッ
プ点を有し、ＬＯＣＫ信号を出力１６８に提供する。Ｌ
ＯＣＫ信号をロックが外れた状態を示すロー状態に駆動
するには、シフト・レジスタ１６４にシフトする偽のＤ
ＥＴＥＣＴ信号（論理０）がただ１つあればよい。４ビ
ットのシフト・レジスタ１６４から論理０を完全にシフ
トして、ＬＯＣＫ信号の真の状態を再び確立するには、
ＤＥＴＥＣＴ信号は少なくとも４周期のＳＡＭＰＬＥ
ＣＬＯＣＫとＸＦＥＲ ＣＬＯＣＫの間真の状態（論理
１）に戻らなければならない。真のＬＯＣＫ信号を発生
するために必要な連続する真のＤＥＴＥＣＴ信号の数を
増やすためには、シフト・レジスタ１６４の幅を更に広
くする、例えば１２ビット以上にすることができること
を理解されたい。
【００２６】ロック検出回路１６０のさらなる詳細図を
図６に示し、ここでＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／
Ｎ信号はＮＡＮＤゲート１７０の第１及び第２入力に加
えられる。ＮＡＮＤゲート１７０の出力は、反転ＴＩＭ
ＥＳＬＯＴ信号を受信するために結合するゲートを有す
るトランジスタ１７２のドレインに結合される。トラン
ジスタ１７２のソースは、ゲートを有するタインバータ
１７４，１７６を介してＮＯＲゲート１７８の第１入力
に結合される。ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信
号は、ＮＯＲゲート１７８の第２及び第３入力に加えら
れる。トランジスタ１８０は、インバータ１７４〜１７
６の周囲にラッチ・フィードバック回路を提供する、イ
ンバータ１７６の出力に結合されたドレイン，インバー
タ１７４の入力に結合されたソースと正の電源電位ＶDD
を受信するように結合されたゲートを有する。ＮＯＲゲ
ート１７８の出力は、トランジスタ１８４のドレインに
結合され、一方トランジスタ１８４のゲートは、インバ
ータ１８６によって補数をとられた反転ＴＩＭＥＳＬＯ
Ｔ信号を受信する。トランジスタ１８４のソースは、イ
ンバータ１８８，１９０を介してインバータ１９４の入
力に結合される。トランジスタ１９６は、インバータ１
９０の出力に結合されたドレイン，インバータ１８８の
入力に結合されたソースと正の電源電位ＶDDを受信する
ように結合されたゲートを有する。インバータ１９４の
出力は、反転ＴＩＭＥＳＬＯＴ信号を受信するように結
合されたゲートとインバータ２０２の入力に結合された
ソースを有するトランジスタ２００のドレインに結合さ
れる。インバータ２０２の出力は、ＤＥＴＥＣＴ信号を
提供する。
図６に示し、ここでＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／
Ｎ信号はＮＡＮＤゲート１７０の第１及び第２入力に加
えられる。ＮＡＮＤゲート１７０の出力は、反転ＴＩＭ
ＥＳＬＯＴ信号を受信するために結合するゲートを有す
るトランジスタ１７２のドレインに結合される。トラン
ジスタ１７２のソースは、ゲートを有するタインバータ
１７４，１７６を介してＮＯＲゲート１７８の第１入力
に結合される。ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信
号は、ＮＯＲゲート１７８の第２及び第３入力に加えら
れる。トランジスタ１８０は、インバータ１７４〜１７
６の周囲にラッチ・フィードバック回路を提供する、イ
ンバータ１７６の出力に結合されたドレイン，インバー
タ１７４の入力に結合されたソースと正の電源電位ＶDD
を受信するように結合されたゲートを有する。ＮＯＲゲ
ート１７８の出力は、トランジスタ１８４のドレインに
結合され、一方トランジスタ１８４のゲートは、インバ
ータ１８６によって補数をとられた反転ＴＩＭＥＳＬＯ
Ｔ信号を受信する。トランジスタ１８４のソースは、イ
ンバータ１８８，１９０を介してインバータ１９４の入
力に結合される。トランジスタ１９６は、インバータ１
９０の出力に結合されたドレイン，インバータ１８８の
入力に結合されたソースと正の電源電位ＶDDを受信する
ように結合されたゲートを有する。インバータ１９４の
出力は、反転ＴＩＭＥＳＬＯＴ信号を受信するように結
合されたゲートとインバータ２０２の入力に結合された
ソースを有するトランジスタ２００のドレインに結合さ
れる。インバータ２０２の出力は、ＤＥＴＥＣＴ信号を
提供する。
【００２７】ロック検出回路１００の動作は、図７の波
形から最もよく理解されたい。図７は、位相ロックの状
態とロックが外れた状態の検出を示す。図７の時間ｔ0
の直前の通常の動作の間、ＯＳＣＯＵＴ／Ｎ信号とＲＥ
ＦＣＬＫ信号は、いずれも論理１であり、ＮＡＮＤゲー
ト１７０の出力に論理０を導出し、ＮＯＲゲート１７８
の出力に論理０を導出する。時間ｔ0 の前では、図７の
反転ＴＩＭＥＳＬＯＴ信号はハイであり、トランジスタ
１７２をオンし、論理０をＮＯＲゲート１７８の第１入
力に転送する。トランジスタ１８０は、論理０をラッチ
してインバータ１７４の入力に戻す。
形から最もよく理解されたい。図７は、位相ロックの状
態とロックが外れた状態の検出を示す。図７の時間ｔ0
の直前の通常の動作の間、ＯＳＣＯＵＴ／Ｎ信号とＲＥ
ＦＣＬＫ信号は、いずれも論理１であり、ＮＡＮＤゲー
ト１７０の出力に論理０を導出し、ＮＯＲゲート１７８
の出力に論理０を導出する。時間ｔ0 の前では、図７の
反転ＴＩＭＥＳＬＯＴ信号はハイであり、トランジスタ
１７２をオンし、論理０をＮＯＲゲート１７８の第１入
力に転送する。トランジスタ１８０は、論理０をラッチ
してインバータ１７４の入力に戻す。
【００２８】反転ＴＩＭＥＳＬＯＴ信号が論理０になる
と、インバータ１８６によってトランジスタ１７２はオ
フし、トランジスタ１８４はオンする。反転ＴＩＭＥＳ
ＬＯＴ信号の０に向かう遷移によって、ＲＥＦＣＬＫ信
号とＯＳＣＯＵＴ／Ｎ信号の論理状態を標本化する。も
しいずれも論理１であれば、ＮＡＮＤゲート１７０の出
力は論理０である。これ以外の場合には、ＮＡＮＤゲー
ト１７０の出力は、論理１である。ＲＥＦＣＬＫ信号と
ＯＳＣＯＵＴ／Ｎ信号は、図７の時間ｔ0 と時間ｔ1 と
の間にいずれも論理０に遷移し、ＮＯＲゲート１７８の
出力にトランジスタ１８４及びインバータ１８８，１９
０を介して転送される論理１を導出する。インバータ１
９４は、その出力に論理０を導出する。トランジスタ１
９６は、インバータ１８８の入力で論理１をラッチす
る。時間ｔ1 の後反転ＴＩＭＥＳＬＯＴ信号は論理１に
戻るので、トランジスタ２００は論理０をインバータ１
９４からインバータ２０２に転送し、論理１のＤＥＴＥ
ＣＴ信号を提供する。反転ＴＩＭＥＳＬＯＴ信号の正に
向かう遷移によって、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ
／Ｎ信号の論理状態を再び標本化する。もしいずれも論
理０であり、インバータ１７６の出力が論理０であれ
ば、ＮＯＲゲート１７８の出力は論理１である。これ以
外の場合には、ＮＯＲゲート１７８の出力は論理０であ
る。反転ＴＩＭＥＳＬＯＴ信号のゼロに向かう遷移の時
点にＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号が、論理
１であり、この反転ＴＩＭＥＳＬＯＴ信号の正に向かう
時点には論理０である限り、ＤＥＴＥＣＴ信号はＰＬＬ
１０のロック状態を示す論理１のままである。
と、インバータ１８６によってトランジスタ１７２はオ
フし、トランジスタ１８４はオンする。反転ＴＩＭＥＳ
ＬＯＴ信号の０に向かう遷移によって、ＲＥＦＣＬＫ信
号とＯＳＣＯＵＴ／Ｎ信号の論理状態を標本化する。も
しいずれも論理１であれば、ＮＡＮＤゲート１７０の出
力は論理０である。これ以外の場合には、ＮＡＮＤゲー
ト１７０の出力は、論理１である。ＲＥＦＣＬＫ信号と
ＯＳＣＯＵＴ／Ｎ信号は、図７の時間ｔ0 と時間ｔ1 と
の間にいずれも論理０に遷移し、ＮＯＲゲート１７８の
出力にトランジスタ１８４及びインバータ１８８，１９
０を介して転送される論理１を導出する。インバータ１
９４は、その出力に論理０を導出する。トランジスタ１
９６は、インバータ１８８の入力で論理１をラッチす
る。時間ｔ1 の後反転ＴＩＭＥＳＬＯＴ信号は論理１に
戻るので、トランジスタ２００は論理０をインバータ１
９４からインバータ２０２に転送し、論理１のＤＥＴＥ
ＣＴ信号を提供する。反転ＴＩＭＥＳＬＯＴ信号の正に
向かう遷移によって、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ
／Ｎ信号の論理状態を再び標本化する。もしいずれも論
理０であり、インバータ１７６の出力が論理０であれ
ば、ＮＯＲゲート１７８の出力は論理１である。これ以
外の場合には、ＮＯＲゲート１７８の出力は論理０であ
る。反転ＴＩＭＥＳＬＯＴ信号のゼロに向かう遷移の時
点にＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号が、論理
１であり、この反転ＴＩＭＥＳＬＯＴ信号の正に向かう
時点には論理０である限り、ＤＥＴＥＣＴ信号はＰＬＬ
１０のロック状態を示す論理１のままである。
【００２９】さて、ＰＬＬ１０はもはや位相ロック状態
でないので時間ｔ2 の後でＲＥＦＣＬＫ信号の周波数が
変化する。図７の時間ｔ3 の直前には、ＯＳＣＯＵＴ／
Ｎ信号とＲＥＦＣＬＫ信号はいずれも論理１であり、Ｎ
ＡＮＤゲート１７０の出力に論理０を導出し、ＮＯＲゲ
ート１７８の出力に論理０を導出する。時間ｔ3 前に
は、反転ＴＩＭＥＳＬＯＴ信号はハイであり、トランジ
スタ１７２をオンして論理０をＮＯＲゲート１７８の第
１入力に転送する。トランジスタ１８０は、インバータ
１７８の入力で論理０をラッチする。
でないので時間ｔ2 の後でＲＥＦＣＬＫ信号の周波数が
変化する。図７の時間ｔ3 の直前には、ＯＳＣＯＵＴ／
Ｎ信号とＲＥＦＣＬＫ信号はいずれも論理１であり、Ｎ
ＡＮＤゲート１７０の出力に論理０を導出し、ＮＯＲゲ
ート１７８の出力に論理０を導出する。時間ｔ3 前に
は、反転ＴＩＭＥＳＬＯＴ信号はハイであり、トランジ
スタ１７２をオンして論理０をＮＯＲゲート１７８の第
１入力に転送する。トランジスタ１８０は、インバータ
１７８の入力で論理０をラッチする。
【００３０】反転ＴＩＭＥＳＬＯＴ信号が論理０になる
と、インバータ１８６によってトランジスタ１７２がオ
フされ、トランジスタ１８４がオンされ、これによって
ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の論理状態を
標本化する。ＯＳＣＯＵＴ／Ｎ信号は時間ｔ3 と時間ｔ
4 との間に論理０に遷移するが、ＲＥＦＣＬＫ信号は論
理１のままである。ＮＯＲゲート１７８の論理０の出力
は、トランジスタ１８４，インバータ１８８，１９０を
介して転送される。トランジスタ１９６は、インバータ
１８８の入力で論理０をラッチする。反転ＴＩＭＥＳＬ
ＯＴ信号は時間ｔ4 の後論理１に戻るので、トランジス
タ２００は論理１をインバータ１９４からインバータ２
０２に転送し、ＰＬＬ１０の位相ロックの消失を示す論
理０のＤＥＴＥＣＴ信号を導出する。正に向かうサンプ
リングは、ＯＳＣＯＵＴ／Ｎ信号との位相が外れたＲＥ
ＦＣＬＫ信号を検出する。論理０のＤＥＴＥＣＴ信号
は、出力端子１６８のＬＯＣＫ信号を論理０の偽の状態
に駆動される次のＳＡＭＰＬＥ ＣＬＯＣＫ信号で図１
のシフト・レジスタ１６４に移る。従って、ＰＬＬ１０
のロック検出の特徴がＲＥＦＣＬＫ信号の周波数の変化
を検出し、偽のＬＯＣＫ信号を導出する。
と、インバータ１８６によってトランジスタ１７２がオ
フされ、トランジスタ１８４がオンされ、これによって
ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の論理状態を
標本化する。ＯＳＣＯＵＴ／Ｎ信号は時間ｔ3 と時間ｔ
4 との間に論理０に遷移するが、ＲＥＦＣＬＫ信号は論
理１のままである。ＮＯＲゲート１７８の論理０の出力
は、トランジスタ１８４，インバータ１８８，１９０を
介して転送される。トランジスタ１９６は、インバータ
１８８の入力で論理０をラッチする。反転ＴＩＭＥＳＬ
ＯＴ信号は時間ｔ4 の後論理１に戻るので、トランジス
タ２００は論理１をインバータ１９４からインバータ２
０２に転送し、ＰＬＬ１０の位相ロックの消失を示す論
理０のＤＥＴＥＣＴ信号を導出する。正に向かうサンプ
リングは、ＯＳＣＯＵＴ／Ｎ信号との位相が外れたＲＥ
ＦＣＬＫ信号を検出する。論理０のＤＥＴＥＣＴ信号
は、出力端子１６８のＬＯＣＫ信号を論理０の偽の状態
に駆動される次のＳＡＭＰＬＥ ＣＬＯＣＫ信号で図１
のシフト・レジスタ１６４に移る。従って、ＰＬＬ１０
のロック検出の特徴がＲＥＦＣＬＫ信号の周波数の変化
を検出し、偽のＬＯＣＫ信号を導出する。
【００３１】０に向かう反転ＴＩＭＥＳＬＯＴの標本化
の前にもしＲＥＦＣＬＫ信号が論理０に切り替わると、
同様の「位相ロックの存在しない」結果が次に生じる。
反転ＴＩＭＥＳＬＯＴ信号が論理０に切り替わると、論
理１におけるＮＡＮＤゲート１７０の出力は、インバー
タ１７６の出力でラッチする。ＮＯＲゲート１７８は、
反転ＴＩＭＥＳＬＯＴ信号の間、論理０を提供し続け、
ＤＥＴＥＣＴ信号は論理０になり、これによってロック
が外れた状態を示す。
の前にもしＲＥＦＣＬＫ信号が論理０に切り替わると、
同様の「位相ロックの存在しない」結果が次に生じる。
反転ＴＩＭＥＳＬＯＴ信号が論理０に切り替わると、論
理１におけるＮＡＮＤゲート１７０の出力は、インバー
タ１７６の出力でラッチする。ＮＯＲゲート１７８は、
反転ＴＩＭＥＳＬＯＴ信号の間、論理０を提供し続け、
ＤＥＴＥＣＴ信号は論理０になり、これによってロック
が外れた状態を示す。
【００３２】要約すると、反転ＴＩＭＥＳＬＯＴ信号が
ゼロに向かって遷移する前にＮＡＮＤゲート１７８の出
力が論理０であるので、ＲＥＦＣＬＫ信号とＯＳＣＯＵ
Ｔ／Ｎ信号はいずれも論理１でなければならない。更
に、ＰＬＬ１０の位相ロック状態を示すため反転ＴＩＭ
ＥＳＬＯＴ信号の正に向かう遷移の時間迄にＮＯＲゲー
ト１１８の出力が論理１であるので、ＲＥＦＣＬＫ信号
とＯＳＣＯＵＴ／Ｎ信号はいずれも論理０でなければな
らない。
ゼロに向かって遷移する前にＮＡＮＤゲート１７８の出
力が論理０であるので、ＲＥＦＣＬＫ信号とＯＳＣＯＵ
Ｔ／Ｎ信号はいずれも論理１でなければならない。更
に、ＰＬＬ１０の位相ロック状態を示すため反転ＴＩＭ
ＥＳＬＯＴ信号の正に向かう遷移の時間迄にＮＯＲゲー
ト１１８の出力が論理１であるので、ＲＥＦＣＬＫ信号
とＯＳＣＯＵＴ／Ｎ信号はいずれも論理０でなければな
らない。
【００３３】本発明の特定の実施例を図示して説明した
が、当業者は更に変形と改良が可能であろう。本発明は
ここに示した特定の形態に限定されるものではなく、前
記請求項は本発明の精神と範囲から乖離しない全ての変
形を包含することを意図するものであると理解された
い。
が、当業者は更に変形と改良が可能であろう。本発明は
ここに示した特定の形態に限定されるものではなく、前
記請求項は本発明の精神と範囲から乖離しない全ての変
形を包含することを意図するものであると理解された
い。
【図１】プログラム可能分周回路とロック検出回路を有
する位相ロック・ループを示すブロック図である。
する位相ロック・ループを示すブロック図である。
【図２】図１の逆位相クロック発生器を示す概略図であ
る。
る。
【図３】図１のプログラム可能分周回路を示す概略図で
ある。
ある。
【図４】図３のラッチ回路を示す概略図である。
【図５】図３の比較回路を示す概略図である。
【図６】図１のロック検出回路を示す概略図である。
【図７】位相ロックの監視を示す波形である。
【符号の説明】 １４ 位相検出器 １６ チャージ・ポンプ ２２ ループ・フィルタ ２４ 電圧制御発振器（ＶＣＯ） ２８ 逆位相クロック発生器 ３０ プログラム可能周波数分周回路 ６０ ラッチ回路 ６２ デクリメント回路 ６４ 比較回路 ６６〜８６ 遅延回路 １６０ ロック検出回路 １６４ シフト・レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラニー・エル・パーカー アメリカ合衆国アリゾナ州メサ、ウエス ト・ロス・ラゴス1264
Claims (3)
- 【請求項１】 第１，第２入力と出力を有するラッチ回
路（６０）であって、前記第１入力はプログラム整数を
受信し、前記出力はラッチ整数を導出する前記ラッチ回
路；入力と出力を有するデクリメント回路（６２）であ
って、前記入力は前記ラッチ回路の前記出力に結合さ
れ、前記出力は前記ラッチ回路の前記第２入力に結合さ
れる前記デクリメント回路；第１，第２入力と出力を有
する比較回路（６４）であって、前記第１入力は前記ラ
ッチ整数を受信し、前記第２入力は一定の整数を受信す
る前記比較回路；及び前記比較回路の前記出力に結合さ
れた入力を有し、第１，第２クロック信号に応答して動
作し、第１出力信号を提供する遅延回路（６６〜８
６）；によって構成されることを特徴とするプログラム
可能周波数分周器。 - 【請求項２】 第１，第２ディジタル入力信号の位相を
比較し、出力信号を生成し、ループ・ノードにループ・
ノード電圧を生成する第１手段（１４、１６）；前記ル
ープ・ノードに結合された入力を有し、前記ループ・ノ
ード電圧によって決まる周波数で動作する発振器の信号
を提供する電圧制御発振器（２４）；前記発振器の信号
を受信するように結合され、第１，第２クロック信号を
提供する第２手段（２８）；第１，第２データ入力、第
１，第２負荷入力と出力を有するラッチ回路（６０）で
あって、前記第１データ入力はプログラム整数を受信
し、前記出力はラッチ整数を提供し、前記第１，第２負
荷入力は前記第１，第２クロック信号を受信する前記ラ
ッチ回路；入力，第１及び第２クロック入力と出力を有
するデクリメント回路（６２）であって、前記入力は前
記ラッチ回路の前記出力に結合され、前記出力は前記ラ
ッチ回路の前記第２データ入力に結合され、前記第１，
第２クロック入力は前記第１，第２クロック信号をそれ
ぞれ受信する前記デクリメント回路；第１，第２入力と
出力を有する比較回路（６４）であって、前記第１入力
は前記ラッチ整数を受信し、前記第２入力は一定の整数
を受信する前記比較回路；及び前記比較回路の前記出力
に結合された入力を有し、前記第１，第２クロック信号
に応答して動作し、前記第１手段の前記第２入力迄低減
された周波数で動作する第２発振器信号を提供する遅延
回路（６６〜８６）；によって構成されることを特徴と
する位相ロック・ループ。 - 【請求項３】 発振器の信号の周波数を分周する方法に
おいて、前記方法は：プログラム整数をラッチしてラッ
チ整数を提供する段階；前記ラッチ整数を一定の整数と
比較し、前記ラッチ整数が前記一定の整数と一致しない
場合に、第１状態を有するフラグ信号を導出し、前記ラ
ッチ整数が前記一定の整数と一致する場合には、第２状
態を有するフラグ信号を導出する段階；前記フラグ信号
が前記第１状態を有する場合、前記ラッチ整数をデクリ
メントする段階；及び第１，第２クロック信号に応答し
て前記フラグ信号を遅延させ、前記プログラム整数によ
って決まる周波数を有する第２発振器信号を導出する段
階；によって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/047,524 US5359635A (en) | 1993-04-19 | 1993-04-19 | Programmable frequency divider in a phase lock loop |
| US047524 | 1993-04-19 |
Related Child Applications (1)
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