JPH0267656A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH0267656A JPH0267656A JP63220169A JP22016988A JPH0267656A JP H0267656 A JPH0267656 A JP H0267656A JP 63220169 A JP63220169 A JP 63220169A JP 22016988 A JP22016988 A JP 22016988A JP H0267656 A JPH0267656 A JP H0267656A
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- JP
- Japan
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- rom
- built
- contents
- circuit
- logical operation
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルチップマイクロコンピュータに関し、
特にＲＯＭを内蔵するシングルチップマイクロコンピュ
ータに関する。
特にＲＯＭを内蔵するシングルチップマイクロコンピュ
ータに関する。
一般に、ＲＯＭ内蔵のシングルチップマイクロコンピュ
ータは、例えば、ＶＴＲのモータ制御等に使われており
、その内蔵ＲＯＭには、ＶＴＲの制御用のプログラム等
が格納されており、ユーザーは製品受入時に、その内蔵
ＲＯＭの内容を外部に読み出して検査を行っている。
ータは、例えば、ＶＴＲのモータ制御等に使われており
、その内蔵ＲＯＭには、ＶＴＲの制御用のプログラム等
が格納されており、ユーザーは製品受入時に、その内蔵
ＲＯＭの内容を外部に読み出して検査を行っている。
そのため、従来のシングルチップマイクロコンピュータ
は、内蔵ＲＯＭの内容の外部への読み出し機能を有して
おり、その−例を第３図のブロック図で説明する。
は、内蔵ＲＯＭの内容の外部への読み出し機能を有して
おり、その−例を第３図のブロック図で説明する。
第３図において、中央処理装置（ＣＰＬＪ）１と、ＲＡ
Ｍ２と、入出力ボート３と、内蔵ＲＯＭ回路４と、出力
回路８で構成され、内蔵ＲＯＭ回路４は、ｎビットのＲ
ＯＭ６とトランスファーゲート７から成ることを示して
いる。
Ｍ２と、入出力ボート３と、内蔵ＲＯＭ回路４と、出力
回路８で構成され、内蔵ＲＯＭ回路４は、ｎビットのＲ
ＯＭ６とトランスファーゲート７から成ることを示して
いる。
ＩＲは内蔵ＲＯＭ外部読出しモード信号であり、Ｒは内
蔵ＲＯＭ読み出し制御信号であり、Ｄｏ〜Ｄ、は内蔵デ
ータバスであり、Ｘｏ〜ｘｎは読み出された内蔵ＲＯＭ
の出力端子である。
蔵ＲＯＭ読み出し制御信号であり、Ｄｏ〜Ｄ、は内蔵デ
ータバスであり、Ｘｏ〜ｘｎは読み出された内蔵ＲＯＭ
の出力端子である。
第３図面の簡単な説明すると、通常動作時にはＩＲは低
電位（０レベル）とし、高電位（ルベル）にした場合、
内蔵ＲＯＭ外部読み出しモードになり、内蔵ＲＯＭ読み
出し制御信号Ｒで内部データバスＤｏ〜Ｄ Ｉ＋に読み
出された内蔵ＲＯＭの内容が、出力回路８によって端子
ｘｏ〜Ｘｏに出力されるようになっていた。
電位（０レベル）とし、高電位（ルベル）にした場合、
内蔵ＲＯＭ外部読み出しモードになり、内蔵ＲＯＭ読み
出し制御信号Ｒで内部データバスＤｏ〜Ｄ Ｉ＋に読み
出された内蔵ＲＯＭの内容が、出力回路８によって端子
ｘｏ〜Ｘｏに出力されるようになっていた。
従来のシングルチップマイクロコンピュータでは、内蔵
ＲＯＭの内容がそのまま出力されてしまうため、あるユ
ーザーが開発したＲＯＭの内容を他の第三者に読み出さ
れてしまい、多くの費用をかけて開発した製品の機能の
解析や、複製等を簡単にされてしまうという問題があっ
た。
ＲＯＭの内容がそのまま出力されてしまうため、あるユ
ーザーが開発したＲＯＭの内容を他の第三者に読み出さ
れてしまい、多くの費用をかけて開発した製品の機能の
解析や、複製等を簡単にされてしまうという問題があっ
た。
本発明は上述の問題を解決することを課題とし、内蔵Ｒ
ＯＭの内容をそのまま読み出せず、多くの費用をかけて
開発した製品の機能や複製が第三者にできないシングル
チップマイクロコンピュータを提供することを目的とす
る。
ＯＭの内容をそのまま読み出せず、多くの費用をかけて
開発した製品の機能や複製が第三者にできないシングル
チップマイクロコンピュータを提供することを目的とす
る。
本発明のシングルチップマイクロコンピュータは、内蔵
ＲＯＭと該内蔵ＲＯＭの内容を論理演算して外部に出力
する内蔵ＲＯＭ外部読み出し回路を備えることを特徴と
する。
ＲＯＭと該内蔵ＲＯＭの内容を論理演算して外部に出力
する内蔵ＲＯＭ外部読み出し回路を備えることを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
第１図において、本実施例のシングルチップマイクロコ
ンピュータは、中央処理袋ｆｆ（ＣＰＵ）１と、ＲＡＭ
２と、入出力ボート３と、内蔵ＲＯＭ回路４と、内蔵Ｒ
ＯＭ外部読み出し回路５がら成り、内蔵ＲＯＭ回路４は
ｎビットのＲＯＭ６とトランスファーゲートがら成り、
内蔵ＲＯＭ外部読み出し回路５はＥＸＯＲ回路９と、出
力回路８から成ることを示している。
ンピュータは、中央処理袋ｆｆ（ＣＰＵ）１と、ＲＡＭ
２と、入出力ボート３と、内蔵ＲＯＭ回路４と、内蔵Ｒ
ＯＭ外部読み出し回路５がら成り、内蔵ＲＯＭ回路４は
ｎビットのＲＯＭ６とトランスファーゲートがら成り、
内蔵ＲＯＭ外部読み出し回路５はＥＸＯＲ回路９と、出
力回路８から成ることを示している。
ＩＲは内蔵ＲＯＭ外部読み出しモード信号であり、Ｒは
内蔵ＲＯＭ読み出し制御信号であり、Ｄｏ〜Ｄ０は内部
データバスであり、Ｙｏ〜Ｙｎは読み出され論理演算さ
れた内蔵ＲＯＭの出力端子である。
内蔵ＲＯＭ読み出し制御信号であり、Ｄｏ〜Ｄ０は内部
データバスであり、Ｙｏ〜Ｙｎは読み出され論理演算さ
れた内蔵ＲＯＭの出力端子である。
通常動作時にはＩＲは低電位（０レベル）とし、高電位
（ルベル）にした場合、内蔵ＲＯＭ外部読み出しモード
となり、内蔵ＲＯＭ読み出し制御信号Ｒで内部データバ
スＤ。〜Ｄ、に読み出された内蔵ＲＯＭの内容が、内蔵
ＲＯＭ読み出し回路５で、第１図の場合には、内部デー
タバスのビット０とビット１がＥＸＯＲ回路９で論理演
算され、出力回路８によって出力端子Ｙｏに出力される
。
（ルベル）にした場合、内蔵ＲＯＭ外部読み出しモード
となり、内蔵ＲＯＭ読み出し制御信号Ｒで内部データバ
スＤ。〜Ｄ、に読み出された内蔵ＲＯＭの内容が、内蔵
ＲＯＭ読み出し回路５で、第１図の場合には、内部デー
タバスのビット０とビット１がＥＸＯＲ回路９で論理演
算され、出力回路８によって出力端子Ｙｏに出力される
。
以下同様にして、内部データバスのビット２とビット３
が論理演算され出力端子Ｙ１に出力され、ビット。−１
とビット。が論理演算され、出力端子Ｙｐに出力されて
出力端子Ｙｏ〜Ｙｐに出力される。
が論理演算され出力端子Ｙ１に出力され、ビット。−１
とビット。が論理演算され、出力端子Ｙｐに出力されて
出力端子Ｙｏ〜Ｙｐに出力される。
前述の様に、内蔵ＲＯＭの内容が内蔵Ｒ，ＯＭ外部読み
出し回路５によって論理演算されて出力されるので、内
蔵ＲＯＭの内容が第３者にはわからなくなる。
出し回路５によって論理演算されて出力されるので、内
蔵ＲＯＭの内容が第３者にはわからなくなる。
第２図は、第１図の内蔵ＲＯＭ外部読み出し回路５をＥ
ＸＯＲ回路９と、ＡＮＤ回路ＩＯと、トランスファーゲ
ート７と、インバータ１１と、論理演算設定用ＲＯＭ１
２で構成した第２の実施例である。
ＸＯＲ回路９と、ＡＮＤ回路ＩＯと、トランスファーゲ
ート７と、インバータ１１と、論理演算設定用ＲＯＭ１
２で構成した第２の実施例である。
内蔵ＲＯＭ読み出し制御信号Ｒにより内部データバスＤ
。〜Ｄ１１に読み出された内蔵ＲＯＭが、内蔵ＲＯＭ外
部読み出し回路で論理演算設定用ＲＯＭ１２の出力が高
電位（ルベル）の場合には、ＥＸＯＲ回路９で論理演算
されて出力回路８によって出力端子’ｙ、−Ｙｐに出さ
れ、低電位（０レベル）の場合には、ＡＮＤ回路１０で
論理演算されて出力回路８によって出力端子Ｙｏ 〜Ｙ
、に出力される様になっており、論理演算設定用ＲＯＭ
１２の内容を変えることで、論理演算の回路を切り換え
ることが可能である。
。〜Ｄ１１に読み出された内蔵ＲＯＭが、内蔵ＲＯＭ外
部読み出し回路で論理演算設定用ＲＯＭ１２の出力が高
電位（ルベル）の場合には、ＥＸＯＲ回路９で論理演算
されて出力回路８によって出力端子’ｙ、−Ｙｐに出さ
れ、低電位（０レベル）の場合には、ＡＮＤ回路１０で
論理演算されて出力回路８によって出力端子Ｙｏ 〜Ｙ
、に出力される様になっており、論理演算設定用ＲＯＭ
１２の内容を変えることで、論理演算の回路を切り換え
ることが可能である。
第２の実施例のように、論理演算の回路を何種類か用意
して論理演算設定用ＲＯＭ１２の内容によって、論理演
算の回路を切換えられるようにすれば、ユーザー毎に論
理演算の回路を切り換えて設定することが可能になる。
して論理演算設定用ＲＯＭ１２の内容によって、論理演
算の回路を切換えられるようにすれば、ユーザー毎に論
理演算の回路を切り換えて設定することが可能になる。
以上説明した様に、本発明のシングルチップマイクロコ
ンピュータによれば、内蔵ＲＯＭの内容が論理演算され
て出力されるので、内蔵ＲＯＭの内容がわからなくなり
、あるユーザーが開発したＲＯＭの内容を他の第三者が
読み出して、機能の解析や、複製をすることを不可能に
する効果がある。
ンピュータによれば、内蔵ＲＯＭの内容が論理演算され
て出力されるので、内蔵ＲＯＭの内容がわからなくなり
、あるユーザーが開発したＲＯＭの内容を他の第三者が
読み出して、機能の解析や、複製をすることを不可能に
する効果がある。
第１図及び第２図は本発明の第１及び第２の実施例のブ
ロック図、第３図は従来のブロック図である。 １・・・・・・中央処理装置＜ＣＰ［Ｊ）、２・・・・
・・ＲＡＭ、３・・・・・・入出力ポート、４・・・・
・・内蔵ＲＯＭ回路、５・・・・・・内蔵ＲＯＭ外部読
み出し回路、６・・・・・・ｎヒツトのＲＯＭ、７・・
・・・・トランスファーゲート、８・・・・・・出力回
路、９・・・・・・ＥＸＯＲ回路、１０・・・・・・Ａ
ＮＤ回路、］１・・・・・・インバータ、１２ ・・・
・論理演算設定用ＲＯＭ。
ロック図、第３図は従来のブロック図である。 １・・・・・・中央処理装置＜ＣＰ［Ｊ）、２・・・・
・・ＲＡＭ、３・・・・・・入出力ポート、４・・・・
・・内蔵ＲＯＭ回路、５・・・・・・内蔵ＲＯＭ外部読
み出し回路、６・・・・・・ｎヒツトのＲＯＭ、７・・
・・・・トランスファーゲート、８・・・・・・出力回
路、９・・・・・・ＥＸＯＲ回路、１０・・・・・・Ａ
ＮＤ回路、］１・・・・・・インバータ、１２ ・・・
・論理演算設定用ＲＯＭ。
Claims (1)
- 内蔵ＲＯＭと、該内蔵ＲＯＭの内容を論理演算して外部
に出力する内蔵ＲＯＭ外部読み出し回路を備えることを
特徴とするシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220169A JPH0267656A (ja) | 1988-09-01 | 1988-09-01 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220169A JPH0267656A (ja) | 1988-09-01 | 1988-09-01 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267656A true JPH0267656A (ja) | 1990-03-07 |
Family
ID=16746968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220169A Pending JPH0267656A (ja) | 1988-09-01 | 1988-09-01 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267656A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987546A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Yonezawa Denshi Kk | ソフトウエア保護方式 |
| JPS6349954A (ja) * | 1986-08-20 | 1988-03-02 | Nec Corp | 記憶情報保護装置 |
-
1988
- 1988-09-01 JP JP63220169A patent/JPH0267656A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987546A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Yonezawa Denshi Kk | ソフトウエア保護方式 |
| JPS6349954A (ja) * | 1986-08-20 | 1988-03-02 | Nec Corp | 記憶情報保護装置 |
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