JPH0394349A - メモリのパリティチェック回路 - Google Patents
メモリのパリティチェック回路Info
- Publication number
- JPH0394349A JPH0394349A JP1232087A JP23208789A JPH0394349A JP H0394349 A JPH0394349 A JP H0394349A JP 1232087 A JP1232087 A JP 1232087A JP 23208789 A JP23208789 A JP 23208789A JP H0394349 A JPH0394349 A JP H0394349A
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- 230000003068 static effect Effects 0.000 claims abstract description 10
- 230000002779 inactivation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、メモリのパリティチェック回路に関する。
Ｂ．発明の概要
本発明は、メモリへのデータ書き込み・読み出しにパリ
テイチェックを行う回路において、パリティチェツク用
メモリに８ビットスタティックＲＡＭを使用し、パリテ
ィ演算結果をゲートを介してパリティ用メモリに与え、
パリティ用メモリのパリティ読み出しをＣＰＵのリード
信号からセレクト信号のインアクティブまでの期間とす
ることにより、 ８ビットスタティックＲＡＭを使用しながら確実．容易
なパリティチェックができるようにしたものである。
テイチェックを行う回路において、パリティチェツク用
メモリに８ビットスタティックＲＡＭを使用し、パリテ
ィ演算結果をゲートを介してパリティ用メモリに与え、
パリティ用メモリのパリティ読み出しをＣＰＵのリード
信号からセレクト信号のインアクティブまでの期間とす
ることにより、 ８ビットスタティックＲＡＭを使用しながら確実．容易
なパリティチェックができるようにしたものである。
Ｃ．従来の技術
メモリに書き込んだデータのチェック手段とされるパリ
ティチェック回路は、メモリに書き込んだデータを読み
返すときに書き込んだときと同一になるか否かをチェッ
クするために、データにパリティビブトを付加したチェ
ックを行う。
ティチェック回路は、メモリに書き込んだデータを読み
返すときに書き込んだときと同一になるか否かをチェッ
クするために、データにパリティビブトを付加したチェ
ックを行う。
第３図は従来のＩくリティチェック回路図を示す。
ＣＰＵからメモリへのデータ書き込みには該ＣＰＵから
アドレスとデータを出力する。この書き込み時に該デー
タはメモリに人力されると同時にパリティ演算郎ｌにも
入力される。また、アドレスはメモリに与えられると共
にパリティ用メモリ２にも人力される。これら書き込み
動作はライト信号とセレクト信号で決定される。
アドレスとデータを出力する。この書き込み時に該デー
タはメモリに人力されると同時にパリティ演算郎ｌにも
入力される。また、アドレスはメモリに与えられると共
にパリティ用メモリ２にも人力される。これら書き込み
動作はライト信号とセレクト信号で決定される。
パリティ演算部ｌは、入力されたデータの各ビットのう
ち、“ｌ”のビット数が偶数ならば出力ＯＵＴに“Ｏ”
を出力し、奇数ならば“ｌ”を出力する。この１ビット
出力はアドレス別にパリティ用メモリ２に格納される。
ち、“ｌ”のビット数が偶数ならば出力ＯＵＴに“Ｏ”
を出力し、奇数ならば“ｌ”を出力する。この１ビット
出力はアドレス別にパリティ用メモリ２に格納される。
次に、メモリに対するデータ読み出し動作のとき、ＣＰ
Ｕがアドレスを出力し、そのアドレスになるメモリから
のデータ読み出しと同時にパリテイ用メモリ２からも書
き込み時のパリティ（１ビット）を出力する。このパリ
ティはパリテイ演算部ｌにメモリからの読み出しデータ
と．共に与えられ、各ビットのうち“Ｉ”になるビット
の数が偶数ならば出力（ＯＵＴ）に“０”を出力し、奇
数ならば“ｌ”を出力する。この結果、通常時には書き
込みデータと読み出しデータの“ｌ”になるビット数が
一致すれば演算部ｌの出力（ＯＵＴ）は“Ｉ”になるし
、異なっていればパリテイエラーの“０１になる。
Ｕがアドレスを出力し、そのアドレスになるメモリから
のデータ読み出しと同時にパリテイ用メモリ２からも書
き込み時のパリティ（１ビット）を出力する。このパリ
ティはパリテイ演算部ｌにメモリからの読み出しデータ
と．共に与えられ、各ビットのうち“Ｉ”になるビット
の数が偶数ならば出力（ＯＵＴ）に“０”を出力し、奇
数ならば“ｌ”を出力する。この結果、通常時には書き
込みデータと読み出しデータの“ｌ”になるビット数が
一致すれば演算部ｌの出力（ＯＵＴ）は“Ｉ”になるし
、異なっていればパリテイエラーの“０１になる。
このパリティ演算部ｌの出力はＣＰＵのリード信号でフ
リップフロップ３にラッチされる。このラッチデータが
パリティエラーになる“０”のとき、フリップフロップ
３の出力（Ｑ）が“１”になり、そのときのアドレスを
パリティエラーアドレスラッチ部４にラッチし、該ラッ
チデータがパリティエラーアドレスとして出力される。
リップフロップ３にラッチされる。このラッチデータが
パリティエラーになる“０”のとき、フリップフロップ
３の出力（Ｑ）が“１”になり、そのときのアドレスを
パリティエラーアドレスラッチ部４にラッチし、該ラッ
チデータがパリティエラーアドレスとして出力される。
Ｄ．発明が解決しようとする課題
従来のパリティチェック回路において、パリティ用メモ
リ２はデータ幅ｉビットのスタティックＲＡＭ （ＳＲ
ＡＭ）が用いられるが、このＲＡＭは特殊な回路素子に
なって製品的には信頼性に劣るものであった。
リ２はデータ幅ｉビットのスタティックＲＡＭ （ＳＲ
ＡＭ）が用いられるが、このＲＡＭは特殊な回路素子に
なって製品的には信頼性に劣るものであった。
そこで、パリティ用メモリ２として、一般的なデータ幅
８ビットのスタティックＲＡＭに置き換えると以下の問
題が生じる。
８ビットのスタティックＲＡＭに置き換えると以下の問
題が生じる。
（１）１ビットのＳＲＡＭにはデータラインに人力と出
力に単方向で２本確保されるが、８ビットのＳＲＡＭで
は両方向で１本しか確保されないため、データ人力時と
出力時ではゲート制御を必要とする。
力に単方向で２本確保されるが、８ビットのＳＲＡＭで
は両方向で１本しか確保されないため、データ人力時と
出力時ではゲート制御を必要とする。
（２）１ビットのＳＲＡＭはリード信号が終了してもセ
レクト信号（ＣＳ）が終了するまでデータ出力が継続し
ており、バリテイ演算出力をリード信号でフリップフロ
ップ３にラブチすることができるが、８ビットのＳＲＡ
Ｍではリード信号が終了するとデータも終わってしまう
ためパリテイ演算結果のラッチができない。
レクト信号（ＣＳ）が終了するまでデータ出力が継続し
ており、バリテイ演算出力をリード信号でフリップフロ
ップ３にラブチすることができるが、８ビットのＳＲＡ
Ｍではリード信号が終了するとデータも終わってしまう
ためパリテイ演算結果のラッチができない。
本発明の目的は、８ビットのＳＲＡＭを使用しながら確
実．容易なパリティチェックになるパリティチェック回
路を提供することにある。
実．容易なパリティチェックになるパリティチェック回
路を提供することにある。
Ｅ．課題を解決するための手段と作用
本発明は、上記目的を達成するため、メモリへのデータ
書き込みにパリティビットを付加した書き込みを行い、
該データ書き込み時にパリテイ演算部の演算結果を８ビ
ットのスタティックＲＡＭにしたパリティ用メモリの１
ビットに記憶し、メモリからのデータ読み出し時に前記
パリティ用メモリのパリティと読み出しデータに対する
パリティ演算部の演算結果からパリティエラーを判定す
るメモリのパリティチェック回路において、ＣＰＵから
のライト信号でゲートを開き前記パリティ演算部の演算
結果を前記パリティ用メモリの１ビットの入出力端子に
与えるトライステートゲート部と、ＣＰＵからのリード
信号でセットされ前記パリティ用メモリのセレクト信号
でリセットされ該セットの期間だけ該パリティ用メモリ
にリード信号を与えるフリップフロップとを備え、両方
向のデータラインを持つ８ビットスタティックＲＡＭの
出力とパリティ演算部の出力との衝突をゲート部で回避
し、フリップフロップをＣＰＵからのリード信号でセッ
トしセレクト信号でリセットすることでリード信号ＲＤ
を延長してパリティ用メモリの読み出しパリティのデー
タ延長を行う。
書き込みにパリティビットを付加した書き込みを行い、
該データ書き込み時にパリテイ演算部の演算結果を８ビ
ットのスタティックＲＡＭにしたパリティ用メモリの１
ビットに記憶し、メモリからのデータ読み出し時に前記
パリティ用メモリのパリティと読み出しデータに対する
パリティ演算部の演算結果からパリティエラーを判定す
るメモリのパリティチェック回路において、ＣＰＵから
のライト信号でゲートを開き前記パリティ演算部の演算
結果を前記パリティ用メモリの１ビットの入出力端子に
与えるトライステートゲート部と、ＣＰＵからのリード
信号でセットされ前記パリティ用メモリのセレクト信号
でリセットされ該セットの期間だけ該パリティ用メモリ
にリード信号を与えるフリップフロップとを備え、両方
向のデータラインを持つ８ビットスタティックＲＡＭの
出力とパリティ演算部の出力との衝突をゲート部で回避
し、フリップフロップをＣＰＵからのリード信号でセッ
トしセレクト信号でリセットすることでリード信号ＲＤ
を延長してパリティ用メモリの読み出しパリティのデー
タ延長を行う。
Ｆ．実施例
第１図は本発明の一実施例を示す回路図である。
同図が第３図と異なる部分は、パリティ用メモリ２に一
般的な８ビットのＳＲＡＭを使用し、この第１ビット目
のデータ入出力端子ＤＯにはパリティ演算部１からの出
力をトライステートゲート部５を通して与え、該ゲート
部５はＣＰＵがライト信号を出力したときのみゲートを
開き、ＣＰＵがリード信号を出力しているときにはゲー
トを閉じてパリティ用メモリ２からのデータ出力（Ｄｏ
）をパリティ演算部ｌの出力とは衝突することなく該演
算部ｌのチェック入力とする。
般的な８ビットのＳＲＡＭを使用し、この第１ビット目
のデータ入出力端子ＤＯにはパリティ演算部１からの出
力をトライステートゲート部５を通して与え、該ゲート
部５はＣＰＵがライト信号を出力したときのみゲートを
開き、ＣＰＵがリード信号を出力しているときにはゲー
トを閉じてパリティ用メモリ２からのデータ出力（Ｄｏ
）をパリティ演算部ｌの出力とは衝突することなく該演
算部ｌのチェック入力とする。
また、パリティ用メモリ２のリード入力端子Ｒｏにはフ
リップフロップ６のセット出力として与え、該フリップ
フロップ６はＣＰＵのリード信号タイミングでセットさ
れ、ＣＰＵのセレクト信号でリセットを行うようにして
いる。
リップフロップ６のセット出力として与え、該フリップ
フロップ６はＣＰＵのリード信号タイミングでセットさ
れ、ＣＰＵのセレクト信号でリセットを行うようにして
いる。
このような構成において、ゲート部５は、前述の（１）
の問題を解消するもので、フリップフロップ６は前述の
（２）の問題を解消する。これら事項について以下に詳
細に説明する。
の問題を解消するもので、フリップフロップ６は前述の
（２）の問題を解消する。これら事項について以下に詳
細に説明する。
ゲート部５は、ＣＰＵがメモリにデータを書き込むとき
のライト信号でゲートを開け、パリティ演算部ｌでの演
算結果をパリテイ用メモリ２に与え、パリティ用メモリ
２はライト信号で入出力端子Ｄｏを入力端子にしてゲー
ト部５からのデータをアドレス指定された８ビット幅の
第１１ビットに書き込む。そして、パリティ用メモリ２
はＣＰＵがリード信号を出力しているときのフリップフ
ロップ６のセット出力によってデータ人出力端子Ｄｏか
ら当該アドレスの１ビットデータを読み出し、このデー
タはゲート郎５が出力部をハイインピーダンスにしてパ
リティ演算部Ｉの出力との衝突を起こすことなくパリテ
ィ演算ｆｉｌに与え、パリティ演算部ｌの演算結果をフ
リップフロップ３に与えることができる。従って、８ビ
ットのＳＲＡＭにするパリティ用メモリ２には１つのゲ
ート素子になるゲート部５を設けることで済む。
のライト信号でゲートを開け、パリティ演算部ｌでの演
算結果をパリテイ用メモリ２に与え、パリティ用メモリ
２はライト信号で入出力端子Ｄｏを入力端子にしてゲー
ト部５からのデータをアドレス指定された８ビット幅の
第１１ビットに書き込む。そして、パリティ用メモリ２
はＣＰＵがリード信号を出力しているときのフリップフ
ロップ６のセット出力によってデータ人出力端子Ｄｏか
ら当該アドレスの１ビットデータを読み出し、このデー
タはゲート郎５が出力部をハイインピーダンスにしてパ
リティ演算部Ｉの出力との衝突を起こすことなくパリテ
ィ演算ｆｉｌに与え、パリティ演算部ｌの演算結果をフ
リップフロップ３に与えることができる。従って、８ビ
ットのＳＲＡＭにするパリティ用メモリ２には１つのゲ
ート素子になるゲート部５を設けることで済む。
次に、パリティ用メモリ２はリード信号がフリップフロ
ップ６のセット信号として与えられ、このためＣＰＵが
リード信号が終了するも該フリップフロツプ６によって
ＣＰＵのセレクト信号がインアクティブになるまで継続
する。この様子は第２図のタイムヂャートを参照して説
明する。
ップ６のセット信号として与えられ、このためＣＰＵが
リード信号が終了するも該フリップフロツプ６によって
ＣＰＵのセレクト信号がインアクティブになるまで継続
する。この様子は第２図のタイムヂャートを参照して説
明する。
Ｃ Ｐ Ｕのアドレスとセレクト信号はほぼ一致し、こ
れに対して（ａ）には従来の１ビットＳＲＡＭによるデ
ータ出力タイミングを示し、（ｂ）には８ビットＳｒ｛
ＡＭによる従来のタイミングを示し、（ｃ）には本実施
例でのタイミングを示す。同図中、（ａ）ではデータは
ＣＰＵからのセレクト信号がインアクティブになるまで
確定しているのでリード信号の立ち上がりでフリップフ
ロップ３にパリティ演算結果をラブチすることができる
。
れに対して（ａ）には従来の１ビットＳＲＡＭによるデ
ータ出力タイミングを示し、（ｂ）には８ビットＳｒ｛
ＡＭによる従来のタイミングを示し、（ｃ）には本実施
例でのタイミングを示す。同図中、（ａ）ではデータは
ＣＰＵからのセレクト信号がインアクティブになるまで
確定しているのでリード信号の立ち上がりでフリップフ
ロップ３にパリティ演算結果をラブチすることができる
。
同図中、（ｂ）に示すように、従来回路のまま８ビット
ＳＲＡＭを使用する場合には、データはリード信号ＲＤ
がアクティブの期間しか確定しないため、リード信号が
αも上がったときにデータが不足となり、パリティ演算
結果を正しくラッヂできない。
ＳＲＡＭを使用する場合には、データはリード信号ＲＤ
がアクティブの期間しか確定しないため、リード信号が
αも上がったときにデータが不足となり、パリティ演算
結果を正しくラッヂできない。
そこで、同図中、（ｃ）に示すように、ＣＰＵからのリ
ード信号をフリップフロップ６でセットし、この出力を
リード信号ＲＤとすることにより、セレクト信号の立ち
上がりまで保持されたリード信号ＲＤとなって該信号の
アクティブ期間だけデータも確定し、パリティ演算結果
を正しくラッチすることができる。
ード信号をフリップフロップ６でセットし、この出力を
リード信号ＲＤとすることにより、セレクト信号の立ち
上がりまで保持されたリード信号ＲＤとなって該信号の
アクティブ期間だけデータも確定し、パリティ演算結果
を正しくラッチすることができる。
Ｇ．発明の効果
以上のとおり、本発明によれば、パリティ演算部とパリ
ティ用メモリとはライト信号によってゲートを開くゲー
ト部を介してパリティの人出力を行い、パリティ用メモ
リのパリティ読み出しにはＣＰＵのリード信号からセレ
クト信号までのセット期１ｊｔｌを持つフリップフロブ
プから与えるようにしたため、人出力両方向のデータラ
インを持つ８ビットスタティックＲＡＭをパリティ用メ
モリにしてパリテイ演算部の出力との衝突を１ビットの
ゲート部で回避でき、しかしパリティ演算出力のラッチ
も確実にする効果がある。
ティ用メモリとはライト信号によってゲートを開くゲー
ト部を介してパリティの人出力を行い、パリティ用メモ
リのパリティ読み出しにはＣＰＵのリード信号からセレ
クト信号までのセット期１ｊｔｌを持つフリップフロブ
プから与えるようにしたため、人出力両方向のデータラ
インを持つ８ビットスタティックＲＡＭをパリティ用メ
モリにしてパリテイ演算部の出力との衝突を１ビットの
ゲート部で回避でき、しかしパリティ演算出力のラッチ
も確実にする効果がある。
第１図は本発明の一実施例を示すパリティチェック回路
図、第２図は実施例の動作を説明４−るためのタイムチ
ャート、第３図は従来のパリティヂエック回路図である
。 ！・・・パリティ演算部、２・・・パリティ用メモリ、
３・・・フリップフロツプ、４・・・パリティエラーア
ドレスラッチ部、５・・・トライステートゲート部、６
・・・フリップフロップ。
図、第２図は実施例の動作を説明４−るためのタイムチ
ャート、第３図は従来のパリティヂエック回路図である
。 ！・・・パリティ演算部、２・・・パリティ用メモリ、
３・・・フリップフロツプ、４・・・パリティエラーア
ドレスラッチ部、５・・・トライステートゲート部、６
・・・フリップフロップ。
Claims (1)
- （１）メモリへのデータ書き込みにパリテイビットを付
加した書き込みを行い、該データ書き込み時にパリテイ
演算部の演算結果を８ビットのスタティックＲＡＭにし
たパリテイ用メモリの１ビットに記憶し、メモリからの
データ読み出し時に前記パリテイ用メモリのパリテイと
読み出しデータに対するパリテイ演算部の演算結果から
パリテイエラーを判定するメモリのパリテイチェック回
路において、ＣＰＵからのライト信号でゲートを開き前
記パリテイ演算部の演算結果を前記パリテイ用メモリの
１ビットの入出力端子に与えるトライステートゲート部
と、ＣＰＵからのリード信号でセットされ前記パリテイ
用メモリのセレクト信号でリセットされ該セットの期間
だけ該パリテイ用メモリにリード信号を与えるフリップ
フロップとを備えたことを特徴とするメモリのパリテイ
チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232087A JPH0394349A (ja) | 1989-09-07 | 1989-09-07 | メモリのパリティチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232087A JPH0394349A (ja) | 1989-09-07 | 1989-09-07 | メモリのパリティチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0394349A true JPH0394349A (ja) | 1991-04-19 |
Family
ID=16933797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232087A Pending JPH0394349A (ja) | 1989-09-07 | 1989-09-07 | メモリのパリティチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0394349A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214040A (ja) * | 1985-03-20 | 1986-09-22 | Fujitsu Ltd | メモリのパリテイ回路 |
| JPS6262360B2 (ja) * | 1980-04-30 | 1987-12-25 | Matsushita Electric Ind Co Ltd |
-
1989
- 1989-09-07 JP JP1232087A patent/JPH0394349A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262360B2 (ja) * | 1980-04-30 | 1987-12-25 | Matsushita Electric Ind Co Ltd | |
| JPS61214040A (ja) * | 1985-03-20 | 1986-09-22 | Fujitsu Ltd | メモリのパリテイ回路 |
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