JPH01112343A

JPH01112343A - 情報処理装置

Info

Publication number: JPH01112343A
Application number: JP62269778A
Authority: JP
Inventors: Yutaka Sekiguchi; 裕関口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-26
Filing date: 1987-10-26
Publication date: 1989-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明はデータを処理する情報処理装置に係り、特に
デバッグ処理等に用いられるメモリ回路に関するもので
ある。

（従来の技術〕ストアード・プログラム方式の情報処］ｊ［！装置では
、その内部動作の解析においてプログラムの動きを詳細
に知る必要が生じることがめる。

例えば、デバッグ処理などを行なうときにプログラムの
動きを詳細に知る必要が生じる。−数的に汎用のマイク
ロ・プロセッサにおいては、上記目的を達成するために
高価ではあるが市販されているプログラム解析用ＦＪ器
を用いることができる。

しかし、このような機器でも目的が達けられない場合に
は従来技術の応用として第３図に示すようなメーＥり回
路を含む情報処理装置が実現される。

第３図において、１はデータ処理を行なうための演算や
制御を行なうマイクロ・プロセッサ、２はマイクロ・プ
ロセッサ１のアドレス・バス（Ａｄｄｒｅｓｓ　　Ｂｕ
ｓ）、３は同じくマイクロ・プロセッサ１のデータ・バ
ス（Ｄａｔａ　　Ｂｕｓ）４はマイクロ・プロセッサ−
１が処理に必要とするプログラムを記゛ｌした第１のメ
モリとしてのプロダラム・メモリ、３５はプログラム・
メモリ４がアクセスされる毎にインクリメントされるカ
ウンタ、３６はカウンタ３５の出力ラインである。

３７は読み占ぎ可能な第２のメモリとしてのトレース・
メモリでおり、そのアドレス入力端子（ＡｄｄｒｅｓＳ
）は出力ライン３６に接続され、そのデータ入力端子（
Ｄｉｎ）はアドレス・バス２に接続さ゛れる。３８はプ
ログラム・メモリ４のチップ・セレクト信号（ライン３
１を流れる信号）を生成するデコーダ、３つはトレース
・メモリ３７の内容を読取るための読取り回路である。

次に動作について説明する。マイクロ・プロセッサ１が
プログラム・メモリ４の情報を必要としたとき、その必
要とする情報を格納しているアドレスに対応するアドレ
ス情報をアドレス・バス２に発行する。アドレス・バス
２はプログラム・メモリ４のアドレス入力端子とトレー
ス・メモリ３７のデータ入力端子とに接続されているた
め、ブ［１グラム・メ−Ｅす４へのライン３１のチップ
・セレクト信号と同時にトレース・メモリ３７にはカウ
ンタ３５が示すアドレスに−そのときのアドレス・バス
２の内容が書き込まれる。また、この後、カウンタ３５
はインクリメントされ、次のアドレスを指す。

マイクロ・プロセラｔす１がプログラム・メモリ４を次
々とアクセスすると、上述した動作により、トレース・
メモリ３７にはプログラム・メモリ４がアクセスされた
アドレス情報が順番に書き込まれる。この後、ある状態
でマイクロ・プロセッサ１の動作を止めたとき、読取り
回路３９でトレース・メモリ３７の内容を読取ることに
よりプログラム・メモリ４の最新のアドレス情報を知る
ことができる。このように、トレース・メモリ３７はプ
ログラム・メモリ４の情報に対するトレース機能を有す
る。

〔発明が解決しようとする問題点〕

ところで、上３．ｉＬ、たような従来の情報処理装置で
はトレース・メー［す３７のデータ入力端子に与えられ
る情報としてアドレス・バス２からのアドレス情報を用
いるため、このアドレス情報を示すワードにあけるワー
ド当りのビット長が長くなるという問題点があり、また
最近はメモリの大容量化のため、このような傾向は顕著
である。また、従来の情報処理装置において、トレース
・メモリ３７のアドレス入力端子に与えられる情報はカ
ウンタ３５の出力を用いるため、トレース・メモリ３７
の読み出し時には、読み出したいアドレスを示すアドレ
ス情報の切り換えを行なう必要があり、したがってトレ
ース・メモリ３７の読出し回路が複雑化するという問題
点がある。

この発明は上記のような問題点を解消するためになされ
たもので、第２のメモリとしての１〜レース・メモリに
記′践される情報のワード当りのビット長をでさるだけ
小ざくするとともに、トレース・メモリの読出し回路を
簡単化することができる情報処理装置を提供することを
目的とする。

〔問題点を解決するための手段〕

この発明に係る情報処理装置は第２のメモリ（トレース
・メモリ７）のアドレス入力端子を第１のメモリ（プロ
グラム・メモリ４）のアドレス入力端子に接続されたア
ドレス・バス２に接続し、第１のメモリ（プログラム・
メモリ４）がアクセスされる毎にインクリメントされる
カウンタ５を設け、このカウンタ５の出力を第１のメモ
リ（プログラム・メモリ４）がアクヒスされる毎に第２
のメモリ（トレース・メモリ＠７）に書き込むことを特
徴とするものでおる。

〔作用〕

カウンタ５は第１のメモリ（プ［１グラム・メモリ４）
がアクセスされる毎にインクリメントされ、第２のメモ
リ（トレース・メーＥり会７）は第１のメモリ（プログ
ラム・メモリ４）がアクごスされたときのカウンタ５の
出力を順次書き込む。したがって、第２のメモリ（トレ
ース・メモリ３７）には第１のメモリ（プログラム・メ
モリ４）がアクセスされたアクセス順序番号が記憶され
る。

（発明の実施例〕以下この発明の一実施例を図面に基づいて説明する。第
１図はこの実施例の情報処理装置の構成を示すブロック
図である。

第１図において、第３図に示す構成要素に対応するもの
には同一の参照符を付し、その説明を省略する。第１図
において、５はプログラム・メモリ４がアクヒスされる
毎にインクリメントされるカウンタ、６はカウンタ５の
出力ラインである。７は読み書き可能な第２のメモリと
してのトレース・メ−しりであり、そのアドレス入力端
子は第１のメモリとしてのプログラム・メモリ４のアド
レス入力端子に接続されたアドレス・バス２に接続され
、また、そのデータ入力端子はカウンタ５の出力ライン
６に接続されている。８はプログラム・メモリ４へのチ
ップ・セレクト（Ｃ８）信号を生成するデコーダ、９は
ＯＲゲート、１０はトレース・メ′しり７の出力ライン
、１１はプログラム・メモリ４へのチップ・セレクト信
号が流れるライン、１２はトレース・メモリ７の内容を
読み出ブためのデツプ・セレクト信号が流れるラインで
ある。

次に動作について説明する。マイクロ・プロセッサ１が
プログラム・メモリ４の情報を必要としたとぎ、その必
要とする情報を格納しているアドレスに対応するアドレ
ス情報をアドレス・バス２に発行する。アドレス・バス
２はプログラム・メモリ４とトレース・メモリ７との各
アドレス入力端子に接続されているため、マイクロ・ゾ
Ｃ１ｔツリ１が必要とするプログラム・メ土り４のアド
レスと１対１に対応するトレース・メモリ７のアドレス
ら同時に選択される。ここでプログラム・メモリ４に対
しデコーダ８からライン１１を介しチップ・セレクト信
号が発行されると、トレース・メモリ７にはその時、カ
ウンタ５が保持している情報がライン６を介して与えら
れ、記・巴される。

また、この１変、カウンタ５はインクリメン！〜され、
次の情報を保持する。

マイクロ・プロセッサ１がプログラム・メモリ４内の異
なるアドレスを次々と７クレスすると、上述した動作に
より、トレース・メモリ７にはプログラム・メモリ４の
アドレスと対応するアドレスにアクセス順序番号が記憶
される。この後、マイクロ・プロレッサ１は、ある状態
でライン１２およびＯＲゲート９を介してトレース・メ
モリ７に与えられるチップ・セレクト信号を有意に設定
し、トレース・メーしり７の内容を読み取れば、第２図
に示すようにプログラム・メモリ４と対応したアドレス
にプログラム・メモリ４の最新のアクセス順序を読み取
ることができる。

なお、トレース・メモリ７に記憶される情報のワード当
りのビット長は３ビット位から実用になり、ビット長を
増せば、装置の内部動作の解析精度が上がる。また、上
記実施例では、従来の第３図に示覆回路では不可能であ
った全メモリ範囲のアクセス情報も簡単に知ることがで
きる。

なお、上記実施例ではマイクロ・プロレッサの動作に必
要とするプログラムを記憶したプログラム・メモリに関
プるアクセス情報を読み取る動作について説明したが、
このようなプログラム・メー［りに限らずアドレス入力
端子を持つメモリ回路ならば全て適用できる。

（発明の効果〕以上のように本発明【こよれば、第１のメモリがアクセ
スされる毎にインクリメントされるカウンタを設け、こ
のカウンタの出力を第１のメーしりかアクセスされる毎
に第２のメモリに占ぎ込むＪ：うに構成したので、第２
のメモリのアドレスが第１のメモリのアドレスと１対１
に対応し、第１のメモリのアドレスに対するアクセス順
序番号が第２のメーＥりに記憶され、したがって第２の
メモリとしてのトレース・メモリに記憶される情報のワ
ード当りのビット長が小さくなり、これによりメモリの
大容量化を抑えることかでき、また、トレース・メモリ
の読出し回路も簡単な構成で実現できるという効果か得
られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図、第２図はこの実施例におけるプログ
ラム・メモリとトレース・メモリとのアドレス対応を示
づ図、第３図は従来の情報処理装置の構成を示すブロッ
ク図で゛ある。２・・・・・・アドレス・バス、４・・・・・・１０グ
ラム・メモリ（第１のメモリ）、５・・・・・・カウン
タ、７・・・・・・トレース・メモリ（第２のメモリ）
。代理人　大岩増雄　（はが２名）８１図第３図

Claims

【特許請求の範囲】

プログラムを記憶した第１のメモリと、この第１のメモ
リのメモリ空間と同一のアドレス空間を持ち、上記プロ
グラムの動きを知るために上記第１のメモリがアクセス
されたアドレス情報を記憶する第２のメモリとを備えた
情報処理装置において、上記第２のメモリのアドレス入
力端子を上記第１のメモリのアドレス入力端子に接続さ
れたアドレス・バスに接続し、上記第１のメモリがアク
セスされる毎にインクリメントされるカウンタを設け、
このカウンタの出力を上記第１のメモリがアクセスされ
る毎に上記第２のメモリに書き込むことを特徴とする情
報処理装置。