JP3011980B2 - 検査系列生成方法 - Google Patents
検査系列生成方法Info
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- JP3011980B2 JP3011980B2 JP2238593A JP23859390A JP3011980B2 JP 3011980 B2 JP3011980 B2 JP 3011980B2 JP 2238593 A JP2238593 A JP 2238593A JP 23859390 A JP23859390 A JP 23859390A JP 3011980 B2 JP3011980 B2 JP 3011980B2
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- Japan
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル回路の検査系列生成方法に関
するものである。
するものである。
プレンティスホール，イングルウッド クリフ，ニュ
ー ジャージ（PRINTICE−HALL,Englewood Cliff,New J
ersey）発行の「フォールト トレラント コンピュー
ティング セオリ アンド テクニックス ボリューム
Ｉ（FAULT TOLERANT COMPUTING Theory and techniqu
es Volume I）」のChapterlの1.4.2『スタック アット
フォールト テスティング（Stuck at Fault Testin
g）』や、1989年のインターナショナルテストコンファ
レンスの資料〔M.H.Schulz and E.Auth,“ESSENTIAL:
An Effective Self−Learning Test Pattern Generatio
n Algorithm for Sequential Circuits."Proc.Int.Test
Conf.,pp.28−37,Aug.1989〕等に記載されている従来
の検査系列生成方法について図面を参照しながら説明す
る。
ー ジャージ（PRINTICE−HALL,Englewood Cliff,New J
ersey）発行の「フォールト トレラント コンピュー
ティング セオリ アンド テクニックス ボリューム
Ｉ（FAULT TOLERANT COMPUTING Theory and techniqu
es Volume I）」のChapterlの1.4.2『スタック アット
フォールト テスティング（Stuck at Fault Testin
g）』や、1989年のインターナショナルテストコンファ
レンスの資料〔M.H.Schulz and E.Auth,“ESSENTIAL:
An Effective Self−Learning Test Pattern Generatio
n Algorithm for Sequential Circuits."Proc.Int.Test
Conf.,pp.28−37,Aug.1989〕等に記載されている従来
の検査系列生成方法について図面を参照しながら説明す
る。
第６図（ａ）は読出専用メモリ601を含む回路図であ
る。第６図（ｂ）は読出専用メモリ601の真理値表であ
る。第７図は第６図（ｂ）の真理値表に基づいた読出専
用メモリ601の等価回路図である。なお、a,b,cは入力、
A,B,Cは出力である。
る。第６図（ｂ）は読出専用メモリ601の真理値表であ
る。第７図は第６図（ｂ）の真理値表に基づいた読出専
用メモリ601の等価回路図である。なお、a,b,cは入力、
A,B,Cは出力である。
従来、読出専用メモリ601を含む論理回路の検査系列
生成において、読出専用メモリ601の出力側の目標を満
足させる入力（アドレス）を決定する際には、予め第６
図（ａ）に示す読出専用メモリ601を第７図に示す等価
回路701に置き換え、論理回路の検査系列生成アルゴリ
ズムを用いることにより実現していた。
生成において、読出専用メモリ601の出力側の目標を満
足させる入力（アドレス）を決定する際には、予め第６
図（ａ）に示す読出専用メモリ601を第７図に示す等価
回路701に置き換え、論理回路の検査系列生成アルゴリ
ズムを用いることにより実現していた。
しかしながら上記従来の方法によれば、読出専用メモ
リ601の等価回路を合成する処理が必要であるため、処
理のオーバヘッドが大きくなる。また、仮想の回路情報
が生成されるため必要な記憶容量が一般に大きくなる。
さらに、等価回路701についても、検査系列生成アルゴ
リズムが適用されるため処理量が大きくなる。
リ601の等価回路を合成する処理が必要であるため、処
理のオーバヘッドが大きくなる。また、仮想の回路情報
が生成されるため必要な記憶容量が一般に大きくなる。
さらに、等価回路701についても、検査系列生成アルゴ
リズムが適用されるため処理量が大きくなる。
この発明の目的は、処理のオーバヘッドと必要とする
記憶容量を低く抑え、簡単な処理により読出専用メモリ
を含む論理回路の検査系列生成方法を提供することを目
的とする。
記憶容量を低く抑え、簡単な処理により読出専用メモリ
を含む論理回路の検査系列生成方法を提供することを目
的とする。
請求項（１）記載の検査系列生成方法は、読出専用メ
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
をアドレス順に整順列化した一覧を予め作成しておくこ
とにより、目標値を包含するデータを発生するためのア
ドレスを一覧から決定することを特徴とする。
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
をアドレス順に整順列化した一覧を予め作成しておくこ
とにより、目標値を包含するデータを発生するためのア
ドレスを一覧から決定することを特徴とする。
請求項（２）記載の検査系列生成方法は、読出専用メ
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
とその内容を格納しているアドレスとを対にした一覧を
予め作成しておくことにより、目標値を包含するデータ
を発生するためのアドレスを一覧から決定することを特
徴とする。
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
とその内容を格納しているアドレスとを対にした一覧を
予め作成しておくことにより、目標値を包含するデータ
を発生するためのアドレスを一覧から決定することを特
徴とする。
請求項（３）記載の検査系列生成方法は、読出専用メ
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
とその内容を格納しているアドレスとなるように入力ピ
ンを制御する費用との対をアドレス順に整順列化した一
覧を予め作成しておくことにより、目標値を包含するデ
ータを発生するためのアドレスを一覧から決定すること
を特徴とする。なお、費用とは、検査系列生成の処理時
間に対応する指標であり、例えば前述の「フォールト
トレラント コンピューティング セオリ アンド テ
クニックス ボリューム Ｉ（FAULT TOLERANT COMPUTI
NG Theory and techniques Volume Ｉ）」の2.3TESTAB
ILITY MEASURES等に示されている、各種の可検査費（テ
スタビリメジャー）の中の、特に信号線を所望の値に制
御するための可制御費（コントローラビリティ）であ
る。すなわち、読出専用メモリの入力ピンを所望のアド
レスに設定する検査系列を生成（ATPG）するために必要
な検査系列生成の処理時間に対応する指標である。
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
とその内容を格納しているアドレスとなるように入力ピ
ンを制御する費用との対をアドレス順に整順列化した一
覧を予め作成しておくことにより、目標値を包含するデ
ータを発生するためのアドレスを一覧から決定すること
を特徴とする。なお、費用とは、検査系列生成の処理時
間に対応する指標であり、例えば前述の「フォールト
トレラント コンピューティング セオリ アンド テ
クニックス ボリューム Ｉ（FAULT TOLERANT COMPUTI
NG Theory and techniques Volume Ｉ）」の2.3TESTAB
ILITY MEASURES等に示されている、各種の可検査費（テ
スタビリメジャー）の中の、特に信号線を所望の値に制
御するための可制御費（コントローラビリティ）であ
る。すなわち、読出専用メモリの入力ピンを所望のアド
レスに設定する検査系列を生成（ATPG）するために必要
な検査系列生成の処理時間に対応する指標である。
請求項（４）記載の検査系列生成方法は、読出専用メ
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
とその内容を格納しているアドレスとの対を、各アドレ
スとなるように入力ピンを制御するための費用順に整順
列化した一覧を予め作成しておくことにより、目標値を
包含するデータを発生するためのアドレスを一覧から決
定することを特徴とする。
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
とその内容を格納しているアドレスとの対を、各アドレ
スとなるように入力ピンを制御するための費用順に整順
列化した一覧を予め作成しておくことにより、目標値を
包含するデータを発生するためのアドレスを一覧から決
定することを特徴とする。
請求項（５）記載の検査系列生成方法は、読出専用メ
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
と、その内容を格納しているアドレスと、各アドレスと
なるように入力ピンを制御するための費用との組の一覧
を予め作成しておくことにより、目標値を包含するデー
タを発生するためのアドレスを一覧から決定することを
特徴とする。
モリの出力ピンに目標値を発生させるための入力ピンに
与えるアドレスを決定する際に、読出専用メモリの内容
と、その内容を格納しているアドレスと、各アドレスと
なるように入力ピンを制御するための費用との組の一覧
を予め作成しておくことにより、目標値を包含するデー
タを発生するためのアドレスを一覧から決定することを
特徴とする。
請求項（１）記載の構成によれば、読出専用メモリの
内容をアドレス順に整順列化した一覧を予め作成してお
くことにより、読出専用メモリの出力ピンに発生させる
目標値を包含する読出専用メモリの内容をアドレス順に
検索し、検索された内容のアドレスの中から出力ピンに
目標値を発生させるための入力ピンに与えるアドレスを
決定する。
内容をアドレス順に整順列化した一覧を予め作成してお
くことにより、読出専用メモリの出力ピンに発生させる
目標値を包含する読出専用メモリの内容をアドレス順に
検索し、検索された内容のアドレスの中から出力ピンに
目標値を発生させるための入力ピンに与えるアドレスを
決定する。
請求項（２）記載の構成によれば、読出専用メモリの
内容とその内容を格納しているアドレスとを対にした一
覧を予め作成しておくことにより、読出専用メモリの出
力ピンに発生させる目標値を包含する読出専用メモリの
内容を検索し、検索された内容と対になっているアドレ
スの中から出力ピンに目標値を発生させるための入力ピ
ンに与えるアドレスを決定する。
内容とその内容を格納しているアドレスとを対にした一
覧を予め作成しておくことにより、読出専用メモリの出
力ピンに発生させる目標値を包含する読出専用メモリの
内容を検索し、検索された内容と対になっているアドレ
スの中から出力ピンに目標値を発生させるための入力ピ
ンに与えるアドレスを決定する。
請求項（３）記載の構成によれば、読出専用メモリの
内容とその内容を格納しているアドレスとなるように入
力ピンを制御する費用との対をアドレス順に整順列化し
た一覧を予め作成しておくことにより、読出専用メモリ
の出力ピンに発生させる目標値を包含する読出専用メモ
リの内容をアドレス順に検索し、検索された内容のアド
レスの中から、出力ピンに目標値を発生させ、かつ、入
力ピンを制御することが最も容易となる入力ピンに与え
るアドレスを決定する。
内容とその内容を格納しているアドレスとなるように入
力ピンを制御する費用との対をアドレス順に整順列化し
た一覧を予め作成しておくことにより、読出専用メモリ
の出力ピンに発生させる目標値を包含する読出専用メモ
リの内容をアドレス順に検索し、検索された内容のアド
レスの中から、出力ピンに目標値を発生させ、かつ、入
力ピンを制御することが最も容易となる入力ピンに与え
るアドレスを決定する。
請求項（４）記載の構成によれば、読出専用メモリの
内容とその内容を格納しているアドレスとの対を、各ア
ドレスとなるように入力ピンを制御するための費用順に
整順列化した一覧を予め作成しておくことにより、読出
専用メモリの出力ピンに発生させる目標値を包含する読
出専用メモリの内容を入力ピンを制御しやすい順に検索
し、最初に検索された内容のアドレスを出力ピンに目標
値を発生させるための入力ピンに与えるアドレスに決定
する。
内容とその内容を格納しているアドレスとの対を、各ア
ドレスとなるように入力ピンを制御するための費用順に
整順列化した一覧を予め作成しておくことにより、読出
専用メモリの出力ピンに発生させる目標値を包含する読
出専用メモリの内容を入力ピンを制御しやすい順に検索
し、最初に検索された内容のアドレスを出力ピンに目標
値を発生させるための入力ピンに与えるアドレスに決定
する。
請求項（５）記載の構成によれば、読出専用メモリの
内容と、その内容を格納しているアドレスと、各アドレ
スとなるように入力ピンを制御するための費用との組の
一覧を予め作成しておくことにより、読出専用メモリの
出力ピンに発生させる目標値を包含する読出専用メモリ
の内容を検索し、検索された内容の組になっているアド
レスの中から、出力ピンに目標値を発生させ、かつ、入
力ピンを制御することが最も容易となる入力ピンに与え
るアドレスを決定する。
内容と、その内容を格納しているアドレスと、各アドレ
スとなるように入力ピンを制御するための費用との組の
一覧を予め作成しておくことにより、読出専用メモリの
出力ピンに発生させる目標値を包含する読出専用メモリ
の内容を検索し、検索された内容の組になっているアド
レスの中から、出力ピンに目標値を発生させ、かつ、入
力ピンを制御することが最も容易となる入力ピンに与え
るアドレスを決定する。
第１の実施例 この発明の第１の実施例を第１図に基づいて説明す
る。
る。
第１図（ａ）はこの発明の第１の実施例の検査系列生
成方法の処理の流れ図、第１図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容をアドレス順に
整順列化した一覧１を示す図である。
成方法の処理の流れ図、第１図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容をアドレス順に
整順列化した一覧１を示す図である。
以下、第１の実施例における読出専用メモリ601の入
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値（Ａ＝1,C＝０）であ
る場合について、第１図（ａ）に基づいて説明する。
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値（Ａ＝1,C＝０）であ
る場合について、第１図（ａ）に基づいて説明する。
まず、対象とするアドレスを０に設定する（ステップ
101）。
101）。
つぎに、予め作成しておいた第１図（ｂ）に示す一覧
１からアドレスに対応する出力値を求める（ステップ10
2）。
１からアドレスに対応する出力値を求める（ステップ10
2）。
つぎに、求めた出力値が目標値を包含するかどうかを
調べ（ステップ103）、包含しないならばステップ105に
進み、包含するならば現在のアドレスを候補に加える
（ステップ104）。
調べ（ステップ103）、包含しないならばステップ105に
進み、包含するならば現在のアドレスを候補に加える
（ステップ104）。
つぎに、全てのアドレスについて処理を行ったかどう
かを調べ（ステップ105）、まだ処理を行っていないア
ドレスが残っているならばアドレスを１つ進めて（ステ
ップ107）、ステップ102から処理を繰り返す。全てのア
ドレスについて処理を行っていれば候補の中から任意の
アドレスを決定する（ステップ106）。
かを調べ（ステップ105）、まだ処理を行っていないア
ドレスが残っているならばアドレスを１つ進めて（ステ
ップ107）、ステップ102から処理を繰り返す。全てのア
ドレスについて処理を行っていれば候補の中から任意の
アドレスを決定する（ステップ106）。
この実施例では、出力ピンに発生させる目標値が（Ａ
＝1,C＝０）であるので、候補の中のアドレスは｛（ａ
＝0,b＝1,c＝０），（ａ＝1,b＝0,c＝０），（ａ＝1,b
＝1,c＝１）｝となり、この中から任意のアドレスを決
定することになる。
＝1,C＝０）であるので、候補の中のアドレスは｛（ａ
＝0,b＝1,c＝０），（ａ＝1,b＝0,c＝０），（ａ＝1,b
＝1,c＝１）｝となり、この中から任意のアドレスを決
定することになる。
このように第１の実施例によれば、読出専用メモリ60
1の内容をアドレス順に整順列化した一覧１を予め作成
しておくことにより、従来のように等価回路を合成する
ことなく、読出専用メモリ601のアドレスを決定するこ
とができる。
1の内容をアドレス順に整順列化した一覧１を予め作成
しておくことにより、従来のように等価回路を合成する
ことなく、読出専用メモリ601のアドレスを決定するこ
とができる。
第２の実施例 この発明の第２の実施例を第２図に基づいて説明す
る。
る。
第２図（ａ）はこの発明の第２の実施例の検査系列生
成方法の処理の流れ図、第２図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容とその内容を格
納しているアドレスとを対にした一覧２を示す図であ
る。
成方法の処理の流れ図、第２図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容とその内容を格
納しているアドレスとを対にした一覧２を示す図であ
る。
以下、第２の実施例における読出専用メモリ601の入
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第２図（ａ）に基づいて説明する。
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第２図（ａ）に基づいて説明する。
まず、予め作成しておいた第１図（ｂ）に示す一覧２
の先頭項目を対象とする（ステップ201）。
の先頭項目を対象とする（ステップ201）。
つぎに、一覧２からアドレスとそのアドレスに対応す
る出力値を求める（ステップ202）。
る出力値を求める（ステップ202）。
つぎに、求めた出力値が目標値を包含するかどうかを
調べ（ステップ203）、包含しないならばステップ205に
進み、包含するならば現在のアドレスを候補に加える
（ステップ204）。
調べ（ステップ203）、包含しないならばステップ205に
進み、包含するならば現在のアドレスを候補に加える
（ステップ204）。
つぎに、全ての項目について処理を行ったかどうかを
調べ（ステップ205）、まだ処理を行っていない項目が
残っているならば対象項目を１つ進めて（ステップ20
7）、ステップ202から処理を繰り返す。全ての項目につ
いて処理を行っていれば候補の中から任意のアドレスを
決定する（ステップ206）。
調べ（ステップ205）、まだ処理を行っていない項目が
残っているならば対象項目を１つ進めて（ステップ20
7）、ステップ202から処理を繰り返す。全ての項目につ
いて処理を行っていれば候補の中から任意のアドレスを
決定する（ステップ206）。
この実施例では、出力ピンに発生させる目標値が（Ａ
＝1,C＝０）であるので、候補の中のアドレスは｛（ａ
＝0,b＝1,c＝０），（ａ＝1,b＝0,c＝０），（ａ＝1,b
＝1,c＝１）｝となり、この中から任意のアドレスを決
定することになる。
＝1,C＝０）であるので、候補の中のアドレスは｛（ａ
＝0,b＝1,c＝０），（ａ＝1,b＝0,c＝０），（ａ＝1,b
＝1,c＝１）｝となり、この中から任意のアドレスを決
定することになる。
このように第２の実施例によれば、読出専用メモリ60
1の内容とその内容を格納しているアドレスとを対にし
た一覧２を予め作成しておくことにより、従来のように
等価回路を合成することなく、読出専用メモリ601のア
ドレスを決定することができる。
1の内容とその内容を格納しているアドレスとを対にし
た一覧２を予め作成しておくことにより、従来のように
等価回路を合成することなく、読出専用メモリ601のア
ドレスを決定することができる。
第３の実施例 この発明の第３の実施例を第３図に基づいて説明す
る。
る。
第３図（ａ）はこの発明の第３の実施例の検査系列生
成方法の処理の流れ図、第３図（ｂ）は第６図（ａ），
（ｂ）示す読出専用メモリ601の内容とその内容を格納
しているアドレスとなるように入力ピンを制御する費用
との対をアドレス順に整順列化した一覧３を示す図であ
る。但し、費用は適宜上定めたものであり、一例であ
る。
成方法の処理の流れ図、第３図（ｂ）は第６図（ａ），
（ｂ）示す読出専用メモリ601の内容とその内容を格納
しているアドレスとなるように入力ピンを制御する費用
との対をアドレス順に整順列化した一覧３を示す図であ
る。但し、費用は適宜上定めたものであり、一例であ
る。
以下、第３の実施例における読出専用メモリ601の入
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第３図（ａ）に基づいて説明する。
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第３図（ａ）に基づいて説明する。
まず、対象とするアドレスを０に設定する（ステップ
301）。
301）。
つぎに、予め作成しておいた第３図（ｂ）に示す一覧
３からアドレスに対応する出力値と、そのアドレスとな
るように入力ピンを制御する費用とを求める（ステップ
302）。
３からアドレスに対応する出力値と、そのアドレスとな
るように入力ピンを制御する費用とを求める（ステップ
302）。
つぎに、求めた出力値が目標値を包含するかどうかを
調べ（ステップ303）、包含しないならばステップ305に
進み、包含するならば現在のアドレスと費用を候補に加
える（ステップ304）。
調べ（ステップ303）、包含しないならばステップ305に
進み、包含するならば現在のアドレスと費用を候補に加
える（ステップ304）。
つぎに、全てのアドレスについて処理を行ったかどう
かを調べ（ステップ305）、まだ処理を行っていないア
ドレスが残っているならばアドレスを１つ進めて（ステ
ップ307）、ステップ302から処理を繰り返す。全てのア
ドレスについて処理を行っていれば候補の中から最も費
用の小さいアドレスを入力ピンに与えるアドレスと決定
する（ステップ306）。
かを調べ（ステップ305）、まだ処理を行っていないア
ドレスが残っているならばアドレスを１つ進めて（ステ
ップ307）、ステップ302から処理を繰り返す。全てのア
ドレスについて処理を行っていれば候補の中から最も費
用の小さいアドレスを入力ピンに与えるアドレスと決定
する（ステップ306）。
この実施例では、出力ピンに発生させる目標値が（Ａ
＝1,C＝０）であるので、候補の中の情報は｛（ａ＝0,b
＝1,c＝0,費用＝95），（ａ＝1,b＝0,c＝0,費用＝22
7），（ａ＝1,b＝1,c＝1,費用＝151）｝となり、最も費
用の小さいアドレス（ａ＝0,b＝1,c＝０）を入力ピンに
与えるアドレスと決定することになる。
＝1,C＝０）であるので、候補の中の情報は｛（ａ＝0,b
＝1,c＝0,費用＝95），（ａ＝1,b＝0,c＝0,費用＝22
7），（ａ＝1,b＝1,c＝1,費用＝151）｝となり、最も費
用の小さいアドレス（ａ＝0,b＝1,c＝０）を入力ピンに
与えるアドレスと決定することになる。
このように第３の実施例によれば、読出専用メモリ60
1の内容とその内容を格納しているアドレスとなるよう
に入力ピンを制御する費用との対をアドレス順に整順列
化した一覧３を予め作成しておくことにより、従来のよ
うに等価回路を合成することなく、かつ、最も制御しや
すい読出専用メモリ601のアドレスを決定することがで
きる。
1の内容とその内容を格納しているアドレスとなるよう
に入力ピンを制御する費用との対をアドレス順に整順列
化した一覧３を予め作成しておくことにより、従来のよ
うに等価回路を合成することなく、かつ、最も制御しや
すい読出専用メモリ601のアドレスを決定することがで
きる。
第４の実施例 この発明の第４の実施例を第４図に基づいて説明す
る。
る。
第４図（ａ）はこの発明の第４の実施例の検査系列生
成方法の処理の流れ図、第４図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容とその内容を格
納しているアドレスとの対を、各アドレスとなるように
入力ピンを制御する費用について昇順に整順列化した一
覧４を示す図である。
成方法の処理の流れ図、第４図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容とその内容を格
納しているアドレスとの対を、各アドレスとなるように
入力ピンを制御する費用について昇順に整順列化した一
覧４を示す図である。
以下、第４の実施例における読出専用メモリ601の入
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第４図（ａ）に基づいて説明する。
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第４図（ａ）に基づいて説明する。
まず、予め作成しておいた第４図（ｂ）に示す一覧４
の先頭項目を対象とする（ステップ401）。
の先頭項目を対象とする（ステップ401）。
つぎに、一覧４からアドレスとそのアドレスに対応す
る出力値を求める（ステップ402）。
る出力値を求める（ステップ402）。
つぎに、求めた出力値が目標値を包含するかどうかを
調べ（ステップ403）、包含しないならば全ての項目に
ついて処理を行ったかどうかを調べ（ステップ404）、
まだ処理を行っていない項目残っているならば対象項目
を１つ進めて（ステップ406）、ステップ402から処理を
繰り返す。また、包含するならば現在のアドレスを入力
ピンに与えるアドレスと決定する（ステップ405）。
調べ（ステップ403）、包含しないならば全ての項目に
ついて処理を行ったかどうかを調べ（ステップ404）、
まだ処理を行っていない項目残っているならば対象項目
を１つ進めて（ステップ406）、ステップ402から処理を
繰り返す。また、包含するならば現在のアドレスを入力
ピンに与えるアドレスと決定する（ステップ405）。
この実施例では、出力ピンに発生させる目標値が（Ａ
＝1,C＝０）であるので、入力ピンに与えるアドレスは
（ａ＝0,b＝1,c＝０）と決定する。
＝1,C＝０）であるので、入力ピンに与えるアドレスは
（ａ＝0,b＝1,c＝０）と決定する。
このように第４の実施例によれば、読出専用メモリ60
1の内容とその内容を格納しているアドレスとの対を、
各アドレスとなるように入力ピンを制御するための費用
順に整順列化した一覧４を予め作成しておくことによ
り、従来のように等価回路を合成することなく、かつ、
最も制御しやすい読出専用メモリ601のアドレスを決定
することができる。
1の内容とその内容を格納しているアドレスとの対を、
各アドレスとなるように入力ピンを制御するための費用
順に整順列化した一覧４を予め作成しておくことによ
り、従来のように等価回路を合成することなく、かつ、
最も制御しやすい読出専用メモリ601のアドレスを決定
することができる。
第５の実施例 この発明の第５の実施例を第５図に基づいて説明す
る。
る。
第５図（ａ）はこの発明の第５の実施例の検査系列生
成方法の処理の流れ図、第５図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容と、その内容を
格納しているアドレスと、各アドレスとなるように入力
ピンを制御するための費用との組の一覧５を示す図であ
る。
成方法の処理の流れ図、第５図（ｂ）は第６図（ａ），
（ｂ）に示す読出専用メモリ601の内容と、その内容を
格納しているアドレスと、各アドレスとなるように入力
ピンを制御するための費用との組の一覧５を示す図であ
る。
以下、第５の実施例における読出専用メモリ601の入
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第５図（ａ）に基づいて説明する。
力ピンに与えるアドレスの決定方法を、読出専用メモリ
601の出力ピンに発生させる目標値が（Ａ＝1,C＝０）で
ある場合について、第５図（ａ）に基づいて説明する。
まず、予め作成しておいた第５図（ｂ）に示す一覧５
の先頭項目を対象とする（ステップ501）。
の先頭項目を対象とする（ステップ501）。
つぎに、一覧５からアドレスとそのアドレスに対応す
る出力値とそのアドレスとなるように入力ピンを制御す
るための費用とを求める（ステップ502）。
る出力値とそのアドレスとなるように入力ピンを制御す
るための費用とを求める（ステップ502）。
つぎに、求めた出力値が目標値を包含するかどうかを
調べ（ステップ503）、包含しないならばステップ505に
進み、包含するならば現在のアドレスと費用を候補に加
える（ステップ504）。
調べ（ステップ503）、包含しないならばステップ505に
進み、包含するならば現在のアドレスと費用を候補に加
える（ステップ504）。
つぎに、全ての項目について処理を行ったかどうかを
調べ（ステップ505）、まだ処理を行っていない項目が
残っているならば対象項目を１つ進めて（ステップ50
7）、ステップ502から処理を繰り返す。全ての項目につ
いて処理を行っていれば候補の中から最も費用の小さい
アドレスを入力ピンに与えるアドレスと決定する（ステ
ップ506）。
調べ（ステップ505）、まだ処理を行っていない項目が
残っているならば対象項目を１つ進めて（ステップ50
7）、ステップ502から処理を繰り返す。全ての項目につ
いて処理を行っていれば候補の中から最も費用の小さい
アドレスを入力ピンに与えるアドレスと決定する（ステ
ップ506）。
この実施例では、出力ピンに発生させる目標値が（Ａ
＝1,C＝０）であるので、候補の中の情報は｛（ａ＝0,b
＝1,c＝0,費用＝95），（ａ＝1,b＝0,c＝0,費用＝22
7），（ａ＝1,b＝1,c＝1,費用＝151）｝となり、最も費
用の小さいアドレス（ａ＝0,b＝1,c＝０）を入力ピンに
与えるアドレスと決定することになる。
＝1,C＝０）であるので、候補の中の情報は｛（ａ＝0,b
＝1,c＝0,費用＝95），（ａ＝1,b＝0,c＝0,費用＝22
7），（ａ＝1,b＝1,c＝1,費用＝151）｝となり、最も費
用の小さいアドレス（ａ＝0,b＝1,c＝０）を入力ピンに
与えるアドレスと決定することになる。
このように第５の実施例によれば、読出専用メモリ60
1の内容と、その内容を格納しているアドレスと、各ア
ドレスとなるように入力ピンを制御するための費用との
組の一覧５を予め作成しておくことにより、従来のよう
に等価回路を合成することなく、かつ、最も制御しやす
い読出専用メモリ601のアドレスを決定することができ
る。
1の内容と、その内容を格納しているアドレスと、各ア
ドレスとなるように入力ピンを制御するための費用との
組の一覧５を予め作成しておくことにより、従来のよう
に等価回路を合成することなく、かつ、最も制御しやす
い読出専用メモリ601のアドレスを決定することができ
る。
請求項（１）記載の検査系列生成方法は、読出専用メ
モリの内容をアドレス順に整順列化した一覧を予め作成
しておくことにより、読出専用メモリの出力ピンに発生
させる目標値を包含する読出専用メモリの内容をアドレ
ス順に検索し、検索された内容のアドレスの中から出力
ピンに発生させる目標値を発生させるための入力ピンに
与えるアドレスを決定することができる。このように簡
単な処理により、処理のオーバヘッドと必要とする記憶
容量を低く抑えることができる。
モリの内容をアドレス順に整順列化した一覧を予め作成
しておくことにより、読出専用メモリの出力ピンに発生
させる目標値を包含する読出専用メモリの内容をアドレ
ス順に検索し、検索された内容のアドレスの中から出力
ピンに発生させる目標値を発生させるための入力ピンに
与えるアドレスを決定することができる。このように簡
単な処理により、処理のオーバヘッドと必要とする記憶
容量を低く抑えることができる。
請求項（２）記載の検査系列生成方法は、読出専用メ
モリの内容とその内容を格納しているアドレスとを対に
した一覧を予め作成しておくことにより、読出専用メモ
リの出力ピンに発生させる目標値を包含する読出専用メ
モリの内容を検索し、検索された内容と対になっている
アドレスの中から出力ピンに目標値を発生させるための
入力ピンに与えるアドレスを決定することができる。こ
のように簡単な処理により、処理のオーバヘッドと必要
とする記憶容量を低く抑えることができる。
モリの内容とその内容を格納しているアドレスとを対に
した一覧を予め作成しておくことにより、読出専用メモ
リの出力ピンに発生させる目標値を包含する読出専用メ
モリの内容を検索し、検索された内容と対になっている
アドレスの中から出力ピンに目標値を発生させるための
入力ピンに与えるアドレスを決定することができる。こ
のように簡単な処理により、処理のオーバヘッドと必要
とする記憶容量を低く抑えることができる。
請求項（３）記載の検査系列生成方法は、読出専用メ
モリの内容とその内容を格納しているアドレスとなるよ
うに入力ピンを制御する費用との対をアドレス順に整順
列化した一覧を予め作成しておくことにより、読出専用
メモリの出力ピンに発生させる目標値を包含する読出専
用メモリの内容をアドレス順に検索し、検索された内容
のアドレスの中から、出力ピンに目標値を発生させ、か
つ、入力ピンを制御することが最も容易となる入力ピン
に与えるアドレスを決定することができる。このように
簡単な処理により、処理のオーバヘッドと必要とする記
憶容量を低く抑えることができる。
モリの内容とその内容を格納しているアドレスとなるよ
うに入力ピンを制御する費用との対をアドレス順に整順
列化した一覧を予め作成しておくことにより、読出専用
メモリの出力ピンに発生させる目標値を包含する読出専
用メモリの内容をアドレス順に検索し、検索された内容
のアドレスの中から、出力ピンに目標値を発生させ、か
つ、入力ピンを制御することが最も容易となる入力ピン
に与えるアドレスを決定することができる。このように
簡単な処理により、処理のオーバヘッドと必要とする記
憶容量を低く抑えることができる。
請求項（４）記載の検査系列生成方法は、読出専用メ
モリの内容とその内容を格納しているアドレスとの対
を、各アドレスとなるように入力ピンを制御するための
費用順に整順列化した一覧を予め作成しておくことによ
り、読出専用メモリの出力ピンに発生させる目標値を包
含する読出専用メモリの内容を入力ピンを制御しやすい
順に検索し、最初に検索された内容のアドレスを出力ピ
ンに目標値を発生させるための入力ピンに与えるアドレ
スと決定することができる。このように簡単な処理によ
り、処理のオーバヘッドと必要とする記憶容量を低く抑
えることができる。
モリの内容とその内容を格納しているアドレスとの対
を、各アドレスとなるように入力ピンを制御するための
費用順に整順列化した一覧を予め作成しておくことによ
り、読出専用メモリの出力ピンに発生させる目標値を包
含する読出専用メモリの内容を入力ピンを制御しやすい
順に検索し、最初に検索された内容のアドレスを出力ピ
ンに目標値を発生させるための入力ピンに与えるアドレ
スと決定することができる。このように簡単な処理によ
り、処理のオーバヘッドと必要とする記憶容量を低く抑
えることができる。
請求項（５）記載の検査系列生成方法は、読出専用メ
モリの内容と、その内容を格納しているアドレスと、各
アドレスとなるように入力ピンを制御するための費用と
の組の一覧を予め作成しておくことにより、読出専用メ
モリの出力ピンに発生させる目標値を包含する読出専用
メモリの内容を検索し、検索された内容の組になってい
るアドレスの中から、出力ピンに目標値を発生させ、か
つ、入力ピンを制御することが最も容易となる入力ピン
に与えるアドレスを決定することができる。このように
簡単な処理により、処理のオーバヘッドと必要とする記
憶容量を低く抑えることができる。
モリの内容と、その内容を格納しているアドレスと、各
アドレスとなるように入力ピンを制御するための費用と
の組の一覧を予め作成しておくことにより、読出専用メ
モリの出力ピンに発生させる目標値を包含する読出専用
メモリの内容を検索し、検索された内容の組になってい
るアドレスの中から、出力ピンに目標値を発生させ、か
つ、入力ピンを制御することが最も容易となる入力ピン
に与えるアドレスを決定することができる。このように
簡単な処理により、処理のオーバヘッドと必要とする記
憶容量を低く抑えることができる。
第１図（ａ）はこの発明の第１の実施例の検査系列生成
方法の処理の流れ図、第１図（ｂ）は同実施例における
一覧１を示す図、第２図（ａ）はこの発明の第２の実施
例の検査系列生成方法の処理の流れ図、第２図（ｂ）は
同実施例における一覧２を示す図、第３図（ａ）はこの
発明の第３の実施例の検査系列生成方法の処理の流れ
図、第３図（ｂ）は同実施例における一覧３を示す図、
第４図（ａ）はこの発明の第４の実施例の検査系列生成
方法の処理の流れ図、第４図（ｂ）は同実施例における
一覧４を示す図、第５図（ａ）はこの発明の第５の実施
例の検査系列生成方法の処理の流れ図、第５図（ｂ）は
同実施例における一覧５を示す図、第６図（ａ）は読出
専用メモリを含む回路例を示す図、第６図（ｂ）は第６
図（ａ）の読出専用メモリの真理値表、第７図は第６図
（ｂ）の真理値表に基づいた読出専用メモリの等価回路
図である。 １〜５……一覧
方法の処理の流れ図、第１図（ｂ）は同実施例における
一覧１を示す図、第２図（ａ）はこの発明の第２の実施
例の検査系列生成方法の処理の流れ図、第２図（ｂ）は
同実施例における一覧２を示す図、第３図（ａ）はこの
発明の第３の実施例の検査系列生成方法の処理の流れ
図、第３図（ｂ）は同実施例における一覧３を示す図、
第４図（ａ）はこの発明の第４の実施例の検査系列生成
方法の処理の流れ図、第４図（ｂ）は同実施例における
一覧４を示す図、第５図（ａ）はこの発明の第５の実施
例の検査系列生成方法の処理の流れ図、第５図（ｂ）は
同実施例における一覧５を示す図、第６図（ａ）は読出
専用メモリを含む回路例を示す図、第６図（ｂ）は第６
図（ａ）の読出専用メモリの真理値表、第７図は第６図
（ｂ）の真理値表に基づいた読出専用メモリの等価回路
図である。 １〜５……一覧
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 G06F 12/16 G06F 11/00
Claims (5)
- 【請求項１】読出専用メモリを含む論理回路中の故障の
存否を調べる検査系列生成方法であって、前記読出専用
メモリの出力ピンに目標値を発生させるための入力ピン
に与えるアドレスを決定する際に、前記読出専用メモリ
の内容をアドレス順に整順列化した一覧を予め作成して
おくことにより、前記目標値を包含するデータを発生す
るためのアドレスを前記一覧から決定することを特徴と
する検査系列生成方法。 - 【請求項２】読出専用メモリを含む論理回路中の故障の
存否を調べる検査系列生成方法であって、前記読出専用
メモリの出力ピンに目標値を発生させるための入力ピン
に与えるアドレスを決定する際に、前記読出専用メモリ
の内容とその内容を格納しているアドレスとを対にした
一覧を予め作成しておくことにより、前記目標値を包含
するデータを発生するためのアドレスを前記一覧から決
定することを特徴とする検査系列生成方法。 - 【請求項３】読出専用メモリを含む論理回路中の故障の
存否を調べる検査系列生成方法であって、前記読出専用
メモリの出力ピンに目標値を発生させるための入力ピン
に与えるアドレスを決定する際に、前記読出専用メモリ
の内容とその内容を格納しているアドレスとなるように
入力ピンを制御する費用との対をアドレス順に整順列化
した一覧を予め作成しておくことにより、前記目標値を
包含するデータを発生するためのアドレスを前記一覧か
ら決定することを特徴とする検査系列生成方法。 - 【請求項４】読出専用メモリを含む論理回路中の故障の
存否を調べる検査系列生成方法であって、前記読出専用
メモリの出力ピンに目標値を発生させるための入力ピン
に与えるアドレスを決定する際に、前記読出専用メモリ
の内容とその内容を格納しているアドレスとの対を、各
アドレスとなるように入力ピンを制御するための費用順
に整順列化した一覧を予め作成しておくことにより、前
記目標値を包含するデータを発生するためのアドレスを
前記一覧から決定することを特徴とする検査系列生成方
法。 - 【請求項５】読出専用メモリを含む論理回路中の故障の
存否を調べる検査系列生成方法であって、前記読出専用
メモリの出力ピンに目標値を発生させるための入力ピン
に与えるアドレスを決定する際に、前記読出専用メモリ
の内容と、その内容を格納しているアドレスと、各アド
レスとなるように入力ピンを制御するための費用との組
の一覧を予め作成しておくことにより、前記目標値を包
含するデータを発生するためのアドレスを前記一覧から
決定することを特徴とする検査系列生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238593A JP3011980B2 (ja) | 1990-09-06 | 1990-09-06 | 検査系列生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238593A JP3011980B2 (ja) | 1990-09-06 | 1990-09-06 | 検査系列生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04116733A JPH04116733A (ja) | 1992-04-17 |
| JP3011980B2 true JP3011980B2 (ja) | 2000-02-21 |
Family
ID=17032505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238593A Expired - Fee Related JP3011980B2 (ja) | 1990-09-06 | 1990-09-06 | 検査系列生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011980B2 (ja) |
-
1990
- 1990-09-06 JP JP2238593A patent/JP3011980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04116733A (ja) | 1992-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |