JPS6136844A - 読出し専用メモリシミユレ−タ - Google Patents
読出し専用メモリシミユレ−タInfo
- Publication number
- JPS6136844A JPS6136844A JP15982584A JP15982584A JPS6136844A JP S6136844 A JPS6136844 A JP S6136844A JP 15982584 A JP15982584 A JP 15982584A JP 15982584 A JP15982584 A JP 15982584A JP S6136844 A JPS6136844 A JP S6136844A
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- JP
- Japan
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- data
- signal
- address
- rom
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＶイクロプログラム等を格納する読出し専用メ
モリ（以下ＲＯＭと称す）のシミュレーションを行うＲ
ＯＭシミュレータに関する。
モリ（以下ＲＯＭと称す）のシミュレーションを行うＲ
ＯＭシミュレータに関する。
（従来技術）
従来のＲＯＭシミーレータ、すなわち、当該ＲＯＭに格
納されるマイクロプログラム等が所期の性能を発揮する
か否かを試験するものとしてはランダムアクセスメモリ
（以下ＲＡＭと称す）にシミエレーシＮ／される前記Ｒ
ＯＭＫ格納されるマイクロプログラム等のデータをすべ
て書き込み、このＲＡＭｔ−前記のＲＯＭに見立てて、
前記ＲＯＭに格納されるマイクロプログラム等のシミュ
レーショ／を行っている。これはＲＯＭはデータの書換
えが困難でｉｂシミーレージｙｉ７の結果修正を必要と
しデータの書換えを行って更にシミュレーションを継続
して行なうには前記のようにＲＡＭが適しているからで
ある。
納されるマイクロプログラム等が所期の性能を発揮する
か否かを試験するものとしてはランダムアクセスメモリ
（以下ＲＡＭと称す）にシミエレーシＮ／される前記Ｒ
ＯＭＫ格納されるマイクロプログラム等のデータをすべ
て書き込み、このＲＡＭｔ−前記のＲＯＭに見立てて、
前記ＲＯＭに格納されるマイクロプログラム等のシミュ
レーショ／を行っている。これはＲＯＭはデータの書換
えが困難でｉｂシミーレージｙｉ７の結果修正を必要と
しデータの書換えを行って更にシミュレーションを継続
して行なうには前記のようにＲＡＭが適しているからで
ある。
このため既製のＲＯＭに格納されているマイクロプログ
ラムの一部分を修正したマイクロプログラムのシミュレ
ーションをしたい場合でも前記の一部を修正したマイク
ロプログラムをすべてＲＡＭに書き込まねばならず、こ
のためＲＯＭシミュレータに大量のデータをロードする
手段が別に必要となるという欠点がある。
ラムの一部分を修正したマイクロプログラムのシミュレ
ーションをしたい場合でも前記の一部を修正したマイク
ロプログラムをすべてＲＡＭに書き込まねばならず、こ
のためＲＯＭシミュレータに大量のデータをロードする
手段が別に必要となるという欠点がある。
（発明の目的）
本発明の目的は、ＲＯＭに格納されたデータを部分的に
修正してシミュレーションするときには既製のＲＯＭに
格納されているマイクロプログラム等のデータの修正部
分についてはＲＡＭに格納された修正されたデータを使
用し、その他の部分は前記の既製のＲＯＭのデータをそ
の筐ま使用してシミュンーシ目ンを行うことで、ＲＡＭ
Ｋあらかじめ設定するデータ数を減らし、ＲＯＭｚミー
レータに大量のデータをロードする手段を不要とするＲ
ＯＭシミュレータを提供することにある。
修正してシミュレーションするときには既製のＲＯＭに
格納されているマイクロプログラム等のデータの修正部
分についてはＲＡＭに格納された修正されたデータを使
用し、その他の部分は前記の既製のＲＯＭのデータをそ
の筐ま使用してシミュンーシ目ンを行うことで、ＲＡＭ
Ｋあらかじめ設定するデータ数を減らし、ＲＯＭｚミー
レータに大量のデータをロードする手段を不要とするＲ
ＯＭシミュレータを提供することにある。
（発明の構成）
本発明の装置は、格納されている一部のデータの修正を
必要とする読出し専用メモリと、前記読出し専用メモリ
に格納されている修正を必要とする一部のデータのそれ
ぞれのアドレスに対応するアドレスに前記修正を必要と
する一部のデータの修正されたデータと修正データであ
ることを示すフラグとをそれぞれ格納するデータ格納手
段と、外部から供給されるアドレス信号に応答して前記
読出し専用メモリから読出される第１のデータと前記デ
ータ格納手段から読み出される第２のデータとフラグと
の供給をうけ前記フラグが修正データであることを示す
フラグであるときには前記第２のデータを選択しその他
の場合には前記第１のデータを選択し出力するデータ選
択手段と金含んで構成される。
必要とする読出し専用メモリと、前記読出し専用メモリ
に格納されている修正を必要とする一部のデータのそれ
ぞれのアドレスに対応するアドレスに前記修正を必要と
する一部のデータの修正されたデータと修正データであ
ることを示すフラグとをそれぞれ格納するデータ格納手
段と、外部から供給されるアドレス信号に応答して前記
読出し専用メモリから読出される第１のデータと前記デ
ータ格納手段から読み出される第２のデータとフラグと
の供給をうけ前記フラグが修正データであることを示す
フラグであるときには前記第２のデータを選択しその他
の場合には前記第１のデータを選択し出力するデータ選
択手段と金含んで構成される。
（実施例）
次に本発明について図面を参照して詳細に説明する。第
１図は本発明の一実施例のブロック図でおる。第１図の
ＲＯＭシミエレータＬ既製のＲＯＭ回路１と、アドレス
セレクタ回路２と、ＲＡＭ回路３と、データセレクタ回
路４とから構成される。
１図は本発明の一実施例のブロック図でおる。第１図の
ＲＯＭシミエレータＬ既製のＲＯＭ回路１と、アドレス
セレクタ回路２と、ＲＡＭ回路３と、データセレクタ回
路４とから構成される。
外部から供給されるアドレス信号ａは、ＲＯＭ回路１お
よびアドレスセレクタ回路２に入力される。ＲＯＭ回路
１はアドレス信号ａにより指定されたアドレスに格納さ
れているデータをデータ信号ｇとして出力する。
よびアドレスセレクタ回路２に入力される。ＲＯＭ回路
１はアドレス信号ａにより指定されたアドレスに格納さ
れているデータをデータ信号ｇとして出力する。
アドレスセレクタ回路２は、アドレス選択信号Ｃにより
、アドレス信号ａあるいは初期設定用アドレス信号すの
いずれか一方を選択し信号ｄとして出力する。
、アドレス信号ａあるいは初期設定用アドレス信号すの
いずれか一方を選択し信号ｄとして出力する。
几ＡＭ回路３はライト信号ｆをアクティブ状態（論理″
１”）とすることで信号ｄの指定するアドレスに初期設
定用データ信号ｅの示すデータが書き込まれ、ライト信
号ｆをアクティブ状態としなければ（論理″Ｏ′″）、
信号１）指定するアドレスに格納されているデータが信
号りおよびｉとして読み出される。信号りはＲＡＭに格
納されている修正され九データであり、信号ｉはＲＡＭ
から修正されたデータを供給することを示す信号である
。
１”）とすることで信号ｄの指定するアドレスに初期設
定用データ信号ｅの示すデータが書き込まれ、ライト信
号ｆをアクティブ状態としなければ（論理″Ｏ′″）、
信号１）指定するアドレスに格納されているデータが信
号りおよびｉとして読み出される。信号りはＲＡＭに格
納されている修正され九データであり、信号ｉはＲＡＭ
から修正されたデータを供給することを示す信号である
。
データセレクタ回路４は信号ｉがアクティブ状態（論理
″１″）の場合、信号りを選択して信号ｊとして出力し
、信号ｉがアクティブ状態でない場合（論理″０′″）
、信号ｇを選択して信号ｊとして出力する。
″１″）の場合、信号りを選択して信号ｊとして出力し
、信号ｉがアクティブ状態でない場合（論理″０′″）
、信号ｇを選択して信号ｊとして出力する。
次にＲＡＭ回路３に格納されるデータの形式について第
２図を参照して説明する。ＲＡＭ回路３の一つのアドレ
スに格納されるデータは几ＡＭから修正されたデータを
供給することを示すフラグｍと修正されたデータｎとに
より構成される。
２図を参照して説明する。ＲＡＭ回路３の一つのアドレ
スに格納されるデータは几ＡＭから修正されたデータを
供給することを示すフラグｍと修正されたデータｎとに
より構成される。
ＲＡＭから修正されたデータを供給するアドレスに対し
てはフラグｍを＠１″とし、かつ修正されたデータｎｉ
設定する。例えばＲＯＭ回路３のアドレスＸＯ、ＸＩお
よびＸ２に格納されているデータをそれぞれＹＯ、Ｙｌ
およびＹ２と修正したマイクロプログラムを作成すべく
計画しその修正されたマイクロプログラムのノミュレー
／ヨ／ヲ行なう場合には第２図に示すようにＲＡＭ回路
３のアドレスＸＯに対してデータＹＯ，アドレスＸ１に
対してデータＹｌ、アドレスＸ２に対してデータｙｚｔ
格納しかつアドレスＸＯ，ＸＩおよびＸ２のフラグｍｔ
ｌ’＋ １”とする。その他のアドレスのフラグｍは
Ｏ″にしておく。前述の信号りはデータｎを伝達し信号
ｉはフラグｎを伝達するものである。
てはフラグｍを＠１″とし、かつ修正されたデータｎｉ
設定する。例えばＲＯＭ回路３のアドレスＸＯ、ＸＩお
よびＸ２に格納されているデータをそれぞれＹＯ、Ｙｌ
およびＹ２と修正したマイクロプログラムを作成すべく
計画しその修正されたマイクロプログラムのノミュレー
／ヨ／ヲ行なう場合には第２図に示すようにＲＡＭ回路
３のアドレスＸＯに対してデータＹＯ，アドレスＸ１に
対してデータＹｌ、アドレスＸ２に対してデータｙｚｔ
格納しかつアドレスＸＯ，ＸＩおよびＸ２のフラグｍｔ
ｌ’＋ １”とする。その他のアドレスのフラグｍは
Ｏ″にしておく。前述の信号りはデータｎを伝達し信号
ｉはフラグｎを伝達するものである。
本実施例の動作は、フラグｍと修正されたデータｎとを
Ｒ，ＡＭ回路３に格納する初期設定動作とシミュレーシ
ｇ／ｌｃ実行するシミュレーション動作とから成る。
Ｒ，ＡＭ回路３に格納する初期設定動作とシミュレーシ
ｇ／ｌｃ実行するシミュレーション動作とから成る。
先ず初期設定動作について説明する。初期設定動作では
修正すべきデータが格納されているＲＯＭ回路１のアド
レスを示す初期設定用アドレス信号ｂ（前記例ではＸｏ
、ＸｌおよびＸ３）がアドレスセレクタ回路２により選
択されるように外部からアドレス選択信号ｃｉ設定し、
外部からの初期設定用アドレス信号すによりＲＡＭ回路
３のアドレスを指定し、外部からの初期設定用データ信
号ｅ（前記例ではＹＯ、ｙｌおよびＹ２）とライト信号
ｆとによって、ＲＡＭから修正されたデータを供給する
ことを示すフラグｍ（”１″）と修正されたデータｎ
（ｙｏ 、ＹｌおよびＹ２）とをＲＡＭ回路３にｉｌＦ
き込む。
修正すべきデータが格納されているＲＯＭ回路１のアド
レスを示す初期設定用アドレス信号ｂ（前記例ではＸｏ
、ＸｌおよびＸ３）がアドレスセレクタ回路２により選
択されるように外部からアドレス選択信号ｃｉ設定し、
外部からの初期設定用アドレス信号すによりＲＡＭ回路
３のアドレスを指定し、外部からの初期設定用データ信
号ｅ（前記例ではＹＯ、ｙｌおよびＹ２）とライト信号
ｆとによって、ＲＡＭから修正されたデータを供給する
ことを示すフラグｍ（”１″）と修正されたデータｎ
（ｙｏ 、ＹｌおよびＹ２）とをＲＡＭ回路３にｉｌＦ
き込む。
シミュレーション動作ではアドレス信号ａがアドレスセ
レクタ回路２により選択されるようにアドレス選択信号
Ｃを設定する。
レクタ回路２により選択されるようにアドレス選択信号
Ｃを設定する。
シミュレーション動作に際しては外部からアドレス信号
ａが供給される。このアドレス信号ａの供給に応答して
ＲＯＭ回路回路該当するアドレスに格納されているデー
タを信号ｇとしてデータセレクタ回路４に供給する。一
方アドレスセレクタ回路２ではアドレス選択信号Ｃはア
ドレス信号ａを選択するように設定されているのでアド
レス信号ａは信号ｄとしてＲＡＭ回路３に供給される。
ａが供給される。このアドレス信号ａの供給に応答して
ＲＯＭ回路回路該当するアドレスに格納されているデー
タを信号ｇとしてデータセレクタ回路４に供給する。一
方アドレスセレクタ回路２ではアドレス選択信号Ｃはア
ドレス信号ａを選択するように設定されているのでアド
レス信号ａは信号ｄとしてＲＡＭ回路３に供給される。
ＲＡＭ回路３は信号ｄすなわちアドレス信号ａの供給に
応答して該当するアドレスに格納されているフラグｍお
よびデータｎｌそれぞれ信号１および信号りとしてデー
タセレクタ回路４に供給する。
応答して該当するアドレスに格納されているフラグｍお
よびデータｎｌそれぞれ信号１および信号りとしてデー
タセレクタ回路４に供給する。
データセレクタ回路４は前述のように信号ｉが論理”１
″のときには信号ｈ１すなわち修正されたデータｎを選
択し、信号ｉが論理″ＯＮのときには信号ｇすなわちＲ
ＯＭ回路１より供給される修正を必要としないデータを
選択し信号ｊとして出力する。例えばアドレス信号ａが
ＸＯの場合には予め初期設定動作でＲＡＭ回路３に修正
データＹＯと７ラグ″１″が格納されているのでデータ
セレクタ回路４で選択されて出力される信号ｊは修正さ
れたデータＹＯとなる。
″のときには信号ｈ１すなわち修正されたデータｎを選
択し、信号ｉが論理″ＯＮのときには信号ｇすなわちＲ
ＯＭ回路１より供給される修正を必要としないデータを
選択し信号ｊとして出力する。例えばアドレス信号ａが
ＸＯの場合には予め初期設定動作でＲＡＭ回路３に修正
データＹＯと７ラグ″１″が格納されているのでデータ
セレクタ回路４で選択されて出力される信号ｊは修正さ
れたデータＹＯとなる。
以上により本実施例ではデータを修正する必要のある一
部分のＲＯＭアドレスに対してＲＡＭに格納された修正
されたデータを信号ｊとして出力し、その他のＲＯＭア
ドレスに対してはＲＯＭに格納されたデータを信号ｊと
して出力することができる。
部分のＲＯＭアドレスに対してＲＡＭに格納された修正
されたデータを信号ｊとして出力し、その他のＲＯＭア
ドレスに対してはＲＯＭに格納されたデータを信号ｊと
して出力することができる。
本実施例ではＲＡＭ回路への書込みすなわち初期設定動
作についても説明したが本発明はこれに限定されるもの
ではなく、アドレスセレクタ回路によらなくともＲＡＭ
回路のデータ設定を行なえることは自明である。
作についても説明したが本発明はこれに限定されるもの
ではなく、アドレスセレクタ回路によらなくともＲＡＭ
回路のデータ設定を行なえることは自明である。
（発明の効果）
本発明には以上説明したようにＲＯＭのアドレス空間の
部分的なアドレスに対してＲ，ＡＭに格納されたデータ
を使用し、その他のアドレスに対してはＲＯＭに格納さ
れたデータを使用して、修正されたＲＯＭのシミーレー
ショノを行うことによりＲＯＭシミュレータが必要とす
るＲＡＭに設定するデータ数を従来に比し格段に減少さ
すことができ大量のデータロード手段を省くことができ
るという効果がある。
部分的なアドレスに対してＲ，ＡＭに格納されたデータ
を使用し、その他のアドレスに対してはＲＯＭに格納さ
れたデータを使用して、修正されたＲＯＭのシミーレー
ショノを行うことによりＲＯＭシミュレータが必要とす
るＲＡＭに設定するデータ数を従来に比し格段に減少さ
すことができ大量のデータロード手段を省くことができ
るという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のＲＡＭ回路のデータの設定形式を示した図であ
る。 １・・・・・・ＲＯＭ回路、２・・・・・・アドレスセ
レクタ回路、吐−・−ＲＡＭ回路、４・・・・・・デー
タセレクタ回路。 寝 −８０Ｋ 二−−−−−−−−０□。−〇−ζ〜□−ｏｏ。 ｈ ’ＣＸＸ
第１図のＲＡＭ回路のデータの設定形式を示した図であ
る。 １・・・・・・ＲＯＭ回路、２・・・・・・アドレスセ
レクタ回路、吐−・−ＲＡＭ回路、４・・・・・・デー
タセレクタ回路。 寝 −８０Ｋ 二−−−−−−−−０□。−〇−ζ〜□−ｏｏ。 ｈ ’ＣＸＸ
Claims (1)
- 【特許請求の範囲】 格納されている一部のデータの修正を必要とする読出
し専用メモリと、 前記読出し専用メモリに格納されている修正を必要とす
る一部のデータのそれぞれのアドレスに対応するアドレ
スに前記修正を必要とする一部のデータの修正されたデ
ータと修正データであることを示すフラグとをそれぞれ
格納するデータ格納手段と、 外部から供給されるアドレス信号に応答して前記読出し
専用メモリから読出される第１のデータと前記データ格
納手段から読み出される第２のデータとフラグとの供給
をうけ前記フラグが修正データであることを示すフラグ
であるときには前記第２のデータを選択しその他の場合
には前記第１のデータを選択し出力するデータ選択手段
とを含むことを特徴とする読出し専用メモリシミュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15982584A JPS6136844A (ja) | 1984-07-30 | 1984-07-30 | 読出し専用メモリシミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15982584A JPS6136844A (ja) | 1984-07-30 | 1984-07-30 | 読出し専用メモリシミユレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136844A true JPS6136844A (ja) | 1986-02-21 |
Family
ID=15702070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15982584A Pending JPS6136844A (ja) | 1984-07-30 | 1984-07-30 | 読出し専用メモリシミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136844A (ja) |
-
1984
- 1984-07-30 JP JP15982584A patent/JPS6136844A/ja active Pending
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