DE4218787C2 - Selbstschaltende Einrichtung für eine Zentraleinheits-Logik - Google Patents

Description

Die Erfindung betrifft eine selbstschaltende Einrichtung für eine Zentraleinheits-Logik nach dem Patentanspruch 1.

In der Datenverarbeitungstechnik werden automatisch umschaltende Einrichtungen für CPULCs (central processing unit logic circuits) eingesetzt, welche den Typ der jeweiligen Zentraleinheit (CPU= central processing unit) selbständig erkennen und eine CPULC schalten, so daß das System z. B. entsprechend der erkannten Zentraleinheit in einem IBM Personal Computer (PC)-kompatiblen System, das Zentraleinheiten vom Typ i8086SX, i80487SX und i8086DX verwendet, betrieben werden kann.

Derzeit wird ein Verfahren für die Herstellung eines PC-Moduls in solchen Betrieben an­ gewandt, die IBM-kompatible PC-Systeme herstellen und vertreiben, um mit einem flexi­ blen Herstellungsverfahren (FMS= flexible manufacturing system) bezüglich des Wir­ kungsgrads des Herstellungsprozesses sowie bezüglich der Produktion verschiedener Ty­ pen und kleiner Stückzahlen mithalten zu können.

Dieses Herstellungsverfahren kann in ein Modul-Design-Verfahren, welches jede Funktion mit einer Karte erzeugt, wobei die Gesamtfunktion des PC in verschiedene Einzelfunktio­ nen aufgeteilt wird, und in ein Chip-up-Design-Verfahren unterteilt werden, welches die Funktionen der Zentraleinheit ändern kann, indem nur der Chip der Zentraleinheit um­ geschaltet wird.

Ein ROM BIOS (read only memory basic input output system) sowie eine Zentraleinheit (CPU) sind in die Karte des Modul-Design-Verfahrens integriert. Das Modul-Design-Ver­ fahren hat indessen den Nachteil, daß ein Benutzer die Karte der CPU vollständig ändern muß, weil der Benutzer auf solche ROM BIOS wechseln muß, die in der Lage sind, die Art oder den Typ der Zentraleinheit zu verwenden, die der Benutzer zu ändern wünscht. Dieser Nachteil hat wegen des Umschaltens der Zentraleinheit hohe Kosten zur Folge, weil der Benutzer alle an die Zentraleinheit angekoppelten Schaltelemente umschalten muß, ob­ wohl der Benutzer eigentlich nur den Zentraleinheits-Chip umschalten wollte.

Bei der Chip-up-Methode wird der Typ der Zentraleinheit des Personal Computers da­ durch gewechselt, daß lediglich der Zentraleinheits-Chip geschaltet wird, um das erwähnte Problem zu lösen.

Die Funktionsweise der CPU-Logik gemäß dem bekannten Chip-up-Design-Verfahren wird im folgenden unter Bezugnahme auf die Zeichnungen beschrieben.

Die Fig. 1 zeigt den Aufbau einer CPU-Logikschaltung gemäß der bekannten Chip-up-De­ sign-Methode, wobei ein i487SX-Chip 1 mit einem -Anschluß an eine - Signalleitung angeschlossen ist. Außerdem ist ein UND-Gatter G1 mit einer MP#-(math present)Signalleitung des i487SX-Chips 1 sowie mit einer -Signalleitung verbun­ den. Ein i486SX-Chip 2 ist mit seinem -Anschluß mit dem Ausgangsanschluß des UND-Gatters G1 verbunden.

Die CPU-Logik nach dem erwähnten Chip-up-Design-Verfahren arbeitet wie folgt.

In dem Fall, daß der 1486SX-Chip 2 anstelle des i487SX-Chips 1 vorgesehen ist, nimmt das MP#-Signal des 1487SX-Chips 1 einen hohen Pegel an. Wird zu diesem Zeitpunkt ein Hochpegel--Signal auf das UND-Gatter G1 gegeben, so nimmt das Ausgangs­ signal des UND-Gatters G1 einen hohen Pegel an.

Wird dagegen ein niedriges -Signal auf das UND-Gatter G1 gegeben, so nimmt das Ausgangssignal des UND-Gatters G1 einen niedrigen Pegel an.

Für den Fall, daß das Ausgangssignal des UND-Gatters G1 einen hohen Pegel annimmt, wird das Hochpegelsignal auf den -Anschluß gegeben, d. h. der i486SX-Chip 2 ar­ beitet hierbei normal. Wird jedoch das Ausgangssignal des UND-Gatters G2 niedrig, so wird das niedrige Signal auf den -Anschluß des i486SX-Chips 2 gegeben, d. h. der i486SX-Chip 2 arbeitet nicht.

Somit wird der Betrieb durch das -Signal des i486SX-Chips 2 anstelle des i487SX-Chips 1 bestimmt, wenn der i487-Chip nicht vorhanden ist.

Bringt der Benutzer den i486SX-Chip 1 an, um den i487SX-Chip 1 als CPU zu verwen­ den, so nimmt das MP#-Signal des i487SX-Chips 1 einen niedrigen Pegel an. Dementspre­ chend arbeitet der i486SX-Chip 2 nicht, weil das Ausgangssignal des UND-Gatters G1 ei­ nen niedrigen Pegel annimmt und das Signal mit dem niedrigen Pegel auf den Eingang des -Anschlusses des i486SX-Chips 2 gegeben wird. In dem Fall, daß das Chip- -Signal mit dem hohen Pegel eingegeben wird, setzt der i487SX-Chip 1 seinen Betrieb fort, aber für den Fall, daß das -Signal mit dem niedrigen Pegel eingege­ ben wird, arbeitet der i487SX-Chip 1 nicht.

Die Verwendung sowohl des i487SX-Chips 1 als auch des i486SX-Chips 2 ist bei der er­ wähnten Chip-up-Design-Methode möglich; diese Methode hat jedoch den Nachteil, daß mit ihr kein i486DX-Chip erkannt werden kann.

Für die Lösung dieses Problems wurde deshalb ein 486er-System entwickelt, das für die Mehrfachverwendung geeignet ist. Die Technologie betreffend ein Verfahren, welches die Art der Zentraleinheit softwaremäßig in einem solchen 486er-System erkennt und automa­ tisch die Zeitgeberstelle bzw. den Takteinsatz (timing margin) softwaremäßig festlegt, ist in der koreanischen Offenlegungsschrift No. 92-662 mit dem Titel "Verfahren zum Erken­ nen der Art einer CPU und eine Anzeigevorrichtung hierfür" beschrieben. In dieser korea­ nischen Offenlegungsschrift ist eine Reihe von softwaremäßigen Betriebsweisen angege­ ben, einschließlich der Erkennung der Art der vorgesehenen CPU mittels einer Software­ technik sowie des Setzens der Zeitgebermarkierungen entsprechend des erkannten Typs der CPU. Der Nachteil dieses bekannten Verfahrens besteht jedoch darin, daß es nicht die Hardware spezifiziert, um die CPU und das System in der Praxis zu verknüpfen.

Es ist weiterhin ein Datenverarbeitungssystem mit variabler Konfiguration bekannt, das mit un­ terschiedlichen, jedoch zueinander stiftkompatiblen integrierten Schaltkreisen betrieben werden soll, wobei in dem Datenverarbeitungssystem vor dem Verarbeitungsprogramm ein Generie­ rungsprogramm abläuft (DE 36 24 373 C2). Dieses Datenverarbeitungssystem enthält jedoch keine Mittel, um eine Logik entsprechend dem jeweils verwendeten Mikroprozessor-Typ zu schalten.

Schließlich wurde auch noch ein System vorgeschlagen, bei dem ein beliebiger Prozessor in ei­ nem einzigen Sockel verwendet werden kann (vergl. nicht vorveröffentlichte EP 0 534 770 A2). Dieses System weist ein Basic-Input-Output-System (BIOS) auf, das ein Programm ent­ hält, mit dem der Prozessor-Typ gelesen, kodiert und in einem Register abgelegt werden kann. Außerdem ist ein Programm zum Erkennen der Anwesenheit oder Abwesenheit eines Co-Pro­ zessors vorhanden, welches die Anwesenheit oder Abwesenheit erfaßt, kodiert und in einem Register ablegt. Das BIOS-Programm ist indessen nicht im einzelnen dargelegt.

Der Erfindung liegt die Aufgabe zugrunde, eine selbstschaltende Einrichtung für eine Zentra­ leinheits-Logik zu schaffen, die automatisch den Typ der Zentraleinheit erkennt und den Takt­ einsatz entsprechend der erkannten Zentraleinheit setzt.

Diese Aufgabe wird gemäß den Merkmalen des Patentanspruchs 1 gelöst.

Der mit der Erfindung erzielte Vorteil besteht insbesondere darin, daß bei der Einstellung auf eine erkannte Zentraleinheit die Zentraleinheitslogik geschaltet wird, so daß das Sy­ stem entsprechend dem erkannten Zentraleinheits-Chip in einem IBM-PC-kompatiblen Sy­ stem betrieben werden kann, das die Chips i8086SX, i8087SX und i8086DX von Intel Co. verwendet.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand einer Zeichnung be­ schrieben. Es zeigen:

Fig. 1 den Aufbau einer Zentraleinheits-Logik gemäß der bekannten Chip-up-Entwurfsme­ thode;

Fig. 2 eine detaillierte Schaltungsanordnung einer selbstschaltenden Einrichtung für eine Zentraleinheits-Logik gemäß einer bevorzugten Ausführungsform der Erfindung.

Wie die Fig. 2 zeigt, weist die Selbstumschalteinrichtung für eine CPU- oder Zentralein­ heits-Logik gemäß einem bevorzugten Ausführungsbeispiel der Erfindung folgende Ele­ mente auf:

• (1) einen PGA (Pin Grid Array)-Zentraleinheitssockel 10;
• (2) ein ROM 20 (read only memory), das mit der Adressen-Sammelschiene und der Daten- Sammelschiene des PGA-Zentraleinheits-Sockels 10 verbunden ist;
• (3) einen Decoder 30, dessen Eingangsanschluß mit der Adressen-Sammelschiene und ei­ ner Ein-Aus-Schreibsignalleitung verbunden ist;
• (4) einen Informationsspeicher 40, dessen Eingangsanschlüsse mit einer Signalleitung D1 für niedrige Datenflüsse, mit einer Signalleitung D0 des PGA-Zentraleinheitssockels 10 und mit dem Decoder 30 verbunden sind;
• (5) eine PAL 50, deren Anschlüsse mit den Ausgangsanschlüssen A13, A15, B14, B15, C14 des PGA-CPU-Sockels 10 und dem Informationsspeicher 40 verbunden sind.

Bei der vorliegenden Erfindung wird zwar ein Zentraleinheits-Sockel verwendet, doch ist die Erfindung nicht auf einen solchen speziellen Sockel beschränkt.

Der Informationsspeicher 40 besteht aus einem D-Flipflop DF1, dessen Eingangsanschluß D mit einer Low-Data-Signalleitung D1 des PGA-Zentraleinheits-Sockel 10 verbunden ist. Der Taktgebereingang des Eingangsanschlusses CLK ist mit dem Ausgangsanschluß Q des Decoders 30 verbunden. Ein zweites D-Flipflop DF2 ist mit seinem Eingangsanschluß D mit der Low-Data-Signalleitung des PGA-CPU-Sockels 10 verbunden, während sein Takt­ gebereingang CLK mit dem Ausgangsanschluß Q des Decoders 30 verbunden ist.

Nachfolgend wird die Funktionsweise der Selbstschalteinrichtung für eine CPU-Logik ge­ mäß einem Ausführungsbeispiel der Erfindung beschrieben, wobei die oben erwähnte An­ ordnung zugrundegelegt wird.

Falls ein auf dem PGA-CPU-Sockel 10 angeordnetes Chip mit Energie versorgt wird, wird eine ROM BIOS Routine durchgeführt, die in dem ROM 20 der montierten CPU gespei­ chert ist. Diese ROM BIOS Routine erkennt den Typ bzw. die Art der Zentraleinheit. Wenn eine POST-Routine (POST= Power On Self Test) der ROM BIOS durchgeführt wird, erkennt die ROM BIOS die Art der Zentraleinheit. In dem Fall, daß ein i478SX-Chip verwendet wird, kann die ROM BIOS den MP#-Pin- B14-Wert der CPU lesen und bestim­ men, ob die vorliegende CPU ein i487SX-Typ ist oder nicht, indem sie die Tatsache aus­ nutzt, daß der MP#-Pin 14-Wert bei Leistungszufuhr stets einen niedrigen Wert annimmt. Die ROM BIOS bestimmt nämlich, daß die CPU kein i487SX-Typ ist, wenn der gelesene MP#-Pin B14-Wert eine "1" ist. Für den Fall, daß der MP#-Pin B14-Wert keine "1" ist, be­ zieht die ROM BIOS das softwaremäßige Setzen der Taktgebergrenze auf das i487SX- Chip.

Da die vorliegende CPU keine i487SX ist, wenn der MP#-Pin-B14-Wert der CPU "1" ist, liest die ROM BIOS den Wert eines Co-Prozessor-Steuerregisters in der CPU. Sodann be­ stimmt die ROM BIOS, ob der gelesene Wert des Co-Prozessor-Steuerregisters 37FH ist. Diese Operation kann durch folgende Befehle durchgeführt werden.

fninit: Initialisierung
fstcw label: Lies den Wert des Co-Prozessor-Steuerregisters
move ax, label
cmp ax, 37FH: erkenne den 8086DX.

Zu diesem Zeitpunkt ist der Wert des Registers 37FH, und die ROM BIOS erkennt, daß die vorliegende CPU eine i486DX ist und setzt die Zeitgebergrenze 1486DX softwaremä­ ßig. Hierdurch wird der Vorteil ausgenutzt, daß der Rückkehrwert (return value) durch das Co-Prozessor-Steuerregister 37FH wird, gemäß dem i486DX, der sich im Co-Prozessor befindet. Beträgt jedoch der Wert eines ax-Registers nicht 37 FH, so unterscheidet die ROM BIOS nacheinander, ob der Wert des ax-Registers im darauffolgenden Schritt FFFFH ist.

Für den Fall, daß ein i486SX vorliegt, wird von dem Rückkehrwert des Co-Prozessor- Steuerregisters Gebrauch gemacht, der zu FFFFH wird, was darin begründet liegt, daß er nicht wie im Falle des 1486SX-Chip eingebaut ist. Wird der Wert des ax-Registers zu FFFFH, so bestimmt die ROM BIOS, daß die vorliegende CPU ein i486SX-Chip ist und setzt die Zeitgebermarke softwaremäßig für den i486SX-Chip.

Die ROM BIOS stellt automatisch die Art der CPU in der Anfangsroutine des ROM BIOS in der bereits beschriebenen Weise fest. Falls der CPU-Typ erkannt ist, überträgt die ROM BIOS das Ergebnis zur Selbstumschalteinrichtung für die CPU-Logik. Dieser Vorgang kann durch folgende Befehle ausgeführt werden:

out xx, 01: für den Fall, daß es die CPU i486SX ist
out xx, 02: für den Fall, daß es sich bei der CPU und ein i487SX-Chip handelt
out xx, 03: für den Fall, daß die CPU ein i486DX-Chip ist und unter der Vorausset­ zung, daß xx eine optionale I/O-Adresse ist.

Liegt eine optionale I/O-Adresse vor, so wird das xx-Signal in den Decoder der Selbst­ schalteinrichtung für die CPU-Logik gegeben, und zwar über die Low-Adress-Sammel­ schiene A0-A7 des PGA-CPU-Sockels 10, der mit mit der CPU verbunden ist. Der Deco­ der 30 gibt das High-Signal vom PGA-CPU-Sockel 10 zu der Zeit auf den Informations­ speicher 40, wenn das EIN-AUS-Schreibsignal IOW eines Signals mit niedrigem Pegel Eingangssignal ist.

Nimmt man beispielsweise an, daß die optionale Adresse xx gleich BFH ist, so kann die Logik des Decoders wie folgt beschrieben werden:

Falls das Ausgangssignal mit hohem Pegel des Decoders 30 auf den Takteingangsanschluß CLK des ersten und des zweiten D-Flipflops DF1, DF2 des Informationsspeichers 40 gege­ ben wird, geben das erste und das zweite D-Flipflop die Datensignale D1, D0 des Eingangs des PGA CPU-Sockels 10 von der ansteigenden Flanke des Signaleingangssignals auf den Takteingangsanschluß CLK zu dem Eingangsanschluß D und zu dem Ausgangsanschluß Q. Demzufolge werden die Datensignale D1, D0 in den PAL 50 eingegeben.

Der PAL 50 schaltet demzufolge bei den A13, A15, B14, B15 und C14 Positionsan­ schlüssen des PGA CPU-Sockels 10 entsprechend den Informationssignalen D1, D0 über die Art der CPU und den Eingang vom Informationsspeicher 40. Auf diese Weise bildet das PAL die Systemschnittstelle zwischen den identischen Ausgangssignalen der CPU FERR#, IGNNE#, NMI, MP#, unabhängig von der Art der CPU und obwohl die CPU aus­ getauscht wurde.

Dies ergibt sich aus der Tatsache, daß nur vier Signale verschieden voneinander gesetzt werden, wenn man die Pin-Ausgänge der i485DX-, i487SX- und i486SX-Chips vergleicht Das FERR#-Signal der CPU ist nämlich am Positionsanschluß von C14 für den Fall defi­ niert, daß das i487DX-Chip am Positionsanschluß A13 beim i4875SX-Chip definiert ist, und es ist nicht definiert im Falle des i486SX-Chips. Außerdem ist das IGNE#-Signal der CPU am Positionsanschluß A15 für den Fall des i486DX-Chips definiert, und es ist defi­ niert beim Positionsanschluß A13 im Falle des i487SX-Chips, während es nicht definiert ist im Falle des i486SX-Chips. Weiterhin ist das MP#-Signal der CPU am Positionsan­ schluß von B 14 nur im Fall des i487SX-Chips definiert. Das NMI-Signal der CPU wird am Positionsanschluß B15 im Falle des i486-Chips definiert, es ist auch am Positionsan­ schluß B15 definiert im Falle des i487SX-Chips, und es ist ferner definiert am Positions­ anschluß A15 im Falle des i486SX-Chips. Die nachfolgende Tabelle zeigt den Vergleich der CPU-Signale gemäß den obigen Erläuterungen:

Wobei NC als "no connect" definiert ist.

Demgemäß empfängt das PAL 50 nacheinander die Signale, die an den verschiedenen Po­ sitionen definiert sind entsprechend der CPU, wenn die CPU geschaltet wird, und sie gibt stets die Signale zu denselben Signalen über einen entsprechenden Decodierungsprozeß. Auf diese Weise bringt die PAL 50 das System zum normalen Funktionieren, obwohl die CPU umgeschaltet wurde. Die Logik des PAL 50 kann für den genannten Decodierungs­ prozeß wie folgt ausgedrückt werden.

PAL- Gleichung

Demzufolge kann das PAL 50 entsprechend der Art der CPU stets feste Ausgangssignale im System bereitstellen, obwohl die Positionen der Ausgangssignale DERR#, IGNNE#, NMI,MP# vom PGA-CPU-Sockel 10 entsprechend der auf dem PGA-CPU-Sockel 10 montierten CPU geändert wurden.

Wie sich aus der vorstehenden Beschreibung ergibt, kann bei einem bevorzugten Ausfüh­ rungsbeispiel der Erfindung die Selbstschalteinrichtung für die CPU-Logik vorgesehen werden, die automatisch die CPU erkennt und die Taktgebereinsätze entsprechend der er­ kannten CPU setzt und die gleichzeitig die CPU-Logik derart schaltet, daß das System ent­ sprechend der Art der erkannten CPU in einem IBM-kompatiblen System betrieben wer­ den kann, in welchem CPU-Chips der Typen i80486SX, i80487SX und i80486DX der Fa. Intel Co. zum Einsatz kommen. Dieser Effekt der vorliegenden Erfindung kann auf Infor­ mationsverarbeitungsmaschinen und -werkzeuge von IBM-kompatiblen Systemen über­ tragen werden.

Claims (3)

1. Selbstschaltende Einrichtung für eine Zentraleinheits-Logik, mit

• a) einem Zentraleinheits-Sockel (10), der mit mehreren verschiedenen Zentraleinheits-Chips für verschiedene Verwendungszwecke bestückt werden kann;
• b) einem Lesespeicher (20), der mit einer Adressen-Sammelschiene und einer Daten-Sammel­ schiene des Zentraleinheits-Sockels (10) verbunden ist und der eine Software aufweist, welche die Art der Zentraleinheit zu Beginn des internen Betriebs erkennt, indem sie den MP#-Stift- B14-Wert der Zentraleinheit und den Wert eines Co-Prozessor-Steuerregisters liest;
• c) einem Decoder (30), der mit der Adressen-Sammelschiene und mit der Signalleitung einer Schreib-Lese-Leitung (IOW = in-output-write) des Zentraleinheits-Sockels (10) verbunden ist, um die Adresse eines Speichermediums zum Speichern von Informationen über die Art der Zentraleinheit bereitzustellen, die von der Software erkannt wurde;
• d) einem Signalspeicher (40), der mit einer Low-Data-Signalleitung des Zentraleinheits- Sockels (10) und einem Ausgangsanschluß des Decoders (30) verbunden ist und der die Infor­ mation über die Art der Zentraleinheit, die durch die Software entsprechend dem Ausgangs­ signal erkannt wurde, abspeichert;
• e) einer programmierbaren Logik (50), die mit dem Zentraleinheits-Sockel (10) und einem Ausgangsanschluß des Signalspeichers (40) verbunden ist und die das Zentraleinheits-Signal schaltet, das durch die Art der Zentraleinheit definiert ist.

2. Selbstschaltende Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Signal­ speicher (40) durch ein erstes D-Flipflop (DF1) gebildet ist, dessen Eingangsanschluß mit der Low-Data-Signalleitung des Zentraleinheits-Sockels (10) verbunden ist und daß sein Taktein­ gang mit dem Ausgangsanschluß des Decoders (30) verbunden ist; und daß ein zweites Flipflop (DF2) vorgesehen ist, dessen Eingangsanschluß mit der Low-Data-Datensignalleitung des Zen­ traleinheits-Sockels (10) verbunden ist, wobei sein Taktanschluß mit dem Ausgangsanschluß des Decoders (30) verbunden ist.

3. Selbstschaltende Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Zentra­ leinheits-Sockel (10) durch einen PGA-Sockel realisiert ist.