JPH06124194A - Ｃｐｕロジックの自動切換装置 - Google Patents

Ｃｐｕロジックの自動切換装置

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JPH06124194A
JPH06124194A JP4160900A JP16090092A JPH06124194A JP H06124194 A JPH06124194 A JP H06124194A JP 4160900 A JP4160900 A JP 4160900A JP 16090092 A JP16090092 A JP 16090092A JP H06124194 A JPH06124194 A JP H06124194A
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Abstract

(57)【要約】 （修正有） 【目的】 ＣＰＵの種類を自動的に感知し、その種類に
合うタイミングマージンを設定すると同時に感知された
ＣＰＵの種類にしたがい動作できるようにシステムを自
動切換えさせるＣＰＵロジックの自動切換装置を提供す
る。 【構成】 ＣＰＵチップが兼用に取付けられるＣＰＵソ
ケット１０と；ソケットのアドレスバスとデータバスに
連結され動作初期にＣＰＵの種類を検出するソフトウェ
アを内蔵しているＲＯＭ２０と；アドレスバスと入出力
書込信号線に連結されソフトウェアに検出されたＣＰＵ
種類に対する情報を貯蔵させるための貯蔵媒体のアドレ
スを提供するディコーダ３０と；ＣＰＵソケットの下位
データ信号線とディコーダの出力端子とに連結されディ
コーダの出力信号に応じソフトウェアで検出された情報
を貯蔵するラッチ４０と；ＣＰＵソケットとラッチの出
力端子に連結され同ソケットの相互異なる位置に定義さ
れているＣＰＵ信号をその種類にしたがいシステムが動
作できるように切換えるＰＡＬ５０とからなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ (Central Proc
essing Unit)ロジックの自動切換装置に係り、より詳し
くはｉ８０４８６ＳＸ，ｉ８０４８７ＳＸ，ｉ８０４８
６ＤＸのＣＰＵを支援するＩＢＭ ＰＣ (Internationa
l Business Machine Personal Computer) 互換機種で、
ＣＰＵの種類を自動的に感知して感知されたＣＰＵの種
類にしたがいシステムが動作することができるように切
換えせしめるＣＰＵ種類の自動切換装置に関する。
【０００２】
【従来の技術】ＩＭＢ ＰＣ互換機種を設計、製作、販
売する会社においては、製作工程の効率化及び多品種小
量生産のためのＦＭＳ (Flexible Manufacturing Syste
m)に対応するためにＰＣをモジュール別に製作する方式
が一つの趨勢となりつつある。かかる製作方式として、
ＰＣの全機能をいくつかの細部機能に分けて各機能をカ
ードで製作するモジュールデザイン方式と、ＣＰＵチッ
プのみを交替することによりＣＰＵの機能を変更するこ
とができるようにしたチップアップデザイン方式とがあ
る。
【０００３】モジュールデザイン方式のＣＰＵカードに
は、ＣＰＵのみならず、ＲＯＭ ＢＩＯＳ (Read Only
Memory Basic Input Output System) も一緒に内蔵され
ているが、使用者がＰＣのＣＰＵ種類を変更しようとす
る場合は、変更しようとするＣＰＵ種類を支援すること
ができるＲＯＭ ＢＩＯＳに変更しなければならないた
め、結局、ＣＰＵカード全体を交替しなければならない
という短所がある。かかる短所は使用者がＣＰＵチップ
のみの交替を望むにもかかわらず、ＣＰＵに関連された
付随的な回路素子などまでもすべて交替しなければなら
ないのでＣＰＵ交替に因る費用の増加を発生させるとい
う問題点がある。
【０００４】前記のような問題点を除去するためＣＰＵ
チップのみを交替してＰＣのＣＰＵ種類を変更すること
ができるチップアップデザイン方式が用いられている。
以下、添付された図面を参照として従来のチップアップ
デザイン方式によるＣＰＵロジックの構成について説明
する。図１は、従来のチップアップデザイン方式による
ＣＰＵロジックの構成図である。同図に示すように、従
来のチップアップデザイン方式によるＣＰＵロジック
【０００５】
【外１】 前記した構成による従来のチップアップデザイン方式に
よるＣＰＵロジックの動作は次の通りである。ｉ４８７
ＳＸ（１）が取付けられずｉ４８６ＳＸ（２）が取付け
られている場合、ｉ４８７ＳＸ（１）のＭＰ＃信号はハ
イとなる。この状態において、ハイ状
【０００６】
【外２】 子にはローの信号が入力されてｉ４８６ＳＸ（２）が動
作しないようになる。し
【０００７】
【外３】 使用者がｉ４８７ＳＸ（１）をＣＰＵとして用いるた
め、ｉ４８７ＳＸ（１）
【０００８】
【外４】 ない。しかしながら、前記した従来のチップアップデザ
イン方式においてはｉ４８７ＳＸ及びｉ４８６ＳＸの兼
用使用のみが可能であり、ｉ４８６ＤＸを支援しないと
いう問題点がある。
【０００９】前記問題点を除去するためｉ４８７ＳＸ、
ｉ４８６ＳＸ及びｉ４８６ＤＸすべてを兼用することが
できる４８６システムが開発されてきた。前記４８６シ
ステムで、ＣＰＵの種類をソフトウェア的な方法にて感
知されたＣＰＵの種類にしたがいタイミングマージンを
ソフトウェア的に自動的に設定する方法に関する技術が
大韓民国特許出願第９２−６６２号“ＣＰＵ種類の感知
方法とその表示装置”に開示された。
【００１０】
【発明が解決しようとする課題】しかしながら、前記し
た“ＣＰＵ種類の感知方法とその表示装置”は取付けら
れたＣＰＵの種類をソフトウェア的な方法で感知し、感
知されたＣＰＵ種類にしたがいタイミングマージンを設
定する動作を含んだ一連のソフトウェア的な処理動作の
みを提示しているばかり、実際にＣＰＵとシステムとの
連結のためのハードウェアに対しては具体的に言及され
ていないという問題点がある。
【００１１】したがって、本発明の目的は前記した従来
の問題点を解決するためのものであり、Intel Corp. の
ｉ４８７ＳＸ、ｉ４８６ＳＸ及びｉ４８６ＤＸを支援す
るＩＢＮ ＰＣ互換機種でＣＰＵの種類を自動的に感知
し、感知されたＣＰＵの種類に合うタイミングマージン
を設定しながら、同時に感知されたＣＰＵの種類にした
がいシステムが動作することができるようにシステムを
自動に切換えせしめるＣＰＵロジックの自動切換装置を
提供することである。
【００１２】
【課題を解決するための手段】前記目的を達成するため
の本発明の構成は、ｉ４８６ＤＸ、ｉ４８７ＳＸ、ｉ４
８６ＳＸなどのＣＰＵチップが兼用に取付けられるＣＰ
Ｕソケットと；前記ＣＰＵソケットのアドレスバスとデ
ータバスとに連結されて動作初期にＣＰＵの種類を検出
するソフトウェアを内蔵しているＲＯＭと；ＣＰＵソケ
ットのアドレスバスと入出力書込信号線に連結されてソ
フトウェアにより検出されたＣＰＵ種類に対する情報を
貯蔵させるための貯蔵媒体のアドレスを提供するディコ
ーダと；ＣＰＵソケットの下位データ信号線とディコー
ダの出力端子とに連結されてディコーダの出力信号に応
じてソフトウェアにより検出されたＣＰＵ種類に対する
情報を貯蔵するラッチと；ＣＰＵソケットとラッチの出
力端子とに連結されてＣＰＵソケットの相互異なる位置
に定義されているＣＰＵ信号をＣＰＵの種類にしたがい
システムが動作されることができるように切換えせしめ
るＰＡＬ (Programmable Array Logic) とからなる。
【００１３】
【実施例】前記した構成による本発明の好ましい実施例
を添付図面を参照して詳細に説明する。図２は本発明の
実施例にしたがうＣＰＵロジックの自動切換装置の詳細
回路図である。同図に示すように、本発明の実施例にし
たがうＣＰＵロジックの自動切換装置の構成は、ＰＧＡ
(Pin Grid Array) ＣＰＵソケット１０と、ＰＧＡ Ｃ
ＰＵソケット１０のアドレスバスとデータバスとに連結
されているＲＯＭ２０と
【００１４】
【外５】 端子が連結されたディコーダ３０と、ＰＧＡ ＣＰＵソ
ケット１０の下位データ信号線Ｄ１，Ｄ０と、ディコー
ダ３０の出力端子にそれぞれの入力端子が連結されたラ
ッチ４０と、ＰＧＡ ＣＰＵソケット１０のＡ１３，Ａ
１５，Ｂ１４，Ｂ１５，Ｃ１４位置端子とラッチ４０の
出力端子とにそれぞれの入力端子が連結されたＰＡＬ５
０とからなる。本発明の実施例においてはＰＧＡ ＣＰ
Ｕソケット１０としてＰＧＡ型を用いたが、本発明の技
術的範囲はこれに限定されない。
【００１５】前記ラッチ４０の構成は、ＰＧＡ ＣＰＵ
ソケット１０の下位データ信号線Ｄ１には入力端子Ｄが
連結され、ディコーダ３０の出力端子Ｑにはクロック入
力端子ＣＬＫが連結された第１Ｄ−フリップフロップＤ
Ｆ１と、ＰＧＡ ＣＰＵソケット１０の下位データ信号
線Ｄ０には入力端子Ｄが連結され、ディコーダ３０の出
力端子Ｑにはクロック入力端子ＣＬＫが連結された第２
Ｄ−フリップフロップＤＦ２とからなる。
【００１６】前記した構成による本発明の実施例にした
がうＣＰＵロジックの自動切換装置の動作は次の通りで
ある。ＰＧＡ ＣＰＵソケット１０にＣＰＵチップが取
付けられた後、電源が印加されると取付けられたＣＰＵ
によりＲＯＭ２０に貯蔵されたＲＯＭ ＢＩＯＳルーチ
ン（ＣＰＵの種類を検出するルーチンが含まれる）が行
なわれる。
【００１７】ＲＯＭ ＢＩＯＳのＰＯＳＴ (Power On S
elf Test) ルーチンが行なわれると、ＲＯＭ ＢＩＯＳ
がＣＰＵの種類を検出するとき、ｉ４８７ＳＸの場合は
ＭＰ＃ピンＢ１４があって電源が印加されると常にアク
ティブロー状態となるということを用いることにより、
ＲＯＭ ＢＩＯＳがＣＰＵのＭＰ＃ピンＢ１４の値を読
込み現在のＣＰＵがｉ４８７ＳＸであるかどうかを判断
することができる。すなわち、ＲＯＭ ＢＩＯＳは読込
んだＭＰ＃ピンＢ１４の値が１である場合はＣＰＵがｉ
４８７ＳＸではないと判断し、読込んだＭＰ＃ピンＢ１
４の値が１でない場合にはＣＰＵがｉ４８７ＳＸである
と判断する。ＭＰ＃ピンＢ１４の値が１ではない場合Ｒ
ＯＭ ＢＩＯＳはソフトウェア的にｉ４８７ＳＸのタイ
ミングマージンを設定する。
【００１８】ＣＰＵのＭＰ＃ピンＢ１４の値が１である
場合現在のＣＰＵはｉ４８７ＳＸではないので、ＲＯＭ
ＢＩＯＳは次の段階でＣＰＵの内部にあるコプロセッ
サコントロールレジスタの値を読み出す。次に、ＲＯＭ
ＢＩＯＳは読込んだコプロセッサコントロールレジス
タの値が３７ＦＨであるかを判断し、前記の動作は、次
の命令により行なうことができる。
【００１９】ｆｎｉｎｉｔ ；初期化 ｆｓｔｃｗ ｌａｂｅｌ；コプロセッサのコントロール
レジスタの値を読込み ｍｏｖｅ ａｘ，ｌａｂｅｌ ｃｍｐ ａｘ，３７ＦＨ； ８０４８６ＤＸ判別 このとき、ａｘレジスタの値が３７ＦＨであるとＲＯＭ
ＢＩＯＳは現在のＣＰＵがｉ４８６ＤＸであることを
判断し、ソフトウェアでｉ４８６ＤＸがタイミングマー
ジンを設定する。これは、ｉ４８６ＤＸにはコプロセッ
サが内蔵されているのでコプロセッサのコントロールレ
ジスタを通してリターン値が３７ＦＨになることを用い
たものである。しかしながら、ａｘレジスタの値が３７
ＦＨではないとＲＯＭ ＢＩＯＳは続けて次の段階でａ
ｘレジスタの値がＦＦＦＦＨであるかを判断する。これ
は、ｉ４８６ＳＸの場合にはコプロセッサがないのでコ
プロセッサコントロールレジスタのリターン値がＦＦＦ
ＦＨになることを用いたものである。ａｘレジスタの値
がＦＦＦＦＨである場合ＲＯＭ ＢＩＯＳは現在のＣＰ
Ｕがｉ４８６ＳＸであることと判断してソフトウェア的
にｉ４８６ＳＸのタイミングマージンを設定する。
【００２０】前記のような方法でＲＯＭ ＢＩＯＳは、
ＲＯＭ ＢＩＯＳの初期ルーチンでＣＰＵの種類を自動
に感知する。ＣＰＵの種類が感知されるとＲＯＭ ＢＩ
ＯＳは、その結果をＣＰＵロジック自動切換装置に送る
ようになるが、かかる動作は、次の命令により行なうこ
とができる。
【００２１】 ｏｕｔ ＸＸ，０１；ＣＰＵがｉ４８６ＳＸである場合 ｏｕｔ ＸＸ，０２；ＣＰＵがｉ４８７ＳＸである場合 ｏｕｔ ＸＸ，０３；ＣＰＵがｉ４８６ＤＸである場合 （ただし、ＸＸは任意のＩ／Ｏアドレス） 任意のＩ／ＯアドレスであるＸＸ信号がＣＰＵと連結さ
れているＰＧＡ ＣＰＵソケット１０の下位アドレスバ
スＡ０〜Ａ７を通じＣＰＵロジック自動切換装置のディ
コーダ３０に入力されると、ディコーダ３０はＰＧＡ
ＣＰＵソケット
【００２２】
【外６】 ４０に出力する。例えば、前記した任意のアドレスＸＸ
をＢＦＨというときディコーダ３０のロジックは、次の
式により構成することができる。
【００２３】
【外７】 ディコーダ３０からハイの出力信号がラッチ４０の第
１、第２Ｄ−フリップフロップＤＦ１，ＤＦ２のクロッ
ク入力端子ＣＬＫに入力されると、第１、第２Ｄ−フリ
ップフロップＤＦ１，ＤＦ２はクロック入力端子に入力
された信号の立上りエッジで入力端子Ｄに入力されたＰ
ＧＡ ＣＰＵソケット１０のデータ信号Ｄ１，Ｄ０を出
力端子Ｑに出力する。したがって、ＰＡＬ５０にデータ
信号Ｄ１，Ｄ０が入力される。
【００２４】ＰＡＬ５０は、ラッチ４０から入力された
ＣＰＵ種類に対する情報信号Ｄ１，Ｄ０に応じＰＧＡ
ＣＰＵソケット１０のＡ１３，Ａ１５，Ｂ１４，Ｂ１
５，Ｃ１４位置端子の信号を適切に切換えせしめること
により、ＣＰＵが交替されてもＣＰＵの種類に関係なし
に常にシステムがＣＰＵの同一な出力信号（ＦＥＲＲ
＃，ＩＧＮＮＥ＃，ＮＭＩ，ＭＰ＃）とインタフェース
されることができるようにする。
【００２５】これは、ｉ４８６ＤＸ、ｉ４８７ＳＸ、ｉ
４８６ＳＸのピンアウトを比べてみるとき、相互四つの
信号のみが異なるように設定されているという点に着目
したものである。すなわち、ＣＰＵのＦＦＲＲ＃信号
は、ｉ４８６ＤＸの場合Ｃ１４位置端子に定義されてお
り、ｉ４８７ＳＸの場合Ａ１３位置端子に定義されてお
り、ｉ４８６ＳＸの場合は定義されていない。さらに、
ＣＰＵのＩＧＮＮＥ＃信号は、ｉ４８６ＤＸの場合Ａ１
５位置端子に定義されており、ｉ４８７ＳＸの場合Ａ１
３位置端子に定義されており、ｉ４８６ＳＸの場合は定
義されていない。さらに、ＣＰＵのＭＰ＃信号はｉ４８
７ＳＸの場合にのみＢ１４位置端子に定義されている。
そして、ＣＰＵのＮＭＩ信号は、ｉ４８６ＤＸの場合Ｂ
１５位置端子に定義されており、ｉ４８７ＳＸの場合Ｂ
１５位置端子に定義されており、ｉ４８６ＳＸの場合は
Ａ１５位置端子に定義されている。以上でのようにＣＰ
Ｕ信号に対する比較を表に作ってみると次の通りであ
る。
【００２６】
【表１】 ───────────────────────────────── 定義された位置端子 ────────────────────────── ＣＰＵ信号 ｉ４８６ＤＸ ｉ４８７ＳＸ ｉ４８６ＳＸ ────────────────────────────────── ＦＥＲＲ＃ Ｃ１４ Ａ１３ ＮＣ ＩＧＮＮＥ＃ Ａ１５ Ａ１５ ＮＣ ＭＰ＃ ＮＣ Ｂ１４ ＮＣ ＮＭＩ Ｂ１５ Ｂ１５ Ａ１５ ────────────────────────────────── （ここで、ＮＣ＝Ｎｏ Ｃｏｎｎｅｃｔ） したがって、ＰＡＬ５０は、ＣＰＵが交替されるとＣＰ
Ｕにしたがい相互異なる位置に定義されている信号など
を入力されて、適当なディコーディング作業を通じ常に
同様の信号線に出力せしめることにより、ＣＰＵが交替
されてもシステムが正常的に動作されることができる。
前記したディコーディング作業のためのＰＡＬ５０のロ
ジックは、次の式により構成される。
【００２７】ＰＡＬ方程式
【００２８】
【外８】 したがって、ＰＡＬ５０は、ＰＧＡ ＣＰＵソケット１
０に取付けられるＣＰＵにしたがいＰＧＡ ＣＰＵソケ
ット１０内における出力信号ＤＥＲＲ＃，ＩＧＮＮＥ
＃，ＮＭＩ，ＭＰ＃の位置が変動されても、システムに
はＣＰＵの種類にしたがい常に固定された出力信号を提
供することができる。
【００２９】
【発明の効果】以上のように本発明の実施例において、
Intel Corp. のｉ４８７ＳＸ、ｉ４８６ＳＸ、ｉ４８６
ＤＸを支援するＩＢＮ ＰＣ互換機種でＣＰＵの種類を
自動に感知して感知されたＣＰＵの種類に合うタイミン
グマージンを設定しながら同時に感知されたＣＰＵの種
類にしたがいシステムが動作することができるようにシ
ステムを自動に切換えせしめる効果を有するＣＰＵロジ
ックの自動切換装置を提供することができる。本発明の
かかる効果は、ＩＢＭ ＰＣ互換機種の情報処理機器分
野において用いることができる。
【図面の簡単な説明】
【図１】従来のチップアップデザイン方式によるＣＰＵ
ロジックの構成図である。
【図２】本発明の実施例にしたがうＣＰＵロジックの自
動切換装置の詳細回路図である。
【符号の説明】
１０ ＰＧＡ ＣＰＵソケット ２０ ＲＯＭ ３０ ディコーダ ４０ ラッチ ５０ ＰＡＬ ＣＬＫ クロック入力端子 Ｄ１ 下位データ信号線

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ｉ４８６ＤＸ，ｉ４８７ＳＸ，ｉ４８６
    ＳＸなどのＣＰＵチップが兼用に取付けられるＣＰＵソ
    ケットと；前記ＣＰＵソケットのアドレスバスとデータ
    バスとに連結されて動作初期にＣＰＵの種類を検出する
    ソフトウェアを内蔵しているＲＯＭと；ＣＰＵソケット
    のアドレスバスと入出力書込信号線に連結されてソフト
    ウェアにより検出されたＣＰＵ種類に対する情報を貯蔵
    させるための貯蔵媒体のアドレスを提供するディコーダ
    と；ＣＰＵソケットの下位データ信号線とディコーダの
    出力端子とに連結されてディコーダの出力信号に応じて
    ソフトウェアにより検出されたＣＰＵ種類に対する情報
    を貯蔵するラッチと；ＣＰＵソケットとラッチの出力端
    子とに連結されてＣＰＵソケットの相互異なる位置に定
    義されているＣＰＵ信号をＣＰＵの種類にしたがいシス
    テムが動作されることができるように切換えせしめるＰ
    ＡＬ（Programmable Array Logic) からなることを特徴
    とするＣＰＵロジックの自動切換装置。
  2. 【請求項２】 前記ラッチは、ＰＧＡ ＣＰＵソケット
    １０の下位データ信号線Ｄ１には入力端子Ｄが連結さ
    れ、ディコーダ３０の出力端子Ｑにはクロック入力端子
    ＣＬＫが連結された第１Ｄ−フリップフロップＤＦ１
    と；ＰＧＡ ＣＰＵソケット１０の下位データ信号線Ｄ
    ０には入力端子Ｄが連結され、ディコーダ３０の出力端
    子Ｑにはクロック入力端子ＣＬＫが連結された第２Ｄ−
    フリップフロップＤＦ２とからなることを特徴とする請
    求項１記載のＣＰＵロジックの自動切換装置。
  3. 【請求項３】 前記ＣＰＵソケットはＰＧＡ型からなる
    ことを特徴とする請求項１記載のＣＰＵロジックの自動
    切換装置。
JP4160900A 1992-02-12 1992-06-19 Ｃｐｕロジックの自動切換装置 Expired - Lifetime JPH0760382B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2034/1992 1992-02-12
KR1019920002034A KR950002162B1 (ko) 1992-02-12 1992-02-12 Cpu 로직의 자동 절환 장치

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JPH06124194A true JPH06124194A (ja) 1994-05-06
JPH0760382B2 JPH0760382B2 (ja) 1995-06-28

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JP4160900A Expired - Lifetime JPH0760382B2 (ja) 1992-02-12 1992-06-19 Ｃｐｕロジックの自動切換装置

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JP (1) JPH0760382B2 (ja)
KR (1) KR950002162B1 (ja)
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790834A (en) * 1992-08-31 1998-08-04 Intel Corporation Apparatus and method using an ID instruction to identify a computer microprocessor
US5848250A (en) * 1993-04-01 1998-12-08 Packard Bell Nec Processor upgrade system for a personal computer
US5490279A (en) * 1993-05-21 1996-02-06 Intel Corporation Method and apparatus for operating a single CPU computer system as a multiprocessor system
US5884091A (en) * 1993-12-08 1999-03-16 Intel Corporation Computer system having a central processing unit responsive to the identity of an upgrade processor
US5611053A (en) * 1994-01-21 1997-03-11 Advanced Micro Devices, Inc. Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers
AU2821395A (en) * 1994-06-29 1996-01-25 Intel Corporation Processor that indicates system bus ownership in an upgradable multiprocessor computer system
US5734872A (en) * 1994-09-19 1998-03-31 Kelly; Michael CPU interconnect system for a computer
US5809093A (en) * 1995-06-02 1998-09-15 Dsc Communications Corporation Apparatus and method of frame aligning information in a wireless telecommunications system
GB2301752B (en) * 1995-06-02 2000-03-29 Dsc Communications Control message transmission in telecommunications systems
US5742595A (en) * 1995-06-02 1998-04-21 Dsc Communications Corporation Processing CDMA signals
GB2337861B (en) * 1995-06-02 2000-02-23 Dsc Communications Integrated directional antenna
US5915216A (en) * 1995-06-02 1999-06-22 Dsc Communications Corporation Apparatus and method of transmitting and receiving information in a wireless telecommunications system
GB2301751B (en) * 1995-06-02 2000-02-09 Dsc Communications Control message transmission in telecommunications systems
US5745496A (en) * 1995-06-02 1998-04-28 Dsc Communications Corporation Apparatus and method of establishing a downlink communication path in a wireless telecommunications system
US5696766A (en) * 1995-06-02 1997-12-09 Dsc Communications Corporation Apparatus and method of synchronizing a transmitter in a subscriber terminal of a wireless telecommunications system
GB2301717B (en) * 1995-06-02 1999-08-11 Dsc Communications Network controller for monitoring the status of a network
GB2301737A (en) * 1995-06-02 1996-12-11 Dsc Communications Method of Transmitting Information in a Wireless Telecommunications System
GB2301735B (en) * 1995-06-02 1999-07-28 Dsc Communications Message handling in a telecommunications network
US5987548A (en) * 1997-07-07 1999-11-16 International Business Machines Corporation Method and apparatus for determining system identification number system using system data bus and pull-up resistors in combination with a sensing circuitry
KR19990011440A (ko) * 1997-07-23 1999-02-18 김영환 모든 cpu에 접근이 가능한 인터페이스 장치
US5951681A (en) * 1997-12-01 1999-09-14 Micro-Star International Co., Ltd. Method and device of plugging and immediately playing a CPU
US6985987B2 (en) * 2000-11-01 2006-01-10 Via Technologies, Inc. Apparatus and method for supporting multi-processors and motherboard of the same
DE10323012B4 (de) * 2003-05-21 2005-06-02 Austriamicrosystems Ag Programmierbare, integrierte Schaltungsanordnung und Verfahren zur Programmierung einer integrierten Schaltungsanordnung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02293962A (ja) * 1989-05-08 1990-12-05 Seiko Epson Corp マイクロプロセッサ制御装置
JPH04195527A (ja) * 1990-11-28 1992-07-15 Nec Corp 計算機システム
JPH04326423A (ja) * 1991-04-26 1992-11-16 Toshiba Corp バージョンアップ管理システム
JPH05204617A (ja) * 1991-06-17 1993-08-13 Sun Microsyst Inc 特定のコンピュータ・ハードウェア・アーキテクチャのために作成されたソフトウェアのバージョンの互換性を確保する装置および方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219904A (ja) * 1985-07-18 1987-01-28 Diesel Kiki Co Ltd マイクロプロセツサを用いた制御装置
US4967346A (en) * 1988-03-14 1990-10-30 Advanced Micro Devices, Inc. Universal microprocessor interface circuit
JPH0240753A (ja) * 1988-07-22 1990-02-09 Internatl Business Mach Corp <Ibm> 情報処理システムを自動的に構成するためのシステム
US5163145A (en) * 1989-04-25 1992-11-10 Dell Usa L.P. Circuit for determining between a first or second type CPU at reset by examining upper M bits of initial memory reference
KR930006553A (ko) * 1991-09-27 1993-04-21 리차드 이. 살웬 디지탈 컴퓨터 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02293962A (ja) * 1989-05-08 1990-12-05 Seiko Epson Corp マイクロプロセッサ制御装置
JPH04195527A (ja) * 1990-11-28 1992-07-15 Nec Corp 計算機システム
JPH04326423A (ja) * 1991-04-26 1992-11-16 Toshiba Corp バージョンアップ管理システム
JPH05204617A (ja) * 1991-06-17 1993-08-13 Sun Microsyst Inc 特定のコンピュータ・ハードウェア・アーキテクチャのために作成されたソフトウェアのバージョンの互換性を確保する装置および方法

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