JP3751527B2 - 代替マスタ用の縦型コネクタを備えたデータ処理システム - Google Patents

代替マスタ用の縦型コネクタを備えたデータ処理システム Download PDF

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Description

【0001】
【産業上の利用分野】
本発明は、パーソナル・コンピュータに関し、より詳しくは、プレーナ・ボード上のコネクタを介して直接接続された代替バス・マスタからローカル・バスのインターフェースを行うための改良に関するものである。すなわちAT及び互換アーキテクチャ等のバス・アーキテクチャ用に開発されたバス・マスタ用に特に設計された構成要素及びソフトウェアの利用性を拡張して、マイクロ・チャネル・アーキテクチャ用に作成されたプログラムを利用できるようにすることに関する。
【0002】
【従来の技術】
一般にパーソナル・コンピュータ・システムは、現代社会の多くの分野にコンピュータ・パワーを提供するために広範に使用されるようになった。パーソナル・コンピュータ・システムは、通常、単一のシステム・プロセッサ及びそれに付随する揮発性/非揮発性メモリ、表示装置、キーボード、1つまたは複数のディスケット・ドライブ、固定ディスク記憶装置、及び任意選択のプリンタを有するシステム・ユニットからなる、デスク・トップ型、床置き型、または携帯型のマイクロコンピュータとして定義することができる。これらのシステムの顕著な特徴の1つは、マザーボードまたはシステム・プレーナ(プレーナ・ボード)を用いてこれらの構成要素を一緒に接続していることである。これらのシステムは、主として、単一のユーザに独立の計算能力を与えるように設計され、個人や小企業でも購入できるように比較的安価な価格になっており、かつ個人や、小企業が使用できるように適合されている。このようなパーソナル・コンピュータ・システムの例は、IBMのパーソナル・コンピュータAT、及びIBMパーソナル・システム/2 モデル25、30、L40SX、50、55、65、70、80、90、95である。パーソナル・コンピュータAT、パーソナル・システム/2などはIBMの商標である。
【0003】
これらのシステムは、大別して2つのFamilyに分類することができる。第1のFamilyは、通常Family1モデルと呼ばれ、IBMパーソナル・コンピュータAT、及び当業界で認められている他の「IBM互換」機によって例示されるバス・アーキテクチャを使用する。第2のFamilyは、Family2モデルと呼ばれ、IBMパーソナル・システム/2 モデル50ないし95、及びその互換機によって例示されるIBMのマイクロ・チャネル・バス・アーキテクチャを使用する。
【0004】
Family1の初期のモデルは、通常、広く普及しているインテル8088または8086マイクロプロセッサをシステム・プロセッサとして使用していた。これらのプロセッサは、1メガバイトのメモリをアドレス指定できる能力を有する。後のFamily1モデル、及びFamily2モデルは、通常、より高速のインテル80286、80386、80486マイクロプロセッサを使用している。これらのマイクロプロセッサは、より低速のインテル8086マイクロプロセッサをエミュレートするために実モードで動作し、またいくつかのモデルではアドレス指定範囲を1メガバイトから4ギガバイトに拡張する保護モードで動作することができる。本質的には、インテル80286、80386、及び80486プロセッサの実モード機能は、8086及び8088マイクロプロセッサ用に書かれたソフトウエアに関してハードウエア互換性を有する。
【0005】
パーソナル・コンピュータ技術が発展して、8ビットから16ビットに、ついには32ビット幅のバス・インタラクションに移行し、実モード動作と保護モード動作が可能なより高速のマイクロプロセッサに移行するにつれて、パーソナル・コンピュータのアーキテクチャをいくつかの変化するバス・エリアに分離することによって性能向上の追求が行われてきた。より具体的には、最初のIBM PCコンピュータ・システムでは、後に拡張バスとして知られたものは、必要に応じてバッファを設け、多重化を解除してはいるものの、本質的にはマイクロプロセッサ8086または8088接続を単に拡張したものであった。後で、ATバス仕様が開発され、広く使用されるようになると(現在では「業界標準アーキテクチャ」(ISA)とも呼ばれる)、マイクロプロセッサとバスの間のほとんど直接的な接続を切り離すことが可能となった。その結果、いわゆるローカル・プロセッサ・バス(ローカル・バス)が生まれ、拡張バスは入出力バスと名前が変更された。
【0006】
通常、性能を向上させるために、ローカル・バスは、入出力バスよりも高速のクロック速度(通常、Hzで表す)で走る。また、IBM ATアーキテクチャは、直接メモリ・アクセス(DMA)割込みを使って、入出力バス上で複数のマイクロプロセッサを走行させる可能性を開いた。
【0007】
C.ヒース(Heath)及び W.L.ロッシュ(Rosch)著 "The Micro ChannelTM Architecture Handbook"、ブラディ(Brady)刊及び W.L.ロッシュ著 "The Winn Rosch Hardware Bible"、ブラディ刊は、本発明で企図する、バス・アーキテクチャ及び代替バス・マスタなどその他の構成要素及びシステムを扱い、説明している。
【0008】
【発明が解決しようとする課題】
性能の向上が引き続き追求され、マイクロプロセッサのより高速なクロック速度が達成可能になるにつれて、Family2の諸機能をFamily1システムに適合させることを望ましいとする考え方が進展してきた。これを実行するには、バス・マスタ制御が必要である。現在まで、これは、プレーナの再設計、及び通常扱いにくく高価につく回路の再加工によって実現されてきた。ATバス上のバス・マスタ制御は実施が難しく、互換性を維持しながら多数のバス・マスタを組み込むことはほぼ不可能なので、特にATバス・システムでは、チャネル接続は好ましくない。コネクタの再加工はまた、大きな回路板面積を消費する可能性もある。
【0009】
【課題を解決するための手段】
以上のことを念頭において、本発明は、Family2の特徴及び諸機能を実施する際に、Family1のコンピュータ・システム・アーキテクチャの使用を可能にする。これは、ローカル・バス及び入出力バスの両方を受ける直接結合プレーナ・リセプタを用いて構成されたシステムによって実施される。
【0010】
【発明の実施の形態】
本発明については、後で本発明の好ましい実施例を示す添付の図面を参照しながらより詳しく説明するが、以下の説明を始めるに当たり、当業者なら、本発明の有利な結果を達成しながら、本明細書に記載する本発明を修正できるであろうことを了解されたい。したがって、以下の説明は当業者を対象とする広範な教示的開示であり、特許請求の範囲で定義される本発明を限定するものではないことを理解されたい。
【0011】
より具体的に添付の図面を参照すると、図1には、本発明を組み込んだマイクロコンピュータ10が示されている。上記のように、コンピュータ10は、付随するモニタ11、キーボード12、ならびに印刷装置または作図装置14を有することができる。図2に示すように、コンピュータ10は、カバー15を有する。このカバー15は、シャーシ19と協働して、ディジタル・データを処理し記憶するためのデータ処理要素及び記憶要素を受けるための、囲まれ遮蔽された空間を画定する。これらの構成要素の少なくともいくつかは、シャーシ19上に装着されたプレーナ・ボード20上に装着されている。このプレーナ・ボードは、上記の諸構成要素、及びフロッピー・ディスク駆動機構、様々な形の直接アクセス記憶装置、アクセサリ・カードやアクセサリ・ボードなど他の関連要素を含む、コンピュータ10の構成要素を電気的に相互接続するためのベースとなる。
【0012】
シャーシ19は、図2に示すように、底面13及び背面パネル16を有し、磁気ディスクや光ディスク用のディスク駆動機構、テープ・バックアップ駆動機構などのデータ記憶装置を受ける、少なくとも1つの開いたベイ22を画定する。図示されている形では、上側ベイは第1のサイズの周辺駆動機構(3.5インチ駆動機構など)を受けるように適合されている。そこに挿入されたディスケットを受けることができ、ディスケットを用いて、データを受け取り、記憶し、引き渡すことができる、取外し可能媒体直接アクセス記憶装置である、周知のようなフロッピー・ディスク駆動機構を、上側ベイ22内に設けることが可能である。
【0013】
図5は、プレーナ・ボード20上に装着された諸構成要素、プレーナ・ボード20の入出力スロットへの接続、及びパーソナル・コンピュータ・システムのその他のハードウェアを含む、本発明による図2のシステム10のようなコンピュータ・システムの様々な構成要素を示す、パーソナル・コンピュータ・システムの構成図である。プレーナ・ボード20には、システムの中央演算処理装置32(CPU)が直接接続されている。CPU32として、適当などんなマイクロプロセッサでも使用できるが、最適なマイクロプロセッサの1つはインテル80386である。このCPUは、ローカル・アドレス・バス34、ローカル制御バス36、ローカル・データ・バス38からなる高速で動作するCPUのローカル・バスにハードワイヤ接続されている。
【0014】
プロセッサ32の他に、コプロセッサ40、プロセッササポートチップ42、入出力制御装置/DMA44もすべて、ローカル・アドレス・バス34、ローカル制御バス36、ローカル・データ・バス38からなるローカル・バスに沿って接続されている。動作の際にローカル・バスは、アドレス・バス及びデータ・バスのデータフローを各々制御する別々のバッファ46及び48に信号を供給する。これらのバッファ46及び48の出力と、ATバスの制御を行うプロセッササポートチップ42の出力が組み合わされて、しばしば入出力バスあるいは拡張バスと呼ばれる、アドレス、データ、及び制御用の総合的ATバス(ATアドレス・バス、AT制御バスあるいはATデータ・バス)が形成される。
【0015】
プロセッササポートチップ42は、実際には、図5に示されていない多数の接続を論理回路の全体にわたって有するが、プレーナ・ボード20用の制御センタのように機能する。これは、すべてのバッファ、すなわちメモリ・バッファ55とバッファ46,48を制御する信号を供給する。プロセッサ32によって生成されるサイクルは、まずプロセッササポートチップ42が検出し、そのサイクルが入出力制御装置/DMA44、メモリ52,54、あるいはコプロセッサ40など、局所装置用なのかどうか、あるいはそれを動作のためにATバス(ATアドレス・バス、AT制御バスあるいはATデータ・バス)に渡すべきかどうかを決定する。したがって、ATバス制御を生成するだけでなく、コプロセッサ40及びメモリ52,54、入出力制御装置/DMA44、ならびにATバスとローカル・バスとを接続するバッファ46及び48とのインターフェース処理をも調整する。バッファ46は、本発明の企図する所では、再駆動機能またはラッチ機能を実行するための論理バッファである。
【0016】
図5の入出力制御装置/DMA44は、プレーナ・ボード20と共に使用される1個の単一装置である。これは、ローカル・アドレス・バス34、及び図5に示されていない狭いデータ・バス上に接続される。この入出力制御装置/DMA44は、DMAサイクル中に制御を引き受け、目標アドレスをローカル・アドレス・バス34にセットし、次いでそれがアドレス・バッファ46を介してATアドレス・バスから再駆動される。さらに、入出力制御装置44は、端子56に接続される8042キーボード/マウスコントローラ、16450シリアルポートコントローラ、82077ディスケットコントローラ、実時間クロックを含むいくつかの個別LSIチップに対するインターフェースを行う。入出力制御装置/DMA44はまた、並列ポート出力を直接供給する。入出力制御装置/DMA44のチップは、様々なLSIチップ用のアドレス復号を行い、そのためフロント・エンドでのアドレス復号は不要である。また、プレーナ・ボード20または縦型カード23内に、ローカル・バス(ローカル・アドレス・バス34、ローカル制御バス36、ローカル・データ・バス38)の制御を選択し優先順位をつける、アービタ(図示せず)を備えることが企図されている。例えば、プロセッササポートチップ42がその機能を果すこともできる。
【0017】
この本実施の形態では、図3及び図4を見ると最もよくわかるように、ATバス信号は、5個のコネクタ・カード・スロット24、25、26、27、28を有する縦型カード23に縦型コネクタ50を介して達する。ローカル・アドレス・バス34、ローカル制御バス36、ローカル・データ・バス38も、縦型コネクタ50に直接接続される。これで、縦型コネクタ50は、さらに、特にATシステムのローカル・バスまたはバス・マスタと連絡するプラグイン装置をコネクタ・カード・スロット24、25、26、27、28のうちの1つで受けるために、プラグインの縦型カード23を受ける準備ができる。これにより、Family1の動作に加えて、Family2レベル機能用の縦型カード23が提供できる。
【0018】
図5で、CPU32は、さらに、バッファ55を介して、ここには単一のインライン・メモリ・モジュールSIMM52として示されている揮発性ランダム・アクセス・メモリ、及びBIOS ROM54に接続されている。ROM54は、CPU32に対する基本入出力動作用の命令を記憶する。BIOS ROM54は、端子56に接続される、キーボード、直列ポート、ディスケット、並列ポート、実時間クロック、マウスなどの入出力装置間のインターフェースを行うためのBIOSと、マイクロプロセッサ32のオペレーティング・システムを、入出力制御装置/DMA44と共に含んでいる。BIOSの実行時間を削減するため、ROM59に記憶されている命令をSIMM52のRAM中にコピーすることができる。
【0019】
バッファされたローカル・アドレスおよびデータのバスにはさらに、文字ベースの情報を記憶し、図形またはイメージ・ベースの情報を記憶するためのグラフィック・ビデオ・メモリ60に関連する、ビデオ信号プロセッサ(VSP)58などの様々な入出力構成装置が結合できる。ビデオ・プロセッサ58と交換されたビデオ信号は、ディジタル・アナログ変換器(DAC)62を介して、端子56にあるモニタまたはその他の表示装置に渡すことができる。
【0020】
以後、特に図5及び図6のシステム構成図を参照して本発明を説明するが、以下の説明の始めに、本発明による装置及び方法はプレーナ・ボードの他のハードウェア構成と共に使用できることを了解されたい。例えば、システム・プロセッサ32は、インテル80486マイクロプロセッサでもよい。
【0021】
図6の実施態様構成図に詳しく入る前に、まず、いわゆる多重マスタまたはバス・マスタのパーソナル・コンピュータによる支援を考察しておくのが適当である。本明細書では、「マスタ」とは、プロセッサまたはバスに対する制御を獲得し、バス上でアドレス信号、データ信号、制御信号を駆動するように設計された何らかの回路である。このような機能を備えると、マスタ装置は、システム・メモリと他の機器との間で情報を転送できるようになる。
【0022】
互いに交替し得るマスタは、システム・マスタ(通常、CPU)、DMAマスタ、バス・マスタの3種に大別できる。システム・マスタは、システム構成を制御し管理する。これは、通常、システムにおけるデフォルトのマスタである。デフォルトのマスタとは、他のマスタが要求していない場合、バスを所有するものをいう。DMAマスタは、DMAスレイブとメモリ・スレイブの間でデータを転送する特別な型式のマスタであり、バスの割当てを行わず、アービトレータであるDMAスレイブにサービスする。本明細書では、バス・マスタは、バスの使用を割り当て、入出力スレイブまたはメモリ・スレイブとの情報転送を支援する。
【0023】
バス・マスタは必ずしもプロセッサを必要としないので、何によってある装置がバス・マスタになるのかよく誤解される。また、バス・マスタは、別のバス・マスタからアクセスされた時、スレイブとして応答するよう求められることがある。バス・マスタは、割当てによりバスの制御を獲得し、特定のバス・サイクルの実行を制御する能力をもつことが特徴である。
【0024】
一般的に、全機能制御装置、特殊機能制御装置、プログラム式特殊機能制御装置の、3種のバス・マスタが存在する。これらの間の基本的相違は、柔軟度、機能、価格にある。全機能制御バス・マスタは最も柔軟性があり、最も多くの機能を有し、一般に最も高価である。通常、全機能バス・マスタは、それ自体のプログラム式CPUを有し、オペレーティング・システム・ソフトウェアを含めて全システム資源を制御することができる。特殊機能制御装置は、柔軟性、機能、価格が最も低い。通常、特殊機能制御装置は、他のマスタからの支援をほとんどまたは全く必要とせず、特定の機能を実行するのに、CPUを使用せず、論理回路を使用する。プログラム式特殊機能制御装置は、両者の中間にある。特殊機能制御装置とプログラム式特殊機能制御装置の基本的相違は、バス・マスタの機能または実行特性あるいはその両方を修正できる能力である。このような修正は、処理装置の使用、または設定可能なレジスタによって実施できる。
【0025】
Micro ChannelアーキテクチャがIBMのPS/2製品ラインに導入されることによって、真のバス・マスタ機能が実施された。ハードウェア媒介調停プロセス、優先使用の方法、バスを平等に共用するための公平アルゴリスムが、Micro ChannelとATマスタ機能の主な相違である。ATアーキテクチャの下でのバス・マスタ機能は、バス制御の問題と、メモリ再生サイクルの損失によるデータの喪失の問題という簡単でない課題を解くことを必要とした。
【0026】
Van Nostrand Reinhold 社より出版された、パット A.バウルズ(Pat A. Bowlds)博士の著 "Micro Channel Architecture: Revolution in Personal Computer" は、本発明で企図する、マスタ、装置、調停の問題を扱っている。
【0027】
図6の実施態様構成図は、構成図に関して図5より上の別のレベルである。これは、ローカル・バス78(ローカル・アドレス・バス、ローカル・データ・バスおよびローカル制御バス)に加えて、プロセッササポートチップ74の出力、アドレス及びデータ・バッファ76の出力線を経由するATバス70(ATアドレス・バス、ATデータ・バスおよびAT制御バス)を示している。この図に示されたローカル・バス装置は、縦型コネクタ50を介してローカル・バス78に接続される、入出力制御装置または回路内エミュレータ(ICE)80である。これは、プロセッサ・インターフェース・バス(ローカル・バス78)に接続され、ICE80の場合は、プレーナ・ボード上のマイクロプロセッサ72の動作を禁止し、プレーナ・ボード(例えばプレーナ・ボード20)全体が縦型コネクタ50を介して回路内エミュレータによって制御される。
【0028】
局所バス装置(ローカル・バスに適合する装置)80、例えば入出力制御装置の場合、例えば、それがSCSI制御装置であろうとネットワークであろうと、その特定の装置が短期間、ローカル・バス78の制御を引き受けることができる。ローカル・バス78上にセットされた信号は、プロセッサ72からの標準プロセッサ出力と見なされ、プロセッササポートチップ74とアドレス及びデータ・バッファ76によってプロセッサ72からの標準プロセッサ出力として扱われる。このため、ローカル・バス78を介し、プレーナ・ボード20上にある基本プロセッサ72以外の機構を経由して、AT仕様のコンピュータ・システムに接続された装置上のメモリにアドレスすることが可能となる。このようにして、縦型コネクタ50を経由する信号は、ATバス信号及びプロセッサ・バス信号の両方を有する。このようにしてプレーナ・ボード20を設計し直すことなく、プロセッサ72に接続される代替マスタを受けることができる。前から予期されていなかった場合、修正された縦型カードが必要となることがある。
【0029】
ICEを組み込むことが望ましい場合、考えられる実施態様は、修正された縦型カード23に差し込まれ、縦型コネクタ50に差し込まれ、縦型コネクタから回路内エミュレータ・フットプリントに物理的に移される、専用のカードであろう。局所入出力装置(ローカル・バスに適合する入出力装置)の場合、考えられる実施態様はやはり、例えば4個のATバス・コネクタと、局所バス装置を受ける1個の専用のコネクタをもつ修正された縦型カードとなろう。1例として、この専用の縦型カードに挿入される別個のボードとしての局所SCSI装置から設計を始めることができる。本発明によらなければ、SCSI装置など標準の入出力制御装置は、それぞれFamily2のバス設計及びFamily1のバス設計を扱うために1つずつ、2つのコード・バージョンを必要とすることになり、オペレーティング・システムのパスレングスが不必要に増大することになろう。
【0030】
Family1とFamily2の実施態様の間ではコード・アーキテクチャにいくつかの本質的相違がある。Family1の設計では、オペレーティング・システムとBIOSが一緒になって、転送すべきデータを識別し、SCSI制御装置の他に、DMA制御装置を(それが使用中の装置であるとした場合)プログラミングしなければならない。両者は、どちらの場合にもハードウェアに作用し、転送を行う準備をさせるため、それらをセットアップし同期させる。システム制御ブロック・アーキテクチャをもつFamily2の設計の場合、オペレーティング・システム及びBIOSが、転送しようとするデータ域を収集し、いくつかのコマンド列を生成し、制御ブロック、あるいは互いに連係された一連の制御ブロックを書き込む。次いで、バス・マスタに、タスク・リストがメモリのある点で始まることを知らせ、次に、バス・マスタはデータを前後に移動させるだけでなく、実際に主記憶装置からコマンドを引き出す。次いで、これらのコマンドを互いに連鎖して、オペレーティング・システムが同様のコード経路を通過する回数を最小にすることができる。また、入出力制御装置とシステムの間で起こる割込みの数を減らす。割込みコード経路長は、オペレーティング・システム中で非常に長いパスであることがよく知られており、特に、割込みが余りに頻繁な場合には、全体的システム性能を低下させる。
【0031】
Family1バス・アーキテクチャは、マスタがローカル・バスの制御を引き受けることを許すとしても、最小サイクル時間が約375ナノ秒なので、若干の性能限界が存在する。縦型カードコネクタを介するローカル・バス装置は、サイクルの種類に応じて、100〜200ナノ秒でメモリにアクセスする。このため、データは、縦型カード上の入出力制御装置実施態様から、主記憶装置中の入出力制御装置から前後に移動することができる。実際に、回路内エミュレータを接続し、それがシステムの制御を引き受けることが絶対に必要である。というのは、回路内エミュレータは全速で走行する必要があるが、それはFamily1バスのマスタ機能を介するのではなく、ローカル・バスに接続することによって可能となる機能だからである。
【0032】
ATバスは多重アーキテクチャ式マスタ機能に適合されていないので、マスタ機能はある程度制限されている。それは、例えば、システム制御ブロックを有するマイクロ・チャネル・アーキテクチャのように精巧ではない。最も望ましいと思われる装置のタイプは、特定の装置を認識する既存のソフトウェアで完全にサポートされるものである。これは、独自のハードウェア再設計を行う必要なく、Family1プラットフォーム上に簡単に移行することが可能である。
【0033】
コネクタの論理モデルは、ローカル・バス及びATバス用の備えを含んでいる。コネクタ50は、ローカル・バス信号を受け取る。例示的コネクタのほぼ中心部分にあるATバスに帰属させることのできる、定義済みの1組の信号がある。ローカル・アドレス・バスは通常、コネクタの一端に接続され、ローカル・データ・バスは通常、コネクタの他端に接続される。また、コネクタの両端には、様々な制御信号がある。接続の場所は、回路レイアウトにおけるコネクタ本体へのアクセス可能性に応じて決まる。したがって、この特定の実施態様は、信号がコネクタ・インターフェースのどこにかかるかという限りで、プレーナ・ボード設計によって案内される。
【0034】
本発明の機能の提供は、縦型コネクタ50と、プレーナ・ボード20に追加された1対の3状態駆動機構及びプルアップ抵抗を含む簡単な多重化回路とに、50または60個の信号を比較的安価に追加することによって実施できる。
【0035】
プロセッサ・バスを縦型カード・インターフェースへと経路指定することの他の副次的利点は、テスト及びデバッグのため、ATまたは入出力バスならびにプロセッサ・バスに容易にアクセスできることである。さらに、今や最新式コンピュータ・システムに必要な独特の接続方式によらず、インターフェースによってプロセッサ・エミュレーションが実施できる。
【0036】
図面及び明細書中で、本発明の好ましい実施例を詳しく記述してきた。特定の用語を使用してきたが、この記述では、限定する目的ではなく、総称的かつ記述的な意味でのみ術語を使用する。
【図面の簡単な説明】
【図1】本発明を実施したパーソナル・コンピュータの透視図である。
【図2】シャーシ、カバー、プレーナ・ボード、縦型コネクタ、背面パネルを含む、図1のパーソナル・コンピュータ・システムのいくつかの構成要素間の協働関係を示す、これらの構成要素の分解透視図である。
【図3】プレーナ・ボード、縦型ボード、背面パネル、部分シャーシ間の協働関係を示す、これらの構成要素の透視図である。
【図4】相互に協働関係にある、プレーナ・ボード及び縦型カードの透視図である。
【図5】図1、図2、図3及び図4のパーソナル・コンピュータ・システムのいくつかの構成要素の概略図である。
【図6】代替バス・マスタの局所プロセッサを制御する能力を概略的に示す、実施態様構成図である。
【符号の説明】
10 コンピュータ
15 カバー
16 背面パネル
19 シャーシ
20 プレーナ・ボード
22 上側ベイ
23 縦型カード
24 コネクタ・カード用・スロット
25 コネクタ・カード用・スロット
26 コネクタ・カード用・スロット
27 コネクタ・カード用・スロット
28 コネクタ・カード用・スロット
32 プロセッサ
34 ローカル・アドレス・バス
36 ローカル・制御バス
38 ローカル・データ・バス
40 コプロセッサ
42 プロセッササポートチップ
44 入出力制御装置/DMA

Claims (3)

  1. アドレス信号、データ信号及び制御信号を含む第1コード・アーキテクチャのプロセッサ信号を生成する、局所プロセッサと、
    前記アドレス信号、データ信号及び制御信号を伝送するための、ローカル・バスと、
    前記ローカル・バスに接続され、前記局所プロセッサによって制御される、メモリと、
    前記局所プロセッサ及び前記ローカル・バスを支持する、プレーナ・ボードと、
    前記ローカル・バスに接続され、前記アドレス信号及び前記データ信号を受け取って、前記第1コード・アーキテクチャとは異なる第2コード・アーキテクチャの出力信号を生成する、バッファ手段と、
    前記ローカル・バスに接続され、前記制御信号を受け取って、前記第2コード・アーキテクチャの出力信号を生成する、プロセッササポートチップと、
    前記バッファ手段の出力信号及び前記プロセッササポートチップの出力信号を受け取るための、入出力バスと、
    前記ローカル・バス及び前記入出力バスに接続され、前記プレーナ・ボードによって支持される、プレーナ・コネクタと、
    前記プレーナ・コネクタに接続され、前記プレーナ・コネクタを介して、前記局所プロセッサから前記プロセッサ信号を直接受け取り、前記プロセッササポートチップからの前記出力信号を受け取る、縦型カードと、
    前記局所プロセッサを使用禁止にするバス・マスタ代替装置であると共に前記ローカル・バスに対するバス・マスタである第1入出力装置に、前記プロセッサ信号を直接供給するための、前記縦型カード上の第1スロットと、
    第2入出力装置に、前記バッファ手段及び前記プロセッササポートチップからの前記出力信号を直接供給するための、前記縦型カード上の第2スロットと、
    を含む、ローカル・バスに対する代替バス・マスタ機能を有するデータ処理システム。
  2. 前記第1入出力装置が、前記プレーナ・コネクタを介して前記プロセッサ信号を直接受け取り、前記プレーナ・ボードによって支持される前記局所プロセッサ及び前記メモリの動作を制御するためのローカル・バスに対するバス・マスタ代替装置として機能する、インサーキットエミュレータである、請求項に記載のデータ処理システム。
  3. 前記インサーキットエミュレータが、前記プレーナ・コネクタに接続された前記縦型カードを介して前記データ処理システムに直接接続される、請求項に記載のデータ処理システム。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0590175B1 (de) * 1992-09-28 1996-07-24 Siemens Aktiengesellschaft Prozesssteuerungssystem
US5935227A (en) * 1997-09-24 1999-08-10 Intel Corporation Computer system including a riser card with multiple inter-component cabling elimination features
JPH11259605A (ja) 1998-01-08 1999-09-24 Tdk Corp Pcカード
US6357023B1 (en) * 1998-04-08 2002-03-12 Kingston Technology Co. Connector assembly for testing memory modules from the solder-side of a PC motherboard with forced hot air
US6351827B1 (en) * 1998-04-08 2002-02-26 Kingston Technology Co. Voltage and clock margin testing of memory-modules using an adapter board mounted to a PC motherboard
US6178526B1 (en) * 1998-04-08 2001-01-23 Kingston Technology Company Testing memory modules with a PC motherboard attached to a memory-module handler by a solder-side adaptor board
US6889280B1 (en) * 2000-06-30 2005-05-03 Intel Corporation Motherboard extension features to provide plug and play information
US7050965B2 (en) * 2002-06-03 2006-05-23 Intel Corporation Perceptual normalization of digital audio signals
US6868467B2 (en) * 2003-07-03 2005-03-15 Dell Products L.P. Information handling system including a bus in which impedance discontinuities associated with multiple expansion connectors are reduced

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3902162A (en) * 1972-11-24 1975-08-26 Honeywell Inf Systems Data communication system incorporating programmable front end processor having multiple peripheral units
US4056843A (en) * 1976-06-07 1977-11-01 Amdahl Corporation Data processing system having a plurality of channel processors
US4313160A (en) * 1976-08-17 1982-01-26 Computer Automation, Inc. Distributed input/output controller system
US4363094A (en) * 1977-12-29 1982-12-07 M/A-COM DDC, Inc. Communications processor
US4447878A (en) * 1978-05-30 1984-05-08 Intel Corporation Apparatus and method for providing byte and word compatible information transfers
US4291370A (en) * 1978-08-23 1981-09-22 Westinghouse Electric Corp. Core memory interface for coupling a processor to a memory having a differing word length
US4309754A (en) * 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
US4287563A (en) * 1979-11-13 1981-09-01 Motorola, Inc. Versatile microprocessor bus interface
US4328543A (en) * 1980-03-25 1982-05-04 Ibm Corporation Control architecture for a communications controller
US4443846A (en) * 1980-12-29 1984-04-17 Sperry Corporation Dual port exchange memory between multiple microprocessors
US4495564A (en) * 1981-08-10 1985-01-22 International Business Machines Corporation Multi sub-channel adapter with single status/address register
US4470100A (en) * 1981-12-21 1984-09-04 Storage Technology Partners Printed circuit board connector for use in computer systems
US4509113A (en) * 1982-02-02 1985-04-02 International Business Machines Corporation Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation
US4633392A (en) * 1982-04-05 1986-12-30 Texas Instruments Incorporated Self-configuring digital processor system with logical arbiter
US4680732A (en) * 1982-07-23 1987-07-14 Ncr Corporation Interface circuit for connecting peripheral equipment to a computer terminal
DE3236603C1 (de) * 1982-10-02 1983-09-29 Scheidt & Bachmann GmbH, 4050 Mönchengladbach Vorrichtung zur Ausgabe von unterschiedlichen Wertmarken
US4631666A (en) * 1982-10-25 1986-12-23 Burroughs Corporation Data transfer network for variable protocol management
US4679166A (en) * 1983-01-17 1987-07-07 Tandy Corporation Co-processor combination
US4590556A (en) * 1983-01-17 1986-05-20 Tandy Corporation Co-processor combination
US4647123A (en) * 1983-02-07 1987-03-03 Gulf & Western Manufacturing Company Bus networks for digital data processing systems and modules usable therewith
US4575793A (en) * 1983-08-19 1986-03-11 Cxi, Inc. Personal-computer to 3270 system interfacing apparatus
US4704599A (en) * 1984-06-20 1987-11-03 Kimmel Arthur T Auxiliary power connector and communication channel control circuit
US4683550A (en) * 1984-07-30 1987-07-28 Burr-Brown Corporation Personal computer instrumentation system including carrier board having bus-oriented plug-in instrumentation modules
US4688168A (en) * 1984-08-23 1987-08-18 Picker International Inc. High speed data transfer method and apparatus
JPS6188538A (ja) * 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
US5101478A (en) * 1985-06-28 1992-03-31 Wang Laboratories, Inc. I/O structure for information processing system
US4631637A (en) * 1985-12-23 1986-12-23 Burroughs Corporation Dual backplane interconnect system
US4937785A (en) * 1985-12-31 1990-06-26 Schlumberger Technologies, Inc. Visual signal processing backplane bus
US4831620A (en) * 1986-07-28 1989-05-16 Bull Hn Information Systems Inc. Controller for controlling multiple LAN types
US4787029A (en) * 1986-09-29 1988-11-22 Gte Communication Systems Corporation Level converting bus extender with subsystem selection signal decoding enabling connection to microprocessor
GB2206452B (en) * 1987-06-23 1991-01-09 Burr Brown Ltd Printed circuit board topography for high speed intelligent industrial controller
US5025412A (en) * 1988-02-17 1991-06-18 Zilog, Inc. Universal bus interface
US4991085A (en) * 1988-04-13 1991-02-05 Chips And Technologies, Inc. Personal computer bus interface chip with multi-function address relocation pins
US5129090A (en) * 1988-05-26 1992-07-07 Ibm Corporation System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration
US4885482A (en) * 1988-07-13 1989-12-05 Compaq Computer Corporation Multiple computer interface circuit board
US5083259A (en) * 1988-12-07 1992-01-21 Xycom, Inc. Computer bus interconnection device
US5162675A (en) * 1989-04-14 1992-11-10 Digital Communications Associates, Inc. Dual personal computer architecture peripheral adapter board and circuit
US5163833A (en) * 1989-04-14 1992-11-17 Digital Communications Associates, Inc. Dual personal computer architecture peripheral adapter board
US4924355A (en) * 1989-04-25 1990-05-08 Dell Corporate Services Corporation Personal computer having expansion card adapter bracket
IT1230238B (it) * 1989-06-08 1991-10-18 Bull Hn Information Syst Adattatore di interfaccia da vme a multibus ii.
US5170481A (en) * 1989-06-19 1992-12-08 International Business Machines Corporation Microprocessor hold and lock circuitry
US4971563A (en) * 1989-07-27 1990-11-20 Wells Iii William M Modular backplane assemblies for computers
US4979075A (en) * 1989-10-12 1990-12-18 Compuadd, Corporation Method and apparatus for controlling circuit expansion for consumer electronic systems
US5109517A (en) * 1990-10-09 1992-04-28 Ast Research, Inc. System for selectively controlling slots in an IBM-AT/NEC 9801 dual-compatible computer
US5043877A (en) * 1990-10-12 1991-08-27 International Business Machines Corp. Architecture converter for slave elements
US5301343A (en) * 1990-12-31 1994-04-05 International Business Machines Corp. System having microprocessor local memory expansion capability through removable coupling of local memory expansion boards directly to the high speed microprocessor local bus
US5174762A (en) * 1991-11-01 1992-12-29 Hewlett Packard Company Circuit board adapter for computer system
US5295247A (en) * 1992-04-17 1994-03-15 Micronics Computers, Inc. Local IDE (integrated drive electronics) bus architecture
US5325270A (en) * 1992-05-29 1994-06-28 Telco Systems, Inc. Modular backplane

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